KR20020002298A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 절연막 및 게이트 전극 재료막을 순차 형성한 후에 소자 분리 절연막을 매립하여 형성하는 STI 기술에 있어서 게이트 전극끼리의 단락을 방지하기 위한 것이다.
본 발명의 반도체 장치는, 한쪽 주면에 홈부(13a)가 설치된 반도체 기판(11)과, 상기 홈부(13a)를 매립하고 또한 상기 홈부(13a)로부터 상부를 돌출시킨 소자 분리 절연막(14)과, 상기 반도체 기판(11)의 한쪽 주면 상에 설치된 게이트 절연막(15) 및 상기 게이트 절연막(15) 상에 설치되고 또한 게이트 전극(16) 중 적어도 일부를 구성하는 게이트 전극 재료막(16a)을 포함한 트랜지스터를 포함하며, 상기 게이트 전극 재료막(16a)은 상기 소자 분리 절연막(14)의 돌출부 측면과 직접 접촉하여, 상기 게이트 전극 재료막(16a)은 역테이퍼형의 단면 형상을 갖는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 게이트 절연막및 게이트 전극 재료막을 순차 형성한 후에 소자 분리 절연막을 매립하여 형성하는 STI 기술을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터 NAND형 EEPROM 등의 고집적화 메모리에 이용되는 소자 분리 기술로서, STI(Shallow Trench Isolation) 기술이 알려져 있다. 이 기술은, 반도체 기판의 소자 분리 영역에 얕은 홈을 형성하고, 이 홈에 소자 분리 절연막을 매립하여 형성하는 것이다. STI 기술의 구체적인 적용에서는 [a] 소자 분리 절연막을 매립하여 형성한 후에, 소자 영역에 게이트 절연막 및 게이트 전극을 순차 형성하는 방식과, [b] 기판 전면에 게이트 절연막 및 게이트 전극 재료막을 순차 형성하고, 이들 게이트 전극 재료막 및 게이트 절연막 및 기판 표면을 에칭하여 홈을 형성하고, 이 홈에 소자 분리 절연막을 매립하여 형성하는 방식이 있다.
도 13 및 도 14는 방식 [b]를 이용한 종래의 NAND형 EEPROM의 제조 프로세스의 일례를 개략적으로 나타내는 도면이고, 도 13의 (a)는 그 일 공정을 개략적으로 나타내는 평면도이고, 도 13의 (b)는 도 13의 (a)에 도시된 구조의 A-A선을 따라 자른 단면도이다. 또한, 도 14의 (a)는 도 13의 (a), (b)에 나타내는 공정의 후 공정을 개략적으로 나타내는 평면도이고, 도 14의 (b)는 도 14의 (a)에 도시된 구조의 B-B선을 따라 자른 단면도이고, 도 14의 (c)는 도 14의 (a)에 도시된 구조의 C-C선을 따라 자른 단면도이다. 또, 도 13 및 도 14에서, 참조 번호 (2)는 소자 영역을 나타내며, 참조 번호 (4)는 소자 분리 영역을 구성하는 소자 분리 절연막을 나타내고 있다.
방식[b]을 이용한 종래의 NAND형 EEPROM의 제조 프로세스에서는, 우선 실리콘 기판(1) 상에 게이트 절연막(터널 절연막; 5) 및 부유 게이트 전극의 일부에 형성되는 게이트 전극 재료막(6a), 및 CMP(Chemical Mechanical Polishing) 처리의 스토퍼막으로서 이용되는 실리콘 질화막(7)을 순차 형성한다. 이어서, 레지스트 패턴을 마스크로서 이용하여 게이트 전극 재료막(6a), 게이트 절연막(5), 및 실리콘 기판(1)의 표면을 RIE 법에 따라 에칭하여 홈(3)을 형성한다. 그 후, 이 홈(3)이 매립되도록 소자 분리 절연막(4)을 형성하고, CMP 법에 따라 소자 분리 절연막(4)의 홈(3) 외측에 위치하는 부분을 제거한다. 이와 같이 함으로써, 도 13의 (a), (b)에 도시된 구조를 얻는다.
이어서, 실리콘 질화막(7)을 제거하고, 소자 분리 절연막(4)의 홈(3)으로부터 돌출된 부분을 제거하는 후퇴 처리를 행한다. 그 후, 게이트 전극 재료막(6a)과 함께 부유 게이트 전극(6)으로서 이용되는 게이트 전극 재료막(6b)을 형성하고, 이 게이트 전극 재료막(6b)에 대해 소자 분리 절연막(4) 상에 위치하는 슬릿을 설치한다. 계속해서, 게이트 전극 재료막(6b) 상에 층간 게이트 절연막(8)을 형성하고, 또한 제어 게이트 전극막(9)을 형성한다. 그 후, 제어 게이트 전극(9), 층간 게이트 절연막(8), 게이트 전극 재료막(6b) 및 게이트 전극 재료막(6a)을 일괄하여 패터닝함으로써, 도 14의 (a)∼(c)에 나타내는 구조를 얻는다.
도 14의 (a)∼(c)에 도시된 구조에서는 게이트 제어 전극(9)의 배열 방향에서 인접하는 부유 게이트 전극(6)끼리는 절연될 필요가 있다. 그러나, 상술된 방법으로는 소자 분리 절연막(4)의 홈(3)으로부터 돌출된 부분은 역테이퍼형의 단면 형상을 갖기 때문에, 게이트 전극 재료막(6a)의 일부는 소자 분리 절연막(4) 측벽의 하측에 위치하게 된다. 그렇기 때문에, 도 14의 (c)에 도시된 바와 같이 게이트 전극 재료막(6a)의 패터닝 시에 게이트 전극 재료막(6a)의 소자 분리 절연막(4) 측벽의 하측에 위치하는 부분은 에칭되지 않고 남는다. 즉, 인접하는 게이트 제어 전극(9) 사이에 에칭 잔여(10)를 생기게 한다. 이러한 에칭 잔여(10)는 게이트 제어 전극(9)의 배열 방향에서 부유 게이트 전극(6)끼리 단락시킨다. 즉, 방식[b]을 이용한 종래의 NAND형 EEPROM의 제조 프로세스에서는 부유 게이트 단락을 생기기 쉽게 하는 문제가 있었다.
본 발명은 상기 문제점에 감안하여 이루어진 것으로, 게이트 절연막 및 게이트 전극 재료막을 순차 형성한 후에 소자 분리 절연막을 매립하여 형성하는 STI 기술에 있어서, 게이트 전극끼리의 단락을 방지하는 것을 목적으로 한다.
또한, 본 발명은 제조 과정에서 게이트 전극끼리의 단락을 생기기 어려운 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 NAND형 EEPROM의 메모리 셀 어레이부의 구조를 개략적으로 도시한 평면도.
도 2의 (a)는 도 1에 도시된 구조의 D-D 선을 따라 자른 단면도,
도 2의 (b)는 도 1에 도시된 구조의 E-E 선을 따라 자른 단면도.
도 3의 (a)∼(c)는 각각 본 발명의 제1 실시예에 따른 NAND형 메모리 셀 어레이의 제조 프로세스를 개략적으로 나타내는 단면도.
도 4의 (d)∼(f)는 각각 본 발명의 제1 실시예에 따른 NAND형 메모리 셀 어레이의 제조 프로세스를 개략적으로 나타내는 단면도.
도 5의 (g) 및 (h)는 각각 본 발명의 제1 실시예에 따른 NAND형 메모리 셀 어레이의 제조 프로세스를 개략적으로 나타내는 단면도.
도 6의 (a) 및 (b)는 각각 본 발명의 제1 실시예에 따른 NAND형 메모리 셀 어레이의 제조 프로세스의 일부를 생략한 프로세스를 개략적으로 나타내는 단면도.
도 7의 (a) 및 (b)는 각각 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 프로세스를 개략적으로 나타내는 단면도,
도 7의 (c)는 도 7의 (b)의 일부를 확대하여 나타내는 부분 단면도.
도 8의 (d) 및 (e)는 각각 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 프로세스를 개략적으로 나타내는 단면도.
도 9의 (f)는 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 프로세스를 개략적으로 나타내는 평면도.
도 9의 (g)는 도 9의 (f)에 도시된 구조의 F-F 선을 따라 자른 단면도,
도 9의 (h)는 도 9(f)에 도시된 구조의 G-G 선을 따라 자른 단면도.
도 10의 (a) 및 (b)는 각각 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 프로세스의 일부를 변경함으로써 생길 수 있는 결함을 개략적으로 나타내는 단면도.
도 11의 (a)∼(c)는 각각 본 발명의 제3 실시예에 따른 플래시 메모리의 제조 프로세스를 개략적으로 나타내는 단면도.
도 12의 (a)는 다결정 실리콘막의 테이퍼각과 도 10의 (a), (b)에 도시된 불량의 발생율과의 관계를 나타내는 그래프.
도 12의 (b)는 도 10의 (a), (b)에 도시된 불량의 발생율과 제조 수율과의 관계를 나타내는 그래프.
도 13의 (a)는 종래의 NAND형 EEPROM의 제조 프로세스의 일례를 개략적으로 나타내는 평면도,
도 13의 (b)는 도 13의 (a)에 도시된 구조의 A-A선을 따라 자른 단면도.
도 14의 (a)는 종래의 NAND형 EEPROM의 제조 프로세스의 일례를 개략적으로 나타내는 평면도,
도 14의 (b)는 도 14의 (a)에 도시된 구조의 B-B 선을 따라 자른 단면도,
도 14의 (c)는 도 14의 (a)에 도시된 구조의 C-C 선을 따라 자른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
3 : 홈
4 : 소자 분리 절연막
5 : 게이트 절연막
6a, 6b : 게이트 전극 재료막
6 : 부유 게이트 전극
7 : 실리콘 질화막
8 : 층간 게이트 절연막
9 : 제어 게이트 전극막
10 : 에칭 잔여
11 : 기판
12 : 소자 영역
13a∼l3c : 홈
14a, 14b : 소자 분리 절연막
15 : 게이트 절연막
16 : 부유 게이트 전극
17 : 층간 게이트 절연막
18 : 제어 게이트 전극
18a : 선택 게이트 전극
18b : 다결정 실리콘막
18c : WSi 막
19 : 소스·드레인 확산층
20 : 층간 절연막
21 : 비트선
31 : 실리콘 질화막
32 : 레지스트 패턴
33 : 슬릿
35a, 35b : 불량부
36 : 실리콘 산화막
43a∼43c : 홈
44a∼44c : 소자 분리 절연막
46 : 실리콘 산화막
51, 52 : 데이터
상기 과제를 해결하기 위해 본 발명은 한쪽 주면에 홈부가 설치된 반도체 기판과, 상기 홈부를 매립하고, 또한 상기 홈부로부터 상부를 돌출시킨 소자 분리 절연막과, 상기 반도체 기판의 한쪽 주면 상에 설치된 게이트 절연막 및 상기 게이트 절연막 상에 설치되고, 또한 게이트 전극 중 적어도 일부를 구성하는 게이트 전극 재료막을 포함한 트랜지스터를 포함하며, 상기 게이트 전극 재료막은 상기 소자 분리 절연막의 돌출부 측면과 직접 접촉하고, 상기 게이트 전극 재료막은 역테이퍼형의 단면 형상을 갖는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은 반도체 기판의 한쪽 주면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극 재료막을 형성하는 공정과, 저면이 상기 반도체 기판으로 구성되거나 측벽이 상기 반도체 기판, 상기 게이트 절연막, 및 상기 게이트 전극 재료막으로 구성되며, 적어도 상기 게이트 전극 재료막의 위치에서 역테이퍼형의 단면 형상을 갖는 제1 홈부를 형성하는 공정과, 상기 제1 홈부 내에 최대 폭이 상기 제1 홈부의 개구 폭보다도 좁은 제2 홈부가 형성되도록 제1 소자 분리 절연막을 형성하는 공정과, 상기 제1 홈부 내에 위치하는 상기 제1 소자 분리 절연막의 일부를 제거하여 상기 제1 홈부 내에 직사각형 혹은 순테이퍼형의 단면 형상을 갖는 제3 홈부를 형성하는 공정과, 상기 제3 홈부가 매립되도록 제2 소자 분리 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은 반도체 기판의 한쪽 주면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극 재료막을 형성하는 공정과, 저면이 상기 게이트 절연막으로 구성되고, 또한 측벽이 상기 게이트 전극 재료막으로 구성된 역테이퍼형의 단면 형상을 갖는 제1 홈부를 형성하는 공정과, 상기 제1 홈부 내에 최대 폭이 상기 제1 홈부의 개구 폭보다도 좁은 제2 홈부가 형성되도록 제1 소자 분리 절연막을 형성하는 공정과, 상기 제1 소자 분리 절연막의 일부를 제거하고 또한 상기 제2 홈부의 저부에서 상기 게이트 절연막 및 상기 반도체 기판을 제거함으로써, 상기 제1 소자 분리 절연막의 단면 형상을 순테이퍼형으로 하는 것과 함께저면이 상기 반도체 기판으로 구성되고 또한 측벽이 상기 반도체 기판 및 상기 제1 소자 분리 절연막으로 구성된 제3 홈부를 형성하는 공정과, 상기 제3 홈부가 매립되도록 제2 소자 분리 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또, 용어 「순테이퍼형 (shape of an order taper)」은 홈부에 대해 사용하는 경우에는 그 개구부로부터 저부로 폭이 좁아지는 상태를 의미하며, 박막에 대해 사용하는 경우에는 그 기초층으로부터 상측으로 폭이 좁아지는 상태를 의미한다. 또한, 용어 「역테이퍼형 (shape of a reverse taper)」은 홈부에 대해 사용하는 경우에는 그 개구부로부터 저부로 폭이 넓어지는 상태를 의미하며, 박막에 대해 사용하는 경우에는 그 기초층으로부터 상측으로 폭이 넓어지는 상태를 의미한다.
상술된 바와 같이, 본 발명에서는 게이트 전극 재료막은 역테이퍼형의 단면 형상을 갖도록 형성된다. 게이트 전극 재료막이 이러한 단면 형상을 갖는 경우, 게이트 전극 재료막의 패터닝이 소자 분리 절연막에 의해 방해되는 일이 없다. 따라서, 본 발명에 따르면 에칭 잔여에 따른 게이트 단락의 발생을 방지할 수 있다.
본 발명에 있어서, 홈부를 매립하는 소자 분리 절연막은 상술된 바와 같이 2 단계로 나눠 형성된다. 즉, 우선 홈부의 단면 형상이 순테이퍼형이 되도록 홈부 내에 제1 소자 분리 절연막을 형성하고, 그 후 그 홈부를 제2 소자 분리 절연막으로 매립한다. 이러한 방법에 따르면, 매립 불량에 기초한 게이트 단락의 발생을 방지할 수 있다.
또, 게이트 전극 재료막이 소자 분리 절연막의 돌출부 측면과 직접 접촉한구조는 방식[b]을 이용했을 때에만 얻을 수 있으며, 방식[a]를 이용한 경우에는 얻을 수 없다. 즉, 방식[a]을 이용하여 동일한 구조를 실현하려고 시도한 경우, 게이트 전극 재료막과 소자 분리 절연막의 돌출부 측면 사이에는 몇 개의 층이 반드시 개재하게 된다.
본 발명의 반도체 장치에서, 게이트 전극 재료막과 소자 분리 절연막의 돌출부 측면과의 접촉면은 게이트 전극 재료막과 게이트 절연막과의 계면에 대해 100°이하의 각도를 이루는 것이 바람직하다.
또한, 본 발명의 반도체 장치에서 게이트 전극 재료막의 소자 분리 절연막에 접하는 제1 면과 반도체 기판의 홈부의 측벽을 구성하는 제2 면은 연속해도 좋다. 또한. 게이트 전극 재료막의 소자 분리 절연막에 접하는 제1 면과 반도체 기판 홈부의 측벽을 구성하는 제2 면은 불연속이거나 홈부의 중심에 대해 제2 면에 비해 제1 면은 보다 외측에 위치해도 좋다.
또한, 본 발명의 반도체 장치에서 상기 트랜지스터는 상기 게이트 전극을 부유 게이트 전극으로서 갖고, 또한 이 부유 게이트 전극 상에 순차 적층된 층간 게이트 절연막 및 제어 게이트 전극을 더욱 포함한 불휘발성 메모리 트랜지스터라도 좋다.
본 발명의 반도체 장치의 제조 방법에 있어서, 제1 소자 분리 절연막은 피착법에 따라 형성할 수 있다. 또한, 게이트 전극 재료의 노출부를 산화함으로써 제1 소자 분리 절연막을 형성할 수도 있다.
<발명의 실시예>
이하, 본 발명에 대해 도면을 참조하면서 보다 상세히 설명한다. 또, 각 도면에서 동일한 부재에는 동일한 참조 부호를 붙여, 중복하는 설명은 생략한다.
도 1은 본 발명의 제1 실시예에 따른 NAND형 EEPROM의 메모리 셀 어레이부의 구조를 개략적으로 나타내는 평면도이다. 또한, 도 2의 (a)는 도 1에 도시된 구조의 D-D 선을 따라 자른 단면도이고, 도 2의 (b)는 도 1에 나타내는 구조의 E-E 선을 따라 자른 단면도이다.
도 1 및 도 2의 (a), (b)에 도시된 구조에 있어서, p형 실리콘 기판(11)의 한쪽 주면에는 STI 기술에 의해 소자 분리용 홈(13a)이 형성되어 있다. 홈(13a)에는 소자 분리 영역을 구성하는 제1 소자 분리 절연막(14a) 및 제2 소자 분리 절연막(14b)이 각각 매립하고 형성되어 있다. 제1 소자 분리 절연막(14a) 및 제2 소자 분리 절연막(14b)에 의해 둘러싸인 소자 영역(12)은 스트라이프형으로 형성되어 있고, 이 소자 영역(12) 상에 게이트 절연막(터널 절연막; 15) 및 부유 게이트 전극(16)이 순차 형성되어 있다. 또한, 부유 게이트 전극(16) 상에는 층간 게이트 절연막(17) 및 제어 게이트 전극(18)이 순차적으로 형성되어 있다.
또, 본 실시예에서 부유 게이트 전극(16)은 제1 게이트 전극 재료막(16a)과 제2 게이트 전극 재료막(16b)과의 적층 구조를 갖고 있다. 이들 게이트 전극 재료막(16a, 16b) 중, 제1 게이트 전극 재료막(16a)의 피착 공정은 소자 분리 절연막(14a, 14b)의 매립 공정에 앞서서 행해진다. 또한, 제1 게이트 전극 재료막(16a)의 측벽은 도 2의 (a)에 도시된 바와 같이 역테이퍼형의 단면 형상을 갖고 있다. 이것에 대해서는 나중에 상술하겠다.
도 1 및 도 2의 (a), (b)에 도시된 바와 같이 제어 게이트 전극(18)은 워드선 WL로서 형성되어 있다. 또한, 선택 게이트 전극(18a)은 워드선 WL에 평행한 선택 게이트선 SG로서 형성되어 있다. 이들 제어 게이트 전극(18)과 선택 게이트 전극(18a)은 동일한 박막으로부터 동시에 형성된 것이다.
부유 게이트 전극(16)은 제어 게이트 전극(18) 및 선택 게이트 전극(18a)에 자기 정합되어 있고, NAND형 셀 내의 각 메모리 트랜지스터마다 분리되어 있다. 기판(11)의 표면 영역에는 제어 게이트 전극(18) 및 선택 게이트 전극(18a)을 마스크로서 이용한 이온 주입에 따라 NAND형 셀의 각 트랜지스터의 소스·드레인 확산층(19)이 형성되어 있다.
제어 게이트 전극(18)와 선택 게이트 전극(18a) 위에는 층간 절연막(20)이 형성되어 있고, 이 층간 절연막(20) 상에 NAND 셀의 일단에 접속되는 비트선 BL (21)이 워드선 WL과 직교하도록 형성되어 있다.
또, 도 2의 (b)에서 제어 게이트 전극(18)과 선택 게이트 전극(18a)과는 거의 동일한 구조를 갖고 있지만, 선택 게이트 전극(18a)의 바로 아래의 게이트 절연막(15)은 메모리 트랜지스터부에 비교하여 보다 두껍게 형성되어 있다. 또한, 선택 게이트 전극(18a)은 도 2의 (b)에 도시된 단면 위치 이외의 소정의 위치에서 워드선 방향으로 분리되지 않고 연속적인 패턴으로서 형성된 부유 게이트 전극(16)의 게이트 전극 재료막(16b)과 접속되어 있다.
이상 설명한 NAND형 메모리 셀 어레이는, 예를 들면 이하의 방법으로 제조할 수 있다. 도 3∼도 5를 참조하면서 설명한다.
도 3의 (a)∼(c), 도 4의 (d)∼(f), 및 도 5의 (g) 및 (h)는 각각 본 발명의 제1 실시예에 따른 NAND형 메모리 셀 어레이의 제조 프로세스를 개략적으로 나타내는 단면도이다. 도 1 및 도 2의 (a), (b)에 나타내는 NAND형 메모리 셀 어레이를 제조하기 위해서는 우선 도 3의 (a)에 도시된 바와 같이, 실리콘 기판(11)의 한쪽 주면에 게이트 절연막(15)을 형성하고, 이 게이트 절연막(15) 상에 부유 게이트 전극(16)의 일부로서 이용되는 제1 게이트 전극 재료막(16a)을 피착한다. 이어서, 제1 게이트 전극 재료막(16a) 상에 소자 분리 절연막(14a, 14b)을 CMP 처리할 때에 스토퍼막으로서 사용하는 실리콘 질화막(31)을 피착한다. 또, 본 실시예에서 게이트 절연막은 열 산화에 의해 형성하고, 게이트 전극 재료막(16a)에는 비정질 실리콘막 또는 다결정 실리콘막을 이용한다.
실리콘 질화막(31) 상에는 리소그래피 기술을 이용하여 소자 분리 영역에 개구부를 갖는 레지스트 패턴(32)을 형성한다. 이 레지스트 패턴(32)을 마스크로서 이용하여, 이방성 드라이에칭인 RIE에 의해 도 3의 (b)에 도시된 바와 같이 실리콘 질화막(31), 게이트 전극 재료막(16a), 및 게이트 절연막(15)을 패터닝한다. 이 때, 실리콘 질화막(31) 및 게이트 절연막(15)은 80°∼90°의 직사각형 혹은 순테이퍼형의 단면 형상을 갖도록 가공한다. 또한, 게이트 전극 재료막(16a)은 역테이퍼형의 단면 형상을 갖도록 그리고 그 노출면이 게이트 전극 재료막(16a)과 게이트 절연막(15)과의 계면에 대해 100°이하의 각도를 이루도록 형성한다.
또한, 실리콘 기판(11)의 노출면을 에칭하여 소자 분리용 얕은 홈(13a)을 형성한다. 이상과 같이 함으로써 스트라이프 패턴의 소자 영역(12)이 형성된다.또, 게이트 전극 재료막(16a)도 소자 형성 영역(12)과 동일한 패턴으로 가공되지만, 이 단계에서는 NAND 셀 내의 메모리 트랜지스터마다의 분리는 이루어지지 않는다.
레지스트 패턴(31)을 제거한 후, 도 3의 (c)에 도시된 바와 같이 CVD법에 따라 소자 분리 절연막(14a)으로서 실리콘 산화막을 형성한다. 이 실리콘 산화막(14a)의 두께는 최대 폭이 홈(13a)의 게이트 전극 재료막(16a)의 개구 폭보다도 좁은 홈(13b)이 홈(13a) 내에 형성되도록 제어한다. 그 후, 도 4의 (d)에 도시된 바와 같이 RIE 법에 따라 전면 에치백을 행하고, 홈(13a) 내에 순테이퍼형의 단면 형상을 갖는 홈(13c)이 형성되도록 실리콘 산화막(14a)을 부분적으로 제거한다.
이어서, CVD법에 따라 소자 분리막(14b)으로서 실리콘 산화막을 피착한다. 또한, 실리콘 질화막(31)을 스토퍼막으로서 이용한 CMP 처리에 따라 실리콘 산화막(14b)의 홈(13c) 외측에 위치하는 부분을 제거한다. 이상과 같이 함으로써, 도 4의 (e)에 도시된 바와 같이 소자 분리 절연막(14b)을 형성한 면을 평탄화하는 것과 함께 실리콘 질화막(31)을 노출시킨다.
그 후, 도 4의 (f)에 도시된 바와 같이 등방성 에칭에 의해 소자 분리 절연막(14a, 14b)의 표면 위치를 내린다. 이 후퇴(後退) 처리는 게이트 절연막(15)이 노출하지 않도록 행한다. 또, 여기서는 웨트 에칭에 의해 소자 분리 절연막(14a, 14b)의 표면 위치가 게이트 전극 재료막(16a) 상면의 위치와 일치하도록 후퇴 처리를 행하고 있다.
이어서, 도 5의 (g)에 도시된 바와 같이 실리콘 질화막을 에칭에 의해 제거하여 게이트 전극 재료막(16a)의 상면을 노출시키고, 또한 제2 게이트 전극 재료막(16b)을 피착한다.
그 후, 도 5의 (h)에 도시된 바와 같이 제2 게이트 전극 재료막(16a)을 워드선 방향으로 분리하기 위해 제2 게이트 전극 재료막(16a)에 대해 소자 분리 영역의 위치에 분리용의 슬릿(33)을 형성한다. 계속해서, ONO막(실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막을 순차 적층한 구조의 3층막) 등의 층간 게이트 절연막(17) 및 제어 게이트 전극(18)을 순차 형성한다. 제어 게이트 전극(18)은 도 1 및 도 2의 (a), (b)에 도시된 바와 같이 스트라이프형의 소자 영역(12)에 대해 직교하는 방향으로 연속한 워드선으로 패터닝된다. 이 제어 게이트 전극(18)의 패터닝과 동시에 그 기초층인 제2 게이트 전극 재료막(16b) 및 제1 게이트 전극 재료막(16a)도 패터닝되어, 각 메모리 트랜지스터의 부유 게이트 전극(16)이 워드선과 자기 정합된 형태로 얻을 수 있다.
여기서, 상술된 바와 같이 게이트 전극 재료막(16a)은 역테이퍼형의 단면 형상을 갖도록 형성되어 있다. 그 때문에, 게이트 전극 재료막(16a)의 패터닝 시에 그 에칭이 소자 분리 절연막(14a, 14b)에 의해 방해되는 일은 없다. 그 때문에, 에칭 잔여가 생기는 일은 없으며, 따라서 부유 게이트 단락의 발생을 방지할 수 있다.
그 후에는, 통상의 공정에 따라 도 2의 (a), 도 2의 (b)에 도시된 바와 같이 층간 절연막(20)을 피착하고, 그 위에 비트선(21)을 형성한다. 이상과 같이 함으로써, 도 1 및 도 2의 (a), (b)에 나타내는 NAND형 메모리 셀 어레이를 얻는다.
이상 설명한 바와 같이, 본 실시예에서는 게이트 전극 재료막(16a)을 역테이퍼형의 단면 형상을 갖도록 형성함으로써 에칭 잔여 발생이 방지되고 있다. 이러한 효과는 홈부(13a)를 매립하는 소자 분리 절연막을 2 단계로 나눠 형성하지 않아도 얻을 수 있지만, 1회로 형성한 경우에는 이하에 설명하는 문제를 생기게 하는 경우가 있다.
도 6의 (a) 및 (b)는 각각 본 발명의 제1 실시예에 따른 NAND형 메모리 셀 어레이의 제조 프로세스의 일부를 생략한 프로세스를 개략적으로 나타내는 단면도이다. 도 6의 (a)는, 도 3의 (b)에 나타낸 공정 후에 홈(13a)이 채워지도록 소자 분리 절연막(14)을 형성함으로써 얻어지는 구조를 나타내고 있다. 이와 같이, 게이트 전극 재료막(16a)을 역테이퍼형 단면 형상을 갖도록 형성한 경우, 소자 분리 절연막(14) 내에 매립 불량부(35a)가 생기기 쉽다.
이 매립 불량부(35a)를 갖는 구조에 대해 CMP법에 따른 소자 분리 절연막 (14)의 평탄화, 실리콘 질화막(31)의 제거, 및 소자 분리 절연막(14)의 홈(13a)으로부터 돌출한 부분을 제거하는 후퇴 처리를 순차 행한 경우, 매립 불량부(35a)는 이들 어느 한 공정에서 노출하기 때문에 확대되며, 그 결과 도 6의 (b)에 도시된 매립 불량부(35b)가 형성된다.
이러한 매립 불량부(35b)를 갖는 구조에 대해 도 5의 (g)에 대해 설명한 공정을 실시한 경우, 매립 불량부(35b)는 게이트 전극 재료막(16b)으로 매립된다. 그 때문에, 게이트 제어 전극(18)의 길이 방향에 인접하는 게이트 전극(16)끼리 단락된다는 문제를 생기게 하는 경우가 있다. 따라서, 본 실시예에서는 홈부(13a)를 매립하는 소자 분리 절연막은 1회로 형성하는 것은 아니고, 2 단계로 나누어 형성하는 것이 바람직하다.
이어서, 본 발명의 제2 실시예에 대해 설명한다. 제2 실시예에서는 본 발명을 플래시 메모리에 적용한다.
도 7의 (a)∼(c), 도 8의 (d) 및 (e), 및 도 9의 (f)∼(h)는 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 프로세스를 개략적으로 나타내고 있고, (a), (b), (d) 및 (e)는 제조 단계의 단면도, (c)는 (b)의 일부를 확대하여 나타내는 부분 단면도, (f)는 완성한 구조를 나타내는 평면도, (g)는 (f)에 나타내는 구조의 F-F 선을 따라 자른 단면도, (h)는 (f)에 나타내는 구조의 G-G 선을 따라 자른 단면도이다.
도 7의 (a)에 도시된 바와 같이 800℃의 O2분위기 하에서 가열함으로써, 실리콘 기판(11)의 한쪽 주면에 게이트 절연막으로서 이용되는 두께 10㎚의 실리콘 산화막(15)을 형성한다. 이어서, 실리콘 산화막(15) 상에 감압 CVD법에 의해 두께 60㎚의 다결정 실리콘막(16a), 두께 100㎚의 실리콘 질화막(31), 및 두께 150㎚의 실리콘 산화막(36)을 순차 피착한다.
실리콘 산화막(36) 상에는 리소그래피 기술을 이용하여, 소자 분리 영역에 개구부를 갖는 레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 이 레지스트 패턴을 마스크로서 이용하여, RIE 법에 따라 실리콘 산화막(36) 및 실리콘질화막(31)을 패터닝한다. 또한, 실리콘 기판(11)을 O2플라즈마에 노출되어 레지스트 패턴을 제거하고, 실리콘 산화막(36)을 마스크로서 이용하여 다결정 실리콘막(16a)을 역테이퍼형의 단면 형상을 갖도록 가공한다. 이상과 같이 함으로써, 도 7의 (a)에 도시된 홈(43a)을 형성한다.
이어서, 도 7의 (b)에 도시된 바와 같이 실리콘 기판(11)을 1000℃의 O2분위기 내에서 가열하여 다결정 실리콘막(16a)의 측벽을 산화함으로써, 실리콘 산화막(44a)을 형성한다. 이 때, 실리콘 산화막(44a)의 막 두께는 개구부에 비교하여 저부에서 폭이 보다 좁은 홈(43b)이 형성되도록 제어한다. 즉, 도 7의 (c)에 도시된 바와 같이 실리콘 산화막(44a)의 막 두께 T, 실리콘 질화막(31)의 측벽으로부터 다결정 실리콘막(16a)의 측벽 상부까지의 거리 a, 및 다결정 실리콘막(16a)의 측벽 상부로부터 그 측벽 하부까지의 수평 거리 c가 하기의 부등식에 나타내는 관계를 충족시키도록 조절한다.
T>a+c
T>2a
이어서, 도 8의 (d)에 도시된 바와 같이 실리콘 산화막(36)을 마스크로서 이용하여 실리콘 산화막(44a)의 실리콘 질화막(31)으로부터 돌출된 부분, 실리콘 산화막(15), 및 실리콘 기판(11)의 표면을 가공함으로써 홈(43c)을 형성한다. 이에 따라, 실리콘 산화막(44a)의 단면 형상은 순테이퍼형이 된다. 그 후, 실리콘 기판(11)을 1000℃의 O2분위기 하에서 가열하여, 홈(43c) 내벽에 두께 6㎚의 실리콘 산화막(44b)을 형성한다. 또한, HDP(High Density Plasma)법에 의해 홈(43c)을 매립하도록 실리콘 산화막(44c)을 피착한다.
이어서, CMP 법에 의해 실리콘 산화막(44c)의 표면을 평탄화하고, 900℃의 질소 분위기 내에서 가열한다. 이어서, 실리콘 기판(11)을 HF 완충 용액 속에 10초동안 침지(沈漬)시켜 부분적으로 남아 있는 실리콘 질화막(36)을 제거함과 함께 실리콘 산화막(44c) 상면의 위치를 내리고, 또한 150℃의 인산 처리에 의해 실리콘 질화막(31)을 제거한다. 이어서, 희(希) HF 용액으로 실리콘 산화막(44c)을 20㎚만 에칭한다.
그 후, 감압 CVD법에 따라 인이 첨가된 다결정 실리콘막(16b)을 피착한다. 이 다결정 실리콘막(16b)을 레지스트 패턴을 마스크로서 이용하여, RIE 법으로 패터닝함으로써 도 8의 (e)에 도시된 구조를 얻는다.
이어서, 감압 CVD법에 의해 ONO 막(두께 50㎚의 실리콘 산화막, 두께 50㎚의 실리콘 질화막 및 두께 50㎚의 실리콘 산화막을 적층하여 이루어지는 3층막; 17), 인이 첨가된 두께 100㎚의 다결정 실리콘막(18b), 두께 100㎚의 WSi 막(18c), 및 두께 200㎚의 실리콘 산화막(46)을 순차적으로 피착한다. 계속해서, 포토리소그래피법에 따라 레지스트 패턴을 형성하여 이 레지스트 패턴을 마스크로서 이용하여 실리콘 산화막(46)을 RIE 법에 따라 패터닝한다.
이어서, 이 실리콘 산화막(46)을 마스크로서 이용하여 WSi막(18c), 다결정 실리콘막(18b), ONO막(17), 다결정 실리콘막(16b), 및 다결정 실리콘막(16a)을 RIE 법에 따라 패터닝한다. 여기서, 상술된 바와 같이 실리콘 산화막(44a)은 순테이퍼형의 단면 형상을 갖도록 형성되고 있다. 그 때문에, 다결정 실리콘막(16a)의 패터닝시에 그 에칭이 실리콘 산화막(44a)에 의해 방해되는 일은 없다. 그 때문에, 에칭 잔여가 생기게 하는 일은 없고, 따라서 부유 게이트 단락의 발생을 방지할 수 있다. 이상과 같이 함으로써, 도 9의 (f)∼(h)에 나타내는 구조를 얻는다.
또, 이러한 방법에 따라 얻어지는 구조에 있어서, 실리콘 산화막(44a∼44c)은 소자 분리 절연막을 구성하고 있다. 또, 실리콘 기판(11)의 홈(43c)의 측벽을 구성하는 면과 다결정 실리콘막(16a)의 소자 분리 절연막과 접하는 면은 연속하지 않고, 홈(43) 중심에 대해 전자에 비교하여 후자는 보다 외측에 위치하고 있다.
이상 설명된 바와 같이 본 실시예에서는 실리콘 산화막(44a)을 순테이퍼형의 단면 형상을 갖도록 형성함으로써 에칭 잔여 발생이 방지되고 있다. 이러한 순테이퍼형의 단면 형상을 갖는 실리콘 산화막(44a)을 형성한 경우, 이하에 설명하는 이익을 더 얻는 것이 가능하다. 도 10을 참조하면서 설명한다.
도 10의 (a) 및 (b)는 각각 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 프로세스의 일부를 변경함으로써 생길 수 있는 결함을 개략적으로 나타내는 단면도이다. 도 10의 (a), (b)에서는 실리콘 산화막(44a)의 단면 형상을 순테이퍼형으로 하지 않고 홈부로 경사한 형상을 이루고 있다. 실리콘 산화막(44a)의 단면 형상을 이러한 형상으로 하면, HDP 법으로 실리콘 산화막(44c)을 형성하는 경우에는 홈(43c) 내의 실리콘 산화막(44a) 하부에 실리콘 산화막(44c)에서 채워지지 않은 공극부가 잔류하는 것이 있다. 한편, LP-TEOS/O3법으로 실리콘 산화막(44c)을형성하는 경우에는 도 6에 대해 설명한 것과 마찬가지로 홈(43c)의 중앙부에 실리콘 산화막(44c)으로 채워지지 않은 공극부가 잔류하는 경우가 있다. 그 결과, 실리콘 산화막(44c) 상면의 위치를 내리기 위한 에칭시에 공극부가 확대하며, 이 확대한 공극부는 다결정 실리콘막(16b)으로 매립된다. 따라서, 전자의 경우에는 도 10의 (a)에 도시된 바와 같은 불량이 생기고, 후자의 경우에는 도 10의 (b)에 도시된 바와 같은 불량을 생기게 한다.
그에 대해, 본 실시예에서는 실리콘 산화막(44a)의 단면 형상을 순테이퍼형으로 하기 때문에, 상술된 공극부가 형성되는 일은 없다. 따라서, 본 실시예에 따르면, 도 10의 (a), (b)에 나타낸 불량을 회피할 수 있다.
또, 상술된 제2 실시예에서 온도나 막 두께 등은 적절하게 변경 가능하다. 예를 들면, 실리콘 산화막(44a)을 형성하는데 1000℃의 O2분위기를 이용했지만, 온도는 몇도라도 상관없다. 또한, 분위기도 산화 분위기이면, NOx분위기나 N2O 분위기 등이어도 좋다.
이어서, 본 발명의 제3 실시예에 대해 설명한다.
도 11의 (a)∼(c)는 각각 본 발명의 제3 실시예에 따른 플래시 메모리의 제조 프로세스를 개략적으로 나타내는 단면도이다. 제3 실시예는, 제2 실시예와 거의 마찬가지지만, 실리콘 산화막(44a)의 형성 방법이 다르다.
즉, 우선 제2 실시예에서 설명한 것과 동일한 방법에 따라 도 7의 (a)에 도시된 구조를 얻는다. 이어서, 도 11의 (a)에 도시된 바와 같이 700℃의 감압TEOS/O3법(혹은, 400℃의 플라즈마 CVD법)에 따라 두께 20㎚의 실리콘 산화막(44a)을 피착한다. 계속해서, 도 11의 (b)에 도시된 바와 같이 전면에 RIE를 행하여, 홈(43a)의 외측에 위치하는 실리콘 산화막(44a)을 제거하고, 홈(43a) 내의 실리콘 산화막(44a)만을 선택적으로 잔치시킨다. 또한, 도 8의 (d)에 대해 설명한 공정을 실시함으로써, 도 11의 (c)에 도시된 구조를 얻는다. 그 후, 제2 실시예에서 설명한 것과 동일한 공정을 순차적으로 실시함에 따라 도 9의 (f)∼(h)에 나타낸 것과 유사한 구조를 얻을 수 있다.
본 실시예에서도 다결정 실리콘막(16a)의 패터닝 시에 그 에칭이 실리콘 산화막(44a)에 의해 방해되는 일은 없다. 그 때문에, 에칭 잔여가 생기게 하는 일은 없으며, 따라서 부유 게이트 단락의 발생을 방지할 수 있다. 또한, 본 실시예에서도 도 10의 (a), (b)에 나타내는 불량을 회피할 수 있다.
이상 설명한 제2 및 제3 실시예에 따른 프로세스의 제조 수율을 향상시키는 효과에 대해 조사하였다. 도 12에 그 결과를 나타낸다.
도 12의 (a)는 다결정 실리콘막(16a)의 테이퍼각과 도 10의 (a), (b)에 나타내는 불량의 발생율과의 관계를 나타내는 그래프이고, 도 12의 (b)는 도 10의 (a), (b)에 나타내는 불량의 발생율과 제조 수율과의 관계를 나타내는 그래프이다. 도 12의 (a)에서 횡축은 다결정 실리콘막(16a)의 테이퍼각을 나타내며, 종축은 도 10의 (a), (b)에 나타내는 불량(STI 불량)에 대해 조사한 양품율을 나타내고 있다. 또한, 도 12의 (a)에서 참조 번호(51)는 실리콘 산화막(44a)의 단면 형상을 도 9의(g) 등에 나타내는 형상으로 한 경우에 얻어진 데이터를 나타내며, 참조 번호(52)는 실리콘 산화막(44a)의 단면 형상을 도 10의 (b)에 나타내는 형상으로 한 경우에 얻어진 데이터를 나타내고 있다. 한편, 도 12의 (b)에서 횡축은 STI 불량에 대해 조사한 양품율을 나타내며, 종축은 제조 수율을 나타내고 있다. 또, 다결정 실리콘(16a)의 테이퍼각이란 다결정 실리콘막(16a)과 실리콘 산화막(44a)의 계면이 실리콘 산화막(15)과 다결정 실리콘막(16a)과의 계면에 대해 이루는 각도이다.
도 12의 (a)에 도시된 바와 같이 실리콘 산화막(44a)의 단면 형상을 도 10의 (b)에 나타내는 형상으로 한 경우, 다결정 실리콘막(16a)의 테이퍼각이 넓어짐에 따라 STI 불량에 대해 조사한 양품율이 저하하는 경향, 환언하면 STI 불량의 발생율이 증가하는 경향이 있다. 그에 대해, 실리콘 산화막(44a)의 단면 형상을 도 9의 (g) 등에 나타내는 형상으로 한 경우, 다결정 실리콘막(16a)의 테이퍼각에 의존하지 않고, STI 불량에 대해서는 100%의 양품율을 실현할 수 있다. 이와 같이, STI 불량에 대해 높은 양품율을 실현 가능하게 하면, 도 12의 (b)에 도시된 바와 같이 제조 수율도 대폭 향상시킬 수 있다.
이상 설명한 바와 같이 본 발명에서는 게이트 전극 재료막은 역테이퍼형의 단면 형상을 갖도록 형성된다. 게이트 전극 재료막이 이러한 단면 형상을 갖는 경우, 게이트 전극 재료막의 패터닝이 소자 분리 절연막에 의해 방해되는 일이 없다. 따라서, 본 발명에 따르면 에칭 잔여에 의한 게이트 단락의 발생을 방지할 수 있다.
또한, 본 발명에서 홈부를 매립하는 소자 분리 절연막은 홈부의 단면 형상이 순테이퍼형이 되도록 홈부 내에 제1 소자 분리 절연막을 형성한 후, 그 홈부를 제2 소자 분리 절연막으로 매립함에 따라 형성된다. 이러한 방법에 따르면, 매립 불량에 기초한 게이트 단락의 발생을 방지하는 것이 가능하다.
즉, 본 발명에 따르면, 게이트 절연막 및 게이트 전극 재료막을 순차 형성한 후에 소자 분리 절연막을 매립하여 형성하는 STI 기술에 있어서, 게이트 전극끼리의 단락을 방지하는 것이 가능해진다. 따라서, 본 발명에 따르면, 제조 과정에서 게이트 전극끼리의 단락이 발생하기 어려운 반도체 장치 및 그 제조 방법이 제공된다.

Claims (20)

  1. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 상의 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함한 트랜지스터와,
    상기 반도체 기판의 표면으로부터 상기 반도체 기판의 내부까지 연장한 제1 부분 및 상기 반도체 기판으로부터 돌출한 제2 부분을 포함한 소자 분리 절연막
    을 포함하며,
    상기 제2 부분의 측면은 상기 게이트 전극의 측면에 적어도 부분적으로 직접 접촉하고 있으며, 상기 게이트 전극의 단면 형상은 역테이퍼형 (shape of a reverse taper)인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극은 부유 게이트 전극 중 적어도 일부를 구성하고, 상기 트랜지스터는 상기 부유 게이트 전극 상의 층간 게이트 절연막 및 상기 층간 절연막 상의 제어 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 부분의 상기 게이트 전극측의 측면과 상기 제2 부분의 상기 게이트전극측의 측면과는 불연속이며, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 부분의 단면 형상은 순테이퍼형 (shape of an order taper)인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 부분의 상기 게이트 전극측의 측면과 상기 제2 부분의 상기 게이트 전극측의 측면은 불연속이며, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 부분의 단면 형상은 순테이퍼형인 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상의 게이트 절연막과 상기 게이트 절연막 상의 게이트 전극을 포함하는 적층 구조를 형성하는 공정 -상기 게이트 전극의 단면 형상은 역테이퍼형임-과,
    상기 반도체 기판 상에 소자 분리 절연막을 형성하는 공정 -상기 소자 분리 절연막의 측면은 상기 게이트 전극의 측면에 적어도 부분적으로 직접 접촉하고 있음-
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 소자 분리 절연막을 형성한 후에 상기 게이트 전극을 부분적으로 제거하여 상기 게이트 전극을 복수의 부분으로 분할하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 소자 분리 절연막은 상기 반도체 기판의 표면으로부터 상기 반도체 기판의 내부까지 연장한 제1 부분 및 상기 반도체 기판으로부터 돌출한 제2 부분을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 적층 구조를 형성하는 공정은,
    상기 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 게이트 전극 재료막을 형성하는 공정과,
    상기 반도체 기판, 상기 절연막, 및 상기 게이트 전극 재료막의 각각을 부분적으로 제거하여, 상기 게이트 절연막, 상기 게이트 전극 및 제1 홈부를 얻는 공정 -상기 제1 홈부의 저면은 상기 반도체 기판으로 구성되고, 상기 제1 홈부의 측벽은 상기 반도체 기판, 상기 게이트 절연막 및 상기 게이트 전극으로 구성되며, 상기 제1 홈부는 적어도 상기 게이트 전극의 위치에서 역테이퍼 형상을 하고 있음-
    을 포함하고,
    상기 소자 분리 절연막을 형성하는 공정은,
    상기 제1 홈부 내에 최대 폭이 상기 제1 홈부의 개구 폭보다도 좁은 제2 홈부가 형성되도록 제1 소자 분리 절연막을 형성하는 공정과,
    상기 제1 홈부 내에 위치하는 상기 제1 소자 분리 절연막의 일부를 제거하여 상기 제1 홈부 내에 직사각형 혹은 순테이퍼형의 단면 형상을 갖는 제3 홈부를 형성하는 공정과,
    상기 제3 홈부가 매립되도록 제2 소자 분리 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    피착법에 의해 상기 제1 소자 분리 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 게이트 전극 재료막을 이방성 에칭함으로써 상기 게이트 전극을 얻는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 적층 구조를 형성하는 공정은,
    상기 반도체 기판 상에 상기 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극 재료막을 형성하는 공정과,
    상기 게이트 전극 재료막을 부분적으로 제거하여 상기 게이트 전극 및 제1 홈부를 얻는 공정 -상기 제1 홈부의 저면은 상기 게이트 절연막으로 구성되고, 상기 제1 홈부의 측벽은 상기 게이트 전극으로 구성되며, 상기 제1 홈부는 역테이퍼 형상을 하고 있음-
    을 포함하고,
    상기 소자 분리 절연막을 형성하는 공정은,
    상기 제1 홈부 내에 최대 폭이 상기 제1 홈부의 개구 폭보다도 좁은 제2 홈부가 형성되도록 제1 소자 분리 절연막을 형성하는 공정과,
    상기 제1 소자 분리 절연막의 일부를 제거하고 또한 상기 제2 홈부의 저부에서 상기 게이트 절연막 및 상기 반도체 기판을 제거함으로써, 상기 제1 소자 분리 절연막의 단면을 순테이퍼형으로 함과 함께 저면이 상기 반도체 기판으로 구성되고 또한 측벽이 상기 반도체 기판 및 상기 제1 소자 분리 절연막으로 구성된 제3 홈부를 형성하는 공정과,
    상기 제3 홈부가 매립되도록 제2 소자 분리 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    피착법에 의해 상기 제1 소자 분리 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 게이트 전극의 노출부를 산화함으로써 상기 제1 소자 분리 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 게이트 전극 재료막을 이방성 에칭함으로써 상기 게이트 전극을 얻는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제7항에 있어서,
    상기 소자 분리 절연막은 상기 반도체 기판의 표면으로부터 상기 반도체 기판의 내부까지 연장한 제1 부분 및 상기 반도체 기판으로부터 돌출한 제2 부분을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제7항에 있어서,
    상기 적층 구조를 형성하는 공정은,
    상기 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 게이트 전극 재료막을 형성하는 공정과,
    적어도 상기 게이트 전극 재료막을 이방성 에칭하여 상기 게이트 전극을 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제7항에 있어서,
    상기 적층 구조를 형성하는 공정은,
    상기 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 게이트 전극 재료막을 형성하는 공정과,
    상기 반도체 기판, 상기 절연막 및 상기 게이트 전극 재료막의 각각을 부분적으로 제거하여, 상기 게이트 절연막, 상기 게이트 전극 및 제1 홈부를 얻는 공정 -상기 제1 홈부의 저면은 상기 반도체 기판으로 구성되고, 상기 제1 홈부의 측벽은 상기 반도체 기판, 상기 게이트 절연막 및 상기 게이트 전극으로 구성되며, 상기 제1 홈부는 적어도 상기 게이트 전극의 위치에서 역테이퍼 형상을 하고 있음-
    을 포함하고,
    상기 소자 분리 절연막을 형성하는 공정은,
    상기 제1 홈부 내에 최대 폭이 상기 제1 홈부의 개구 폭보다도 좁은제2 홈부가 형성되도록 제1 소자 분리 절연막을 형성하는 공정과,
    상기 제1 홈부 내에 위치하는 상기 제1 소자 분리 절연막의 일부를 제거하여 상기 제1 홈부 내에 직사각형 혹은 순테이퍼형의 단면 형상을 갖는 제3 홈부를 형성하는 공정과,
    상기 제3 홈부가 매립되도록 제2 소자 분리 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법,
  20. 제7항에 있어서,
    상기 적층 구조를 형성하는 공정은,
    상기 반도체 기판 상에 상기 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극 재료막을 형성하는 공정과,
    상기 게이트 전극 재료막을 부분적으로 제거하여 상기 게이트 전극 및 제1 홈부를 얻는 공정 -상기 제1 홈부의 저면은 상기 게이트 절연막으로 구성되고, 상기 제1 홈부의 측벽은 상기 게이트 전극으로 구성되며, 상기 제1 홈부는 역테이퍼 형상을 하고 있음-
    을 포함하고,
    상기 소자 분리 절연막을 형성하는 공정은,
    상기 제1 홈부 내에 최대 폭이 상기 제1 홈부의 개구 폭보다도 좁은 제2 홈부가 형성되도록 제1 소자 분리 절연막을 형성하는 공정과,
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