JP2013191740A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】フラットセル構造のゲート構造を備えるものであって、選択ゲートトランジスタを別作りすることなく、選択ゲートトランジスタの閾値を容易に制御する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ一対の選択ゲートトランジスタが形成された第１の領域と、前記半導体基板上の前記一対の選択ゲートトランジスタ間に設けられ複数のメモリセルトランジスタが形成された第２の領域とを備える。そして、前記第２の領域上に第１の絶縁膜を介して形成され、電荷蓄積層、中間絶縁膜、および、制御ゲート電極膜が積層形成された前記メモリセルトランジスタのゲート電極と、前記第１の領域上に前記半導体基板の側壁を露出させるように形成された溝とを備える。更に、前記半導体基板の側壁上に第２の絶縁膜を介して形成された前記制御ゲート電極膜を有する前記選択ゲートトランジスタのゲート電極を備える。
【選択図】図３

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

ＮＡＮＤ型不揮発性メモリ装置としては、いろいろな構造のものが考えられており、例えばコンベンショナル（Conventional）構造のものとフラット（FLAT）セル構造のものとがある。現在、微細化を進めるに当って、微細化の限界は加工のアスペクトによるところが大きい。コンベンショナル構造のものは、高いカップリング比を実現することができるが、エッチバックプロセスを利用するため、プロセスのバラツキが大きくなる。フラットセル構造のものは、加工のアスペクトを最小限に押さえ、コンベンショナル構造に存在するエッチバックというバラツキの大きいプロセスを省略することができる。そこで、微細化を更に進めるために、フラットセル構造のものが注目されている。

しかし、フラットセル構造の場合、加工のアスペクト比を下げるためにトラップ膜（電荷蓄積層、浮遊ゲート電極膜）を薄く形成する必要があり、この薄いトラップ膜をトンネル絶縁膜と電極間絶縁膜とで挟む構造であるため、トラップ膜にコンタクトを加工するときに、加工オーバーによってトラップ膜を突き抜けてトンネル絶縁膜にまでダメージを与えてしまうことがあった。

このため、フラットセル構造の場合、選択ゲートを形成する方法として、メモリセルと別作りする方法と、トラップ膜を挟んだまま、トンネル絶縁膜、トラップ膜及び電極間絶縁膜の３層をゲート絶縁膜として利用する方法とがある。前者の方法は、製造コストが高くなる。後者の方法は、ゲート絶縁膜がトラップ膜を挟む３層構造であることから、トラップ膜中の電荷の影響により閾値のバラツキが大きくなり、選択ゲートの閾値の制御が難しくなる。

米国特許７２２４０１９号公報 米国特許７６８７８４５号公報

そこで、フラットセル構造のゲート構造を備えるものであって、選択ゲートトランジスタを別作りすることなく、選択ゲートトランジスタの閾値を容易に制御することができる半導体装置および半導体装置の製造方法を提供する。

本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ一対の選択ゲートトランジスタが形成された第１の領域と、前記半導体基板上の前記一対の選択ゲートトランジスタ間に設けられ複数のメモリセルトランジスタが形成された第２の領域とを備える。そして、前記第２の領域上に第１の絶縁膜を介して形成され、電荷蓄積層、中間絶縁膜、および、制御ゲート電極膜が積層形成された前記メモリセルトランジスタのゲート電極と、前記第１の領域上に前記半導体基板の側壁を露出させるように形成された溝とを備える。更に、前記半導体基板の側壁上に第２の絶縁膜を介して形成された前記制御ゲート電極膜を有する前記選択ゲートトランジスタのゲート電極を備える。

本実施形態の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層、前記第１の絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、前記素子分離溝に素子分離絶縁膜を埋め込み平坦化する工程とを備える。そして、メモリセルトランジスタの形成領域の前記素子分離絶縁膜および前記電荷蓄積層をレジストでマスクした状態で、選択ゲートトランジスタの形成領域の前記素子分離絶縁膜をエッチバックし、前記半導体基板の側壁を露出させる工程と、前記選択ゲートトランジスタの形成領域の前記半導体基板の表層部にイオン注入法を用いて不純物をドーピングする工程とを備える。さらに、前記素子分離絶縁膜の上面および前記半導体基板の側壁の上に絶縁膜を形成する工程と、前記絶縁膜上に制御ゲート電極膜を形成する工程と、前記選択ゲートトランジスタのゲート電極および前記メモリセルトランジスタのゲート電極を分離加工する工程とを備えたところに特徴を有する。

第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 メモリセル領域の一部のレイアウトパターンを示す模式的な平面図 （ａ）は図２中のＡ−Ａ線に沿って示す模式的な断面図、（ｂ）は図２中のＢ−Ｂ線に沿って示す模式的な断面図、（ｃ）は図２中のＣ−Ｃ線に沿って示す模式的な断面図 （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その１）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その１）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その１） （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その２）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その２）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その２） （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その３）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その３）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その３） （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その４）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その４）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その４） （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その５）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その５）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その５） （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その６）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その６）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その６） （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その７）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その７）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その７） （ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その８）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その８）、（ｃ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その８） 第２実施形態を示す図９相当図 図１０相当図 図１１相当図 第３実施形態を示す図９相当図 図１０相当図 図１１相当図 第４実施形態を示すもので、図８の工程の後で実行する工程を示す図 図９相当図 図１０相当図 図１１相当図 第５実施形態を示すもので、図８の工程の後で実行する工程を示す図 図９相当図 図１０相当図 図１１相当図

以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成される。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。

図２はメモリセル領域およびワード線の引き出し領域の一部のレイアウトパターンを示す平面図である。まず、メモリセル領域において、半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。

また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。

次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３を参照しながら説明する。図３（ａ）は、図２のＡ−Ａ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２のＢ−Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図３（ｃ）は、図２のＣ−Ｃ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図である。

図３（ａ）、（ｂ）、（ｃ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２として機能する。

メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上に形成されたゲート絶縁膜（第１の絶縁膜、トンネル絶縁膜）７の上に設けられている。シリコン基板１の表層部におけるゲート電極ＭＧの両脇に位置してソース／ドレイン領域が形成されている。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜（中間絶縁膜）９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧとを有する。この構成の場合、メモリセルトランジスタは、フラットセル構造となっている。

図３（ｂ）に示すように、選択ゲートトランジスタの形成領域（第１の領域）の素子分離絶縁膜５は、シリコン基板１の側壁１ａが露出するようにエッチバックされており、選択ゲートトランジスタのゲート電極ＳＧは、シリコン基板１の側壁１ａの上に形成された電極間絶縁膜（第２の絶縁膜、ゲート絶縁膜）９の上に設けられる。シリコン基板１の表層部における２つのゲート電極ＳＧの間の領域には、LDD（Lightly Doped Drain)構造またはDDD(Double Diffused Drain)構造のソース／ドレイン領域が形成される。ゲート電極ＳＧは、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧを有する。この構成の場合、選択ゲートトランジスタは、シリコン基板１の側壁１ａの上に形成された電極間絶縁膜９をゲート絶縁膜とし、シリコン基板１の側壁１ａの表層部にチャネルを形成する。また、シリコン基板１の上面上にはゲート絶縁膜（トンネル絶縁膜）７と浮遊ゲート電極膜（電荷蓄積層）ＦＧとが積層されており、ゲート絶縁膜７の側面、浮遊ゲート電極膜ＦＧの側面および上面は、電極間絶縁膜９と後述するメモリセル間絶縁膜１２で覆われる。この構成の場合、浮遊ゲート電極膜ＦＧにトラップされた電子により選択ゲートトランジスタの閾値が上がる。

ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されており、該ゲート絶縁膜７としては例えばシリコン酸化膜を用いる。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８やシリコン窒化膜（絶縁膜）、酸化ハフニウム（絶縁膜）またはこれらの組合せを用いる。電極間絶縁膜９は、メモリセルトランジスタの形成領域（第２の領域）では、素子分離絶縁膜５の上面および浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。また、電極間絶縁膜９は、選択ゲートトランジスタの形成領域（第１の領域）では、素子分離絶縁膜５の上面、シリコン基板１の側壁１ａ、ゲート絶縁膜７の側面、浮遊ゲート電極膜ＦＧの側面および上面に沿って形成されており、ゲート絶縁膜（第２の絶縁膜）として機能する。

上記電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いる。尚、電極間絶縁膜９として、例えばＮＯＮＯＮ膜やＮＯＮＯ膜を用いても良い。

制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０を備える。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。尚、導電層１０すべてにシリサイド層（即ち、シリサイド層単体）やタングステン（Ｗ）、銅（Ｃｕ）などの何れかの金属層（即ち、金属層単体）を用いても良い。

また、図３（ｃ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１１によって互いに電気的に分離さる。この溝１１内にはメモリセル間絶縁膜１２が形成される。このメモリセル間絶縁膜１２としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いる。

次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図４〜図１１に示す工程断面図を参照して説明する。尚、図４（ａ）〜図１１（ａ）は図３（ａに対応する断面構造の製造段階を模式的に示し、図４（ｂ）〜図１１（ｂ）は図３（ｂ）に対応する断面構造の製造段階を模式的に示し、図４（ｃ）〜図１１（ｃ）は図３（ｃ）に対応する断面構造の製造段階を模式的に示す。

まず、図４に示すように、ｐ型のシリコン基板１の表面に、ゲート絶縁膜７として例えばシリコン酸化膜を周知の熱酸化法で形成する。この後、浮遊ゲート電極ＦＧとなる例えばドープト多結晶シリコン層８を減圧化学気相成長法により成膜する。ドープト多結晶シリコン層８の不純物としては、例えばリン（Ｐ）を用いる。ドープト多結晶シリコン層８の膜厚は、例えば１０ｎｍ程度である。

次に、図５に示すように、ドープト多結晶シリコン層８上に化学気相成長法によってシリコン窒化膜１３を形成し、続いて、シリコン窒化膜１３上に化学気相成長法を用いてシリコン酸化膜１４を形成する。この後、シリコン酸化膜１４上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターンニングし、当該レジストをマスクとしてシリコン酸化膜１４をＲＩＥ（reactive ion etching）法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜１４をマスクにしてシリコン窒化膜１３をエッチングし、次いで、多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７およびシリコン基板１をエッチングすることにより、素子分離のための溝４を形成する（図６（ａ）、（ｂ）参照）。

この後、化学気相成長法あるいは塗布技術を用いて例えばシリコン酸化膜５を加工後の溝４に埋め込んだ後、図７に示すように、ＣＭＰ（chemical mechanical polishing）を用いて多結晶シリコン層８が露出するまで平坦化を行うことにより、素子分離絶縁膜５を形成する。

次いで、図８に示すように、素子分離絶縁膜５および多結晶シリコン層８の上にレジスト１５を形成し、露光現像することにより、上記レジスト１５における選択ゲートトランジスタの形成領域に開口部１５ａ（図８（ｂ）、（ｃ）参照）を形成する。続いて、図９に示すように、選択ゲートトランジスタの形成領域においてシリコン基板１の側壁１ａが露出するようにＳＴＩ２の素子分離絶縁膜５をエッチバックする。この場合、図９（ｂ）、（ｃ）に示すように、選択ゲートトランジスタのゲート電極ＳＧについては、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上面が若干削れるように、エッチングされる。そして、必要に応じて選択ゲートトランジスタの閾値制御のために、イオン注入法を用いてリン等の不純物を上記開口部１５ａを通してシリコン基板１の表層部にドーピングする（図９（ｃ）中の矢印参照）。

次に、レジスト１５を除去した後、図１０に示すように、電極間絶縁膜９を形成する。この場合、メモリセルトランジスタの形成領域では、素子分離絶縁膜５の上面および浮遊ゲート電極膜ＦＧの上面に沿って電極間絶縁膜９が形成される（図１０（ａ）参照）。また、選択ゲートトランジスタの形成領域では、素子分離絶縁膜５の上面、シリコン基板１の側壁１ａ、ゲート絶縁膜７の側面、浮遊ゲート電極膜ＦＧの側面および上面に沿って電極間絶縁膜９が形成される（図１０（ｂ）参照）。上記電極間絶縁膜９としては、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、即ち、いわゆるＯＮＯ膜を周知のプロセスにより形成する。尚、電極間絶縁膜９として、単体の高誘電率絶縁膜を、または、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜（ＮＯＮＯＮ膜）を形成しても良い。

続いて、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成する。尚、ドープト多結晶シリコン層１０の不純物としては、例えばリン（Ｐ）を用いる。

次に、ゲート加工を行って、即ち、電極分離用の溝１１を形成して、メモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタのゲート電極ＳＧあるいは他のゲート電極などを分離形成する（図１１（ｃ）参照）。

この後、溝１１の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、ソース／ドレイン領域を形成する。次いで、溝１１内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１２を形成する（図３（ｃ）参照）。更に、多結晶シリコン層（導電層）１０の上部にニッケルシリサイド（ＮｉＳｉ）層を形成する。この後、コンタクトの形成や配線層の形成などの工程を経てＮＡＮＤ型フラッシュメモリ装置のチップが形成される。

このような構成の本実施形態によれば、選択ゲートトランジスタの形成領域では、電極間絶縁膜９が、素子分離絶縁膜５の上面、シリコン基板１の側壁１ａ、ゲート絶縁膜７の側面、浮遊ゲート電極膜ＦＧの側面および上面に沿って形成されており、該電極間絶縁膜９を選択ゲートトランジスタのゲート絶縁膜として機能させる構成としたので、選択ゲートトランジスタの閾値を容易に制御することができる。また、本実施形態では、選択ゲートトランジスタの形成領域では、シリコン基板１の上面上にゲート絶縁膜（トンネル絶縁膜）７と浮遊ゲート電極膜ＦＧとが積層され、ゲート絶縁膜７の側面、浮遊ゲート電極膜ＦＧの側面および上面が電極間絶縁膜９で覆われるように構成されているので、浮遊ゲート電極膜ＦＧにトラップされた電子により選択ゲートトランジスタの閾値が上がる。このため、選択ゲートトランジスタのゲート電圧が０Ｖ（カットオフ）のときのオフリーク電流を減少させることができる。

（第２実施形態）
図１２ないし図１４は、第２実施形態を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。第２実施形態では、選択ゲートトランジスタのゲート電極ＳＧに電子をトラップする浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）を残さないように構成したものである。

具体的には、第１実施形態の製造工程の図４から図８までは、第２実施形態においても同様に実行する。この後、第２実施形態では、図１２（ｂ）に示すように、シリコン基板１の側壁１ａが露出するようにＳＴＩ２の素子分離絶縁膜５をエッチバックする。この場合、図１２（ｃ）に示すように、選択ゲートトランジスタのゲート電極ＳＧについては、ゲート絶縁膜７が露出するまで、即ち、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）が除去されて、ゲート絶縁膜７の上面が若干削れるエッチングを加えるようにする。そして、必要に応じて選択ゲートトランジスタの閾値制御のために、イオン注入法を用いてリン等の不純物をレジスト１５の開口部１５ａを通してシリコン基板１の表層部にドーピングする。

次に、レジスト１５を除去した後、図１３に示すように、電極間絶縁膜９を形成する。この場合、メモリセルトランジスタの形成領域では、素子分離絶縁膜５の上面および浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上面に沿って電極間絶縁膜９が形成される（図１３（ａ）参照）。また、選択ゲートトランジスタの形成領域では、素子分離絶縁膜５の上面、シリコン基板１の側壁１ａ、ゲート絶縁膜７の側面および上面に沿って電極間絶縁膜９が形成される（図１３（ｂ）参照）。続いて、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成する。

次に、ゲート加工を行って、即ち、電極分離用の溝１１を形成して、メモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタのゲート電極ＳＧあるいは他のゲート電極などを分離形成する（図１４（ｃ）参照）。

尚、上述した以外の第２実施形態の構成は、第１実施形態と同じ構成となっている。従って、第２実施形態においても、選択ゲートトランジスタの閾値を容易に制御することができる。

（第３実施形態）
図１５ないし図１７は、第３実施形態を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。第３実施形態では、選択ゲートトランジスタのゲート電極ＳＧにおいて、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）およびゲート絶縁膜７を除去し、電極間絶縁膜９をゲート絶縁膜として機能させるように構成したものである。

具体的には、第１実施形態の製造工程の図４から図８までは、第３実施形態においても同様に実行する。この後、第３実施形態では、図１５（ｂ）、（ｃ）に示すように、シリコン基板１の上面が露出するようにＳＴＩ２の素子分離絶縁膜５をエッチバックする。この場合、図１５（ｂ）、（ｃ）に示すように、選択ゲートトランジスタのゲート電極ＳＧについては、シリコン基板１が露出するまで、即ち、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）およびゲート絶縁膜７が除去されて、シリコン基板１の上面が若干削れるようにエッチングする。そして、必要に応じて選択ゲートトランジスタの閾値制御のために、イオン注入法を用いてリン等の不純物をレジスト１５の開口部１５ａを通してシリコン基板１の表層部にドーピングする。

次に、レジスト１５を除去した後、図１６に示すように、電極間絶縁膜９を形成する。この場合、メモリセルトランジスタの形成領域では、素子分離絶縁膜５の上面および浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上面に沿って電極間絶縁膜９が形成される。また、選択ゲートトランジスタの形成領域では、素子分離絶縁膜５の上面およびシリコン基板１の上面に沿って電極間絶縁膜９が形成される。続いて、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成する。

次に、ゲート加工を行って、即ち、電極分離用の溝１１を形成して、メモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタのゲート電極ＳＧあるいは他のゲート電極などを分離形成する（図１７（ｃ）参照）。

尚、上述した以外の第３実施形態の構成は、第１実施形態と同じ構成となっている。従って、第３実施形態においても、選択ゲートトランジスタの閾値を容易に制御することができる。特に、第３実施形態によれば、選択ゲートトランジスタの形成領域では、シリコン基板１の上面上の浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）およびゲート絶縁膜７を除去し、シリコン基板１の上面上に形成した電極間絶縁膜９をゲート絶縁膜として機能させるように構成したので、選択ゲートトランジスタの閾値を容易に制御することができる。

（第４実施形態）
図１８ないし図２２は、第４実施形態を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。第４実施形態では、電極間絶縁膜９をＮＯＮＯＮ膜で構成すると共に、該電極間絶縁膜９の一部（ＮＯＮ膜）を素子分離絶縁膜５をエッチバックする前に形成し、電極間絶縁膜９の残り（ＯＮ膜）を素子分離絶縁膜５をエッチバックした後で形成するように構成したものである。

具体的には、第１実施形態の製造工程の図４から図８までは、第４実施形態においても同様に実行する。この後、第４実施形態では、図１８に示すように、素子分離絶縁膜５および浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上に電極間絶縁膜（ＮＯＮＯＮ膜）９の一部（ＮＯＮ膜）９ａを形成する。この電極間絶縁膜（ＮＯＮＯＮ膜）９の一部（ＮＯＮ膜）９ａの膜厚は、例えば１０ｎｍ程度とする。

続いて、図１９に示すように、電極間絶縁膜９の一部（ＮＯＮ膜）の上にレジスト１５を形成し、露光現像することにより、上記レジスト１５における選択ゲートトランジスタの形成領域に開口部１５ａを形成する。更に、シリコン基板１の側壁１ａが露出するようにＳＴＩ２の素子分離絶縁膜５をエッチバックする。この場合、図１９（ｃ）に示すように、選択ゲートトランジスタのゲート電極ＳＧについては、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）が露出するまで、即ち、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上面が若干削れるようにエッチングする。そして、必要に応じて選択ゲートトランジスタの閾値制御のために、イオン注入法を用いてリン等の不純物をレジスト１５の開口部１５ａを通してシリコン基板１の表層部にドーピングする。

次に、レジスト１５を除去した後、図２０に示すように、電極間絶縁膜９の残り（ＯＮ膜）９ｂを形成する。この電極間絶縁膜９の残り（ＯＮ膜）９ｂの膜厚は、例えば５ｎｍ程度とする。この構成の場合、メモリセルトランジスタの形成領域では、電極間絶縁膜９の一部（ＮＯＮ膜）９ａの上面に沿って電極間絶縁膜９の残り（ＯＮ膜）９ｂが形成される（図２０（ａ）、（ｃ）参照）。また、選択ゲートトランジスタの形成領域では、素子分離絶縁膜５の上面、シリコン基板１の側壁１ａ、ゲート絶縁膜７の側面、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の側面および上面に沿って電極間絶縁膜９の残り（ＯＮ膜）９ｂが形成される（図２０（ｂ）、（ｃ）参照）。続いて、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成する。

次に、ゲート加工を行って、即ち、電極分離用の溝１１を形成して、メモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタのゲート電極ＳＧあるいは他のゲート電極などを分離形成する（図２１（ｃ）参照）。

尚、上述した以外の第４実施形態の構成は、第１実施形態と同じ構成となっている。従って、第４実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第４実施形態によれば、電極間絶縁膜（ＮＯＮＯＮ膜）９を２回に分けて成膜するように構成したので、シリコン基板１の側壁１ａ上に形成するゲート絶縁膜９ｂの膜厚を薄く制御することができる。これにより、選択ゲートトランジスタの閾値の制御が容易になる。

（第５実施形態）
図２２ないし図２５は、第５実施形態を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。第５実施形態では、選択ゲートトランジスタのゲート絶縁膜を、電極間絶縁膜９を使用せずに、シリコン基板１を酸化することによって形成するように構成した。

具体的には、第１実施形態の製造工程の図４から図８までは、第５実施形態においても同様に実行する。この後、第５実施形態では、図２２に示すように、素子分離絶縁膜５および浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上に電極間絶縁膜９を形成する。

続いて、図２３に示すように、電極間絶縁膜９の上にレジスト１５を形成し、露光現像することにより、上記レジスト１５における選択ゲートトランジスタの形成領域に開口部１５ａを形成する。更に、シリコン基板１の側壁１ａが露出するようにＳＴＩ２の素子分離絶縁膜５をエッチバックする。この場合、図２３（ｃ）に示すように、選択ゲートトランジスタのゲート電極ＳＧについては、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）が露出するまで、即ち、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上面が若干削れるようにエッチングする。そして、必要に応じて選択ゲートトランジスタの閾値制御のために、イオン注入法を用いてリン等の不純物をレジスト１５の開口部１５ａを通してシリコン基板１の表層部にドーピングする。

次に、選択ゲートトランジスタのゲート電極ＳＧについては、シリコン基板１の側壁１ａ、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）をＳＰＡ（Slot Plane Antenna）酸化法を用いて酸化し、シリコン酸化膜１６を形成する（図２４（ｂ）、（ｃ）参照）。

続いて、レジスト１５を除去した後、図２４に示すように、電極間絶縁膜９およびシリコン酸化膜１６上に化学気相成長法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成する。次に、ゲート加工を行って、即ち、電極分離用の溝１１を形成して、メモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタのゲート電極ＳＧあるいは他のゲート電極などを分離形成する（図２５（ｃ）参照）。

尚、上述した以外の第５実施形態の構成は、第１実施形態と同じ構成となっている。従って、第５実施形態においても、選択ゲートトランジスタの閾値を容易に制御することができる。特に、第５実施形態によれば、選択ゲートトランジスタのゲート絶縁膜（シリコン酸化膜１６）を、電極間絶縁膜９を使用せずに、シリコン基板１を酸化することによって形成したので、第１実施形態等に比べて、選択ゲートトランジスタのシリコン基板１（活性領域３）のゲート幅方向の寸法を細く構成することができる。このため、制御ゲート電極膜ＣＧ（多結晶シリコン層１０）の埋め込み性を向上させることができる。また、第５実施形態では、シリコン基板１をＳＰＡ酸化する構成であるので、ＳＰＡ酸化により電極間絶縁膜９の改質効果が得られる。

（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記第４実施形態では、電極間絶縁膜（ＮＯＮＯＮ膜）９をＮＯＮ膜９ａとＯＮ膜９ｂとに分けて成膜するように構成したが、これに限られるものではなく、他の積層構造の電極間絶縁膜を適宜２つに分けて成膜するように構成しても良い。また、上記第５実施形態では、シリコン基板１をＳＰＡ酸化するように構成したが、これに限られるものではなく、他の酸化方法で酸化しても良い。

以上のように、本実施形態の半導体装置によると、フラットセル構造のゲート構造を備えるものであって、選択ゲートトランジスタを別作りすることなく、選択ゲートトランジスタの閾値を容易に制御することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層である。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられ一対の選択ゲートトランジスタが形成された第１の領域と、
   前記半導体基板上の前記一対の選択ゲートトランジスタ間に設けられ複数のメモリセルトランジスタが形成された第２の領域と、
   前記第２の領域上に第１の絶縁膜を介して形成され、電荷蓄積層、中間絶縁膜、および、制御ゲート電極膜が積層形成された前記メモリセルトランジスタのゲート電極と、
   前記第１の領域上に前記半導体基板の側壁を露出させるように形成された溝と、
   前記半導体基板の側壁上に第２の絶縁膜を介して形成された前記制御ゲート電極膜を有する前記選択ゲートトランジスタのゲート電極とを備え、
   前記第１の領域において、前記第２の絶縁膜の下面が前記半導体基板の上面よりも下方に位置し、
   前記中間絶縁膜と前記第２の絶縁膜が少なくとも一部共通し、
   前記第１の領域において、前記半導体基板の上面上に前記第１の絶縁膜および前記電荷蓄積層が積層形成され、前記第１の絶縁膜の側面、前記電荷蓄積層の側面および上面の上に前記第２の絶縁膜が形成されていることを特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板上に設けられ一対の選択ゲートトランジスタが形成された第１の領域と、
   前記半導体基板上の前記一対の選択ゲートトランジスタ間に設けられ複数のメモリセルトランジスタが形成された第２の領域と、
   前記第２の領域上に第１の絶縁膜を介して形成され、電荷蓄積層、中間絶縁膜、および、制御ゲート電極膜が積層形成された前記メモリセルトランジスタのゲート電極と、
   前記第１の領域上に前記半導体基板の側壁を露出させるように形成された溝と、
   前記半導体基板の側壁上に第２の絶縁膜を介して形成された前記制御ゲート電極膜を有する前記選択ゲートトランジスタのゲート電極と、
   を備えることを特徴とする半導体装置。
3. 前記第１の領域において、前記第２の絶縁膜の下面が前記半導体基板の上面よりも下方に位置することを特徴とする請求項２記載の半導体装置。
4. 前記第１の領域における前記選択ゲートトランジスタの前記半導体基板の活性領域のゲート幅方向の寸法を細く構成したことを特徴とする請求項２または３記載の半導体装置。
5. 半導体基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
   前記電荷蓄積層、前記第１の絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、
   前記素子分離溝に素子分離絶縁膜を埋め込み平坦化する工程と、
   メモリセルトランジスタの形成領域の前記素子分離絶縁膜および前記電荷蓄積層をレジストでマスクした状態で、選択ゲートトランジスタの形成領域の前記素子分離絶縁膜をエッチバックし、前記半導体基板の側壁を露出させる工程と、
   前記選択ゲートトランジスタの形成領域の前記半導体基板の表層部にイオン注入法を用いて不純物をドーピングする工程と、
   前記素子分離絶縁膜の上面および前記半導体基板の側壁の上に絶縁膜を形成する工程と、
   前記絶縁膜上に制御ゲート電極膜を形成する工程と、
   前記選択ゲートトランジスタのゲート電極および前記メモリセルトランジスタのゲート電極を分離加工する工程と
   を備えたことを特徴とする半導体装置の製造方法。
   

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