KR101989921B1 - 메모리 디바이스의 제조 방법 - Google Patents

메모리 디바이스의 제조 방법 Download PDF

Info

Publication number
KR101989921B1
KR101989921B1 KR1020170044733A KR20170044733A KR101989921B1 KR 101989921 B1 KR101989921 B1 KR 101989921B1 KR 1020170044733 A KR1020170044733 A KR 1020170044733A KR 20170044733 A KR20170044733 A KR 20170044733A KR 101989921 B1 KR101989921 B1 KR 101989921B1
Authority
KR
South Korea
Prior art keywords
dielectric layer
substrate
region
layer
forming
Prior art date
Application number
KR1020170044733A
Other languages
English (en)
Other versions
KR20180025134A (ko
Inventor
쥔-쉬 천
쉬-지 조
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20180025134A publication Critical patent/KR20180025134A/ko
Application granted granted Critical
Publication of KR101989921B1 publication Critical patent/KR101989921B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H01L27/11546—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

플로팅 게이트 및 접점의 저항을 저감하고 얻어지는 제품의 성능, 신뢰성 및 수율을 더욱 높이기 위해 버퍼 산화층을 형성하지 않고 메모리 디바이스를 제조하는 방법을 제공한다.
메모리 디바이스를 제조하는 방법이 제공된다. 본 방법에서는, 제1 게이트 유전체층이 제1 영역 내의 기판 상에 형성된다. 제2 게이트 유전체층이 제2 및 제3 영역 내의 기판 상에 형성된다. 제1 도전층이 기판 상에 형성된다. 제1 유전체층이 직접 제1 도전층 상에 형성된다. 제2 영역 내의 제1 유전체층의 일부분, 제1 도전층의 일부분 및 제2 게이트 유전체층의 일부분이 제거된다. 제3 도전층 및 제2 게이트 유전체층이 제2 영역 내의 기판 상에 순차적으로 형성된다. 제3 도전층 및 제2 유전체층이 기판 상에 순차적으로 형성된다. 절연 분리 구조가 기판 내에 형성된다. 여기서, 절연 분리 구조는 제2 유전체층을 관통하여 기판 내까지 연장된다.

Description

메모리 디바이스의 제조 방법{Method of fabricating memory device}
본 발명은 반도체 디바이스를 제조하는 방법에 관한 것으로, 보다 자세하게는 메모리 디바이스의 제조 방법에 관한 것이다.
과학기술의 진보에 따라 반도체 디바이스의 비용을 저감함과 동시에 제조 단계를 간략화하기 위해 동일 칩 상의 셀 영역 및 주변 영역 내에 컴퍼넌트를 집적하는 것이 주류가 되고 있다. 트리플 게이트 산화층 제조 방법은 동일 칩 상의 셀 영역 및 주변 영역 내에 컴퍼넌트를 집적하는 방법 중 하나이다.
그러나, 종래의 트리플 게이트 산화층 제조 방법에서는 버퍼 산화층이 플로팅 게이트 사이에 잔존하기 쉽고 플로팅 게이트의 저항값 증가를 초래한다. 이어서 플로팅 게이트 상의 접점의 저항값도 증가할 가능성이 있고, 얻어지는 제품의 성능, 신뢰성 및 수율이 악화될 수 있다.
본 발명의 목적은, 플로팅 게이트 및 접점의 저항을 저감하고 얻어지는 제품의 성능, 신뢰성 및 수율을 더욱 높이기 위해 버퍼 산화층을 형성하지 않고 메모리 디바이스를 제조하는 방법을 제공하는 것에 있다.
본 명세서에서 주어지는 메모리 디바이스를 제조하는 방법은 버퍼 산화층을 형성하는 단계를 포함하지 않기 때문에 제조 프로세스를 간략화할 수 있고 제조 비용을 저감할 수 있다.
본 발명의 일 실시형태에서는, 메모리 디바이스를 제조하는 방법은 하기의 단계를 포함한다. 제1 영역과 제2 영역과 제3 영역으로 분할된 기판이 준비된다. 제1 게이트 유전체층이 제1 영역 내의 기판 상에 형성된다. 제2 게이트 유전체층이 제2 및 제3 영역 내의 기판 상에 형성된다. 제1 도전층이 기판 상에 형성된다. 제1 유전체층이 직접 제1 도전층 상에 형성된다. 제2 영역 내의 기판의 표면을 부분적으로 노출시키기 위해 제2 영역 내의 제1 유전체층의 일부분, 제1 도전층의 일부분 및 제2 게이트 유전체층의 일부분이 부분적으로 제거된다. 제3 게이트 유전체층 및 제2 도전층이 제2 영역 내의 기판 상에 순차적으로 형성된다. 제3 도전층 및 제2 유전체층이 기판 상에 순차적으로 형성된다. 절연 분리 구조가 기판 내에 형성된다. 여기서, 절연 분리 구조는 제2 유전체층을 관통하여 기판 내까지 연장된다.
상술한 바와 같이, 본 명세서에서 주어지는 메모리 디바이스의 제조 방법에서는, 컴퍼넌트를 동일 칩 상의 셀 영역 및 주변 영역 내에 집적하기 위해 트리플 게이트 산화층 제조 프로세스가 실행된다. 이 트리플 게이트 산화층 제조 프로세스는, 플로팅 게이트 사이에 버퍼 산화층이 잔존하는 문제를 회피하기 위해 버퍼 산화층을 형성하는 단계를 포함하지 않는다. 본 명세서에서 주어지는 메모리 디바이스의 제조 방법을 적용함으로써, 얻어지는 제품의 성능, 신뢰성 및 수율을 높일 수 있다. 게다가 종래의 방법에 비해 본 명세서에서 주어지는 메모리 디바이스의 제조 방법은 버퍼 산화층을 형성하는 단계를 포함하지 않기 때문에, 제조 프로세스를 간략화할 수 있고 제조 비용을 저감할 수 있다.
본 발명의 상기 특징 및 이점을 보다 알기 쉽게 하기 위해 몇 가지 실시형태를 첨부 도면을 참조하여 이하에 상세하게 설명한다.
첨부 도면은 본 발명의 추가적인 이해를 부여하기 위해 본 명세서에 도입되어 본 명세서의 일부분을 구성한다. 도면은 본 발명의 모범적인 실시형태를 나타내고, 상세한 설명과 함께 본 발명의 원리를 설명하는 데에 도움이 된다.
도 1a~도 1k는 본 발명의 제1 실시형태에 의한 메모리 디바이스의 제조 방법을 나타내는 개략 단면도이다.
도 2a~도 2k는 본 발명의 제2 실시형태에 의한 메모리 디바이스의 제조 방법을 나타내는 개략 단면도이다.
도 3은 본 발명의 제1 실시형태에 의한 메모리 디바이스의 제조 방법을 나타내는 흐름도이다.
도 4는 본 발명의 제2 실시형태에 의한 메모리 디바이스의 제조 방법을 나타내는 흐름도이다.
이하의 실시형태에서, 제1 도전형이 N형이면 제2 도전형은 P형이고, 제1 도전형이 P형이면 제2 도전형은 N형이다. 예를 들어, 본 실시형태에서, 제1 도전형은 N형이고 제2 도전형은 P형이다. 예를 들어, P형 도펀트는 붕소이고, N형 도펀트는 인 또는 비소이다.
도 1a 및 도 3에 대해 설명하면, 기판(400)을 준비하기 위해 단계 101이 실행된다. 기판(400)은, 예를 들어 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 재료를 포함할 수 있다. 본 발명의 일 실시형태에서는, 기판(400)은 SOI 기판이어도 된다. 기판(400)은 셀 영역(500)(예를 들어, 제3 영역) 및 주변 영역(600)을 가진다. 구체적으로 말하면, 주변 영역(600)은 고전압 디바이스 영역(610)(예를 들어, 제1 영역)과 저전압 디바이스 영역(620)(예를 들어, 제2 영역)을 포함한다.
본 발명의 일 실시형태에 의하면, 기판(400)은 셀 영역(500) 내에 제1 도전형이 깊은 웰(410), 제2 도전형의 제1 웰(420), 제1 도전형의 제2 고전압 웰(440)을 포함할 수 있다. 기판(400)은 고전압 디바이스 영역(610) 내에 제2 도전형의 제1 고전압 웰(430)을 포함할 수 있다. 기판(400)은 저전압 디바이스 영역(620) 내에 제1 도전형의 제1 저전압 웰(450)과 제2 도전형의 제2 저전압 웰(460)을 포함할 수 있다. 다른 실시형태에서는, 예를 들어 기판(400)은 셀 영역(500), 고전압 디바이스 영역(610), 저전압 디바이스 영역(620) 내에 다른 도전형의 웰 및 이들의 조합을 포함해도 된다.
구체적으로 깊은 웰(410)은 셀 영역(500) 내의 기판(400) 내에 위치할 수 있다. 깊은 웰(410)은 패턴화 마스크층을 형성하고, 이온 주입 프로세스를 실행함으로써 형성할 수 있다. 예를 들어, 일 실시형태에서는 깊은 웰(410)에 주입되는 도펀트는 인 또는 비소이고, 도펀트 도즈는 1×1010/㎠~1×1014/㎠이며, 주입 에너지는 1000keV~4000keV이다.
제1 웰(420)은 깊은 웰(410) 상에 위치하고, 패턴화 마스크층을 형성하며, 이온 주입 프로세스를 실행함으로써 형성할 수 있다. 예를 들어, 일 실시형태에서는 제1 웰(420)에 주입되는 도펀트는 붕소이고, 도펀트 도즈는 1×1010/㎠~1×1014/㎠이며, 주입 에너지는 10keV~1000keV이다.
제2 고전압 웰(440)은 제2 도전형의 2개의 제2 고전압 웰(442 및 444)을 포함해도 된다. 2개의 제2 고전압 웰(442 및 444)은 깊은 웰(410) 및 제1 웰(420)의 양측에 각각 위치한다. 즉, 깊은 웰(410) 및 제1 웰(420)은 2개의 제2 고전압 웰(442 및 444)의 사이에 위치한다. 제2 고전압 웰(442 및 444)은 패턴화 마스크층을 형성하고, 이온 주입 프로세스를 실행함으로써 형성할 수 있다. 일 실시형태에서는, 제2 고전압 웰(442 및 444)에 주입되는 도펀트는 인 또는 비소이고, 도펀트 도즈는 1×1010/㎠~1×1014/㎠이며, 주입 에너지는 10keV~2000keV이다.
제1 고전압 웰(430)은 고전압 디바이스 영역(610) 내의 기판(400) 내에 위치한다. 제1 고전압 웰(430)은 패턴화 마스크층을 형성하고, 이온 주입 프로세스를 실행함으로써 형성할 수 있다. 예를 들어, 일 실시형태에서는, 제1 고전압 웰(430)에 주입되는 도펀트는 붕소이고, 도펀트 도즈는 1×1010/㎠~1×1014/㎠이며, 주입 에너지는 10keV~1000keV이다.
제1 저전압 웰(450)은 저전압 디바이스 영역(620) 내의 기판(400) 내에 위치한다. 제1 저전압 웰(450)은 패턴화 마스크층을 형성하고, 이온 주입 프로세스를 실행함으로써 형성할 수 있다. 예를 들어, 일 실시형태에서는, 제1 저전압 웰(450)에 주입되는 도펀트는 인 또는 비소이고, 도펀트 도즈는 1×1010/㎠~1×1014/㎠이며, 주입 에너지는 1keV~1000keV이다.
제2 저전압 웰(460)은 제1 고전압 웰(430)과 제1 저전압 웰(450)의 사이에 위치한다. 제2 저전압 웰(460)은 패턴화 마스크층을 형성하고, 이온 주입 프로세스를 실행함으로써 형성할 수 있다. 예를 들어, 일 실시형태에서는, 제2 저전압 웰(460)에 주입되는 도펀트는 붕소이고, 도펀트 도즈는 1×1010/㎠~1×1014/㎠이며, 주입 에너지는 1keV~1000keV이다.
도 1a 및 도 3에 도시된 바와 같이, 고전압 디바이스 영역(610) 내의 기판(400) 상에 고전압 게이트 유전체층(510)(예를 들어 제1 게이트 유전체층)을 형성하기 위해 단계 S102가 실행된다. 고전압 게이트 유전체층(510)은 예를 들어 산화 실리콘층, 산질화 실리콘층 또는 질화 실리콘층으로 해도 되고, 고전압 게이트 유전체층(510)을 형성하는 방법은 실리콘의 국부 산화법을 실행하는 단계를 포함할 수 있다. 본 발명의 일 실시형태에서는, 고전압 게이트 유전체층(510)의 두께는 30nm~70nm이다.
단계 S102에서, 터널 유전체층(520)(예를 들어 제2 게이트 유전체층)이 셀 영역(500) 및 저전압 디바이스 영역(620) 내의 기판(400) 상에 형성된다. 터널 유전체층(520)은 예를 들어 산화 실리콘층, 산질화 실리콘층 또는 질화 실리콘층으로 해도 되고, 터널 유전체층(520)을 형성하는 방법은 화학 기상 퇴적법, in-situ 기상 성장법, 저압 프리 라디칼 산화법 또는 로(爐) 산화법으로 해도 된다. 본 발명의 일 실시형태에서는, 터널 유전체층(520)의 두께는 5nm~9nm이다.
다음에, 기판(400) 상에 제1 도전층(530)을 형성하기 위해 단계 S103이 실행된다. 제1 도전층(530)은 예를 들어 도프(doped) 폴리실리콘층, 언도프(un-doped) 폴리실리콘층 또는 그 조합으로 해도 되고, 제1 도전층(530)을 형성하는 방법은 화학 기상 퇴적법, 저압 화학 기상 퇴적법 또는 로 산화법으로 해도 된다. 본 발명의 일 실시형태에서는, 제1 도전층(530)은 10nm~40nm이다.
단계 S103에서, 제1 유전체층(550)이 제1 도전층(530) 상에 직접 형성된다. 특히, 제1 유전체층(550) 및 제1 도전층(530)은 서로 직접 접촉하고, 제1 유전체층(550)과 제2 도전층(530)의 사이에 산화층은 존재하지 않는다. 본 발명의 일 실시형태에 의하면, 제1 유전체층(550)은 질화 실리콘층으로 하고, 제1 유전체층(550)을 형성하는 방법은 화학 기상 퇴적법으로 할 수 있다. 본 발명의 일 실시형태에서는, 제1 유전체층(550)의 두께는 10nm~40nm이다. 제1 유전체층(550)의 작은 두께 때문에 제1 유전체층(550)에 유래하는 응력 임팩트는 무시할 수 있다.
도 1b를 참조하면, 패턴화 마스크층(470)이 기판(400) 상에 형성된다. 패턴화 마스크층(470)은 탄소 또는 포토레지스트 재료를 포함할 수 있다. 패턴화 마스크층(470)은 저전압 디바이스 영역(620) 내의 제1 유전체층(550)을 부분적으로 노출한다.
도 1c 및 도 3을 참조하면, 단계 S104에서, 저전압 디바이스 영역(620) 내의 제1 유전체층(550)의 일부분 및 제1 도전층(530)의 일부분을 순차적으로 제거하여 터널 유전체층(520)의 표면을 노출시키기 위해 에칭 프로세스가 실행된다. 패턴화 마스크층(470)은 그 후 제거된다. 본 발명의 일 실시형태에서는, 패턴화 마스크층(470)을 제거하는 방법은 패턴화 마스크층(470)을 고밀도 플라즈마로 애싱하고, 그 후 습식 세정을 실행하는 단계를 포함할 수 있다.
도 1d 및 도 3을 참조하면, 단계 S104에서, 저전압 디바이스 영역(620) 내의 터널 유전체층(520)의 일부분을 제거하기 위해 습식 에칭 프로세스가 실행된다. 본 발명의 일 실시형태에서는, 습식 에칭 프로세스에서 사용하는 에천트는 예를 들어 불화 수소산, 불화 수소산 증기, 질산 및 불화 수소산을 함유하는 혼합 용액, 열 인산(150℃~200℃) 또는 황산 및 불화 수소산을 함유하는 혼합 용액을 포함할 수 있다. 구체적으로 말하면, 상기 습식 에칭 프로세스에서 제1 도전층(530)의 일부분 및 제1 도전층(530) 아래의 터널 유전체층(520)의 일부분이 잔존하는 제1 도전층(530)의 측면 및 잔존하는 터널 유전체층(520)의 측면에서 에칭되어 오목부(R1)가 형성될 수 있다.
도 1e 및 도 3을 참조하면, 저전압 게이트 유전체층(560)(예를 들어 제3 게이트 유전체층)을 기판(400) 상에 형성하기 위해 단계 104가 실행된다. 저전압 게이트 유전체층(560)은 제1 유전체층(550)의 표면 및 저전압 디바이스 영역(620) 내의 기판(400) 상면의 일부분을 덮는다. 즉, 저전압 게이트 유전체층(560)은 잔존하는 제1 도전층(530)의 측면 및 잔존하는 터널 유전체층(520)의 측면을 덮지 않는다. 본 발명의 일 실시형태에서는, 저전압 게이트 유전체층(560)은 예를 들어 산화 실리콘층, 산질화 실리콘층 또는 질화 실리콘층이어도 되고, 저전압 게이트 유전체층(560)을 형성하는 방법은 화학 기상 퇴적법, in-situ 기상 성장법, 저압 라디칼 산화법 또는 로 산화법이어도 된다. 본 발명의 일 실시형태에서는, 저전압 유전체층(560)의 두께는 2nm~9nm이다.
도 1e, 도 1f 및 도 3을 참조하면, 단계 S104에서, 제2 도전층(570)이 기판(400) 상에 형성된다. 자세하게 말하면, 제2 도전층(570)은 저전압 게이트 유전체층(560)의 표면, 잔존하는 제1 도전층(530)의 측면 및 잔존하는 터널 유전체층(520)의 측면을 덮는다. 즉, 제2 도전층(570)은 저전압 게이트 유전체층(560)의 표면 상에 컨포멀하게 형성되고 오목부(R1)를 메운다. 본 발명의 일 실시형태에 의하면, 제2 도전층(570)은 예를 들어 도프 폴리실리콘층, 언도프 폴리실리콘층 또는 그 조합을 포함해도 되고, 제2 도전층(570)을 형성하는 방법은 화학 기상 퇴적법, 저압 화학 기상 퇴적법 또는 로 산화법이어도 된다. 본 발명의 일 실시형태에서는, 제2 도전층(570)은 10nm~40nm이다.
도 1g 및 도 3을 참조하면, 패턴화 마스크층(480)이 기판(400) 상에 형성된다. 패턴화 마스크층(480)은 탄소 또는 포토레지스트 재료를 포함할 수 있다. 본 발명의 일 실시형태에서는, 패턴화 마스크층(480)은 인접하는 제2 도전층(570)과 거리(D1)만큼 이격된다. 거리(D1)는 예를 들어 100nm~300nm이다.
도 1g, 도 1h 및 도 3을 참조하면, 단계 S105에서, 셀 영역(500) 및 고전압 디바이스 영역(610) 내의 제2 도전층(570), 저전압 게이트 유전체층(560) 및 제1 유전체층(550)을 순차적으로 제거하여 제1 도전층(530)의 표면을 노출시키기 위해 에칭 프로세스가 실행된다. 이 에칭 프로세스 중에 저전압 게이트 유전체층(560)의 표면에 컨포멀하게 형성된 제2 도전층(570)을 완전히 제거하기 위해, 패턴화 마스크층(480)에 의해 덮이지 않은 제1 저전압 웰(450)(즉 기판(400))의 일부분이 에칭 손실 때문에 제거된다. 따라서, 홈(R2)이 제1 저전압 웰(450)의 일부분에 형성된다. 이 시점에서, 제1 도전층(530)의 측면, 터널 유전체층(520)의 측면, 제1 저전압 웰(450)의 상면 및 홈(R2)은 함께 계단형 개구부(485)를 형성한다. 패턴화 마스크층(480)은 그 후 제거된다. 본 발명의 일 실시형태에서는, 패턴화 마스크층(480)을 제거하는 방법은 패턴화 마스크층(480)을 고밀도 플라즈마로 애싱하고, 그 후 습식 세정을 실행하는 단계를 포함할 수 있다.
도 1i 및 도 3을 참조하면, 제3 도전층(580) 및 제2 유전체층(590)을 기판(400) 상에 순차적으로 형성하여 계단형 개구부(485)를 채우기 위해 단계 S106이 실행된다. 제3 도전층(580)은 예를 들어 도프 폴리실리콘층, 언도프 폴리실리콘층 또는 그 조합을 포함해도 되고, 제3 도전층(580)을 형성하는 방법은 화학 기상 퇴적법, 저압 화학 기상 퇴적법 또는 로 산화법이어도 된다. 본 발명의 일 실시형태에서는, 제3 도전층(580)은 50nm~150nm이다. 제2 유전체층(590)은 예를 들어 산화 실리콘층, 산질화 실리콘층 또는 질화 실리콘층이어도 되고, 제2 유전체층(590)을 형성하는 방법은 화학 기상 퇴적법, 물리 기상 퇴적법, 열 산화법 또는 로 산화법이어도 된다. 본 발명의 일 실시형태에서는, 제2 유전체층(590)의 두께는 10nm~100nm이다.
도 1i, 도 1j 및 도 3을 참조하면, 기판(400)에 복수의 트렌치(19)를 형성하기 위해 단계 S107이 실행되고, 트렌치(19)는 제2 유전체층(59)을 관통하여 기판(400)까지 도달한다. 자세하게 말하면, 트렌치(19)는 기판(400) 내에 셀 영역(500), 고전압 디바이스 영역(610) 및 저전압 디바이스 영역(620)의 주위에 형성된다. 셀 영역(500)과 고전압 디바이스 영역(610) 사이의 트렌치를 예로 들어 설명한다. 본 발명의 일 실시형태에서는, 트렌치(19)를 형성하기 위해 패턴 마스크층(도시생략)이 기판(400) 상에 형성되고, 기판(400)의 일부분과 제2 유전체층(590)의 일부분, 제3 도전층(580)의 일부분, 제1 도전층(530)의 일부분, 고전압 게이트 유전체층(510)의 일부분, 터널 유전체층(520)의 일부분 및 저전압 게이트 유전체층(560)의 일부분이 제거된다.
도 1j, 도 1k 및 도 3에 도시된 바와 같이, 분리 구조(490)가 트렌치(19) 내에 형성된다. 구체적으로 말하면, 분리 재료층(예를 들어, 고밀도 플라즈마 산화층 또는 스핀 온 글라스)이 트렌치(19)를 채우도록 기판(400) 상에 형성된다. 기판(400) 상의 분리 재료층은 기판(400) 상의 제2 유전체층(590)을 노출시키기 위해 화학 기계 연마에 의해 평탄화된다. 그 후, 메모리 어레이가 셀 영역(400) 내에 형성된다. 도 1k에 도시된 분리 구조(490)의 상면과 제2 유전체층(590)의 상면은 동일 평면은 아니지만, 본 발명에 대한 한정이라고 해석해서는 안 된다. 다른 실시형태에서는, 분리 구조(490)의 상면은 예를 들어 제2 유전체층(590)의 상면과 동일 평면으로 해도 된다.
도 2a, 도 4, 도 1a 및 도 3을 참조하면, 제2 실시형태에서 주어지는 메모리 디바이스의 제조 프로세스는 제1 실시형태에서 주어지는 메모리 디바이스의 제조 방법과 유사하다. 즉, 단계 S101은 단계 S201과 유사하고, 단계 S102는 단계 S202와 유사하며, 단계 S103은 단계 S203과 유사하다. 이들 유사한 단계는 이전 단락에서 설명되었기 때문에 그 이상의 설명은 이후 생략한다. 이들 2개의 실시형태의 차이는 이하에서 설명된다. 제1 실시형태에서는 단계 S102에 나타난 바와 같이 터널 유전체층(520)이 저전압 디바이스 영역(620)(즉, 제2 영역) 및 셀 영역(500) 내의 기판(400) 상에 형성되고, 제2 실시형태에서는 단계 S202에 나타난 바와 같이 저전압 게이트 유전체층(560)이 저전압 디바이스 영역(620)(즉, 제2 영역) 및 셀 영역(500) 내의 기판(400) 상에 형성된다.
도 2b를 참조하면, 패턴화 마스크층(470)이 기판(400) 상에 형성된다. 패턴화 마스크층(470)은, 예를 들어 탄소 또는 포토레지스트 재료를 포함할 수 있다. 패턴화 마스크층(470)은 셀 영역(500) 및 저전압 디바이스 영역(620) 내의 제1 유전체층(550)의 표면을 부분적으로 노출시킨다.
도 2c 및 도 4를 참조하면, 단계 S204에서, 셀 영역(500) 및 저전압 디바이스 영역(620) 내의 제1 유전체층(550)의 일부분 및 제1 도전층(530)의 일부분을 순차적으로 제거하여 저전압 게이트 유전체층(560)(즉, 제2 게이트 유전체층)의 표면을 노출시키기 위해 에칭 프로세스가 실행된다. 그 후 패턴화 마스크층(470)은 제거된다.
도 2d 및 도 4를 참조하면, 단계 S204에서, 셀 영역(500) 내의 저전압 게이트 유전체층(560)을 제거하기 위해 습식 에칭 프로세스가 실행된다. 상기 습식 에칭 프로세스에서, 제1 도전층(530)의 일부분 및 제1 도전층(530)의 하부의 저전압 게이트 유전체층(560)의 일부분이 잔존하는 제1 도전층(530)의 측면 및 잔존하는 저전압 게이트 유전체층(560)의 측면에서 제거되기 때문에 오목부(R3)가 형성될 수 있다.
도 2e 및 도 4에 도시된 바와 같이, 기판(400) 상에 터널 유전체층(520)(즉, 제3 게이트 유전체층)을 형성하기 위해 단계 S204가 실행된다. 터널 유전체층(520)은 제1 유전체층(550)의 표면 및 기판(400)의 상면의 일부분을 덮는다. 즉, 터널 유전체층(520)은 잔존하는 제1 도전층(530)의 측면을 덮지 않는다.
도 2e, 도 2f 및 도 4를 참조하면, 단계 S204에서, 제2 도전층(570)이 기판(400) 상에 형성된다. 구체적으로 제2 도전층(570)은 터널 유전체층(520)의 표면 및 잔존하는 제1 도전층(530)의 측면을 덮는다. 즉, 제2 도전층(570)은 터널 유전체층(520)의 표면에 컨포멀하게 형성되고 오목부(R3)를 채운다.
도 2g를 참조하면, 패턴화 마스크층(480)이 기판(400) 상에 형성된다. 자세하게 말하면, 패턴화 마스크층(480)은 셀 영역(500) 및 저전압 디바이스 영역(620) 내의 제2 도전층(570)의 표면을 부분적으로 덮는다. 본 발명의 일 실시형태에 의하면, 패턴화 마스크층(480)은 인접하는 제2 도전층(570)과 거리(D2)만큼 이격된다. 거리(D2)는 예를 들어 100nm~300nm로 할 수 있다.
도 2g, 도 2h 및 도 4를 참조하면, 단계 S205에서, 패턴화 마스크층(480)으로 덮이지 않은 제2 도전층(570), 터널 유전체층(520) 및 제1 유전체층(550)을 순차적으로 제거하여 제1 도전층(530)의 표면을 노출시키기 위해 에칭 프로세스가 실행된다. 이 에칭 프로세스 중에 제1 도전층(530)의 측면에 컨포멀하게 형성된 제2 도전층(570)을 완전히 제거하기 위해, 패턴화 마스크층(480)으로 덮이지 않은 제1 웰(420)의 일부분, 제1 저전압 웰(450)의 일부분 및 제2 저전압 웰(460)(즉, 기판(400))의 일부분이 에칭 손실 때문에 제거된다. 따라서, 하나의 홈(R4)이 제1 웰(420)에 형성되고, 다른 홈(R4)이 제1 저전압 웰(450) 내에 형성된다. 이 시점에서, 제2 도전층(570)의 일 측벽, 터널 유전체층(520)의 일 측벽, 제1 웰(420)의 표면 및 하나의 홈(R4)이 함께 계단형 개구부(485a)를 구성하고, 제2 도전층(570)의 다른 측벽, 터널 유전체층(520)의 다른 측벽, 제1 저전압 웰(450)의 표면 및 다른 홈(R4)이 함께 계단형 개구부(485b)를 구성한다. 그 후 패턴화 마스크층(480)은 제거된다.
도 2i 및 도 4를 참조하면, 기판(400) 상에 제3 도전층(580) 및 제2 유전체층(590)을 순차적으로 형성하여 개구(485a 및 485b)를 완전히 채우기 위해 단계 S206이 실행된다.
도 2j 및 도 4를 참조하면, 기판(400)에 복수의 트렌치(19)를 형성하기 위해 단계 S207이 실행되고, 트렌치(19)는 제2 유전체층(590)을 관통하여 기판(400)까지 도달한다. 구체적으로 트렌치(19)는 기판(400) 내에 셀 영역(500), 고전압 디바이스 영역(610) 및 저전압 디바이스 영역(620)의 주위에 형성된다.
도 2k 및 도 4를 참조하면, 단계 S207에서, 분리 구조(490)가 트렌치(19) 내에 형성된다. 분리 구조(490)는 기판(400) 내에 셀 영역(500), 고전압 디바이스 영역(610) 및 저전압 디바이스 영역(620)의 주위에 형성되고, 셀 영역(500), 고전압 디바이스 영역(610) 및 저전압 디바이스 영역(620) 내의 컴퍼넌트를 전기적으로 절연하도록 구성될 수 있다. 그 후 메모리 어레이가 셀 영역(500)에 형성된다.
본 명세서에서 주어지는 메모리 디바이스를 제조하는 방법은 버퍼 산화층을 형성하는 단계를 포함하지 않는 것에 주의하기 바란다. 따라서, 본 실시형태에 의하면, 제1 도전층(530)과 제3 도전층(580)(즉, 플로팅 게이트) 사이의 잔류 버퍼층의 문제를 회피할 수 있다. 한편으로 제조 프로세스를 간략화할 수 있고 생산 비용을 저감할 수 있다.
나아가 제2 실시형태에서 주어지는 메모리 디바이스의 제조 방법에 의하면, 고전압 게이트 유전체층(510)이 형성된 후에 저전압 게이트 유전체층(560)이 형성된다(즉, 단계 S202). 그 후, 터널 유전체층(520)이 단계 S204에서 형성된다. 터널 유전체층(520)은 고전압 게이트 유전체층(510) 및 저전압 게이트 유전체층(560)이 형성된 후에 형성되기 때문에, 터널 유전체층(520)의 표면 품질은 복수의 포토리소그래피 및 에칭 프로세스에 의해 저감되지 않고 제품의 신뢰성을 향상시킬 수 있다.
나아가 본 명세서에서 주어지는 메모리 디바이스의 제조 방법에서의 제조 단계의 실행 순서는 본 발명에서 제한되지 않는다. 예를 들어, 본 명세서에서 주어지는 메모리 디바이스의 제조 방법에서는, 고전압 게이트 유전체층(510)은 저전압 게이트 유전체층(560)을 형성하기 전에 형성하고 그 후 터널 유전체층(520)을 형성해도 되고, 혹은 고전압 게이트 유전체층(510)을 처음에 형성하고 그 다음에 터널 유전체층(520)을 형성하고 그 후 저전압 게이트 유전체층(560)을 형성해도 된다.
요컨대, 본 명세서에서 주어지는 메모리 디바이스의 제조 방법에서는, 동일 칩 상의 셀 영역 및 주변 영역 내에 컴퍼넌트를 집적하기 위해 트리플 게이트 산화층 제조 프로세스가 실행된다. 트리플 게이트 산화층 제조 프로세스는, 플로팅 게이트 사이의 잔류 버퍼층의 문제를 회피하기 위해 버퍼 산화층을 형성하는 단계를 포함하지 않는다. 본 명세서에서 주어지는 메모리 디바이스의 제조 방법을 이용함으로써, 플로팅 게이트 및 접점의 저항을 저감할 수 있고 얻어지는 제품의 성능, 신뢰성 및 수율을 높일 수 있다. 나아가 종래의 방법에 비해 본 명세서에서 주어지는 메모리 디바이스의 제조 방법은 버퍼 산화층을 형성하는 단계를 포함하지 않고, 따라서 제조 프로세스를 간략화할 수 있고 제조 비용을 저감할 수 있다.
본 개시의 메모리 디바이스의 제조 방법에서는, 동일 칩 상의 셀 영역 및 주변 영역 내에 컴퍼넌트를 집적하기 위해 트리플 게이트 옥사이드 제조 프로세스가 실행된다. 트리플 게이트 옥사이드 제조 프로세스는, 플로팅 게이트 사이의 잔류 버퍼층의 문제를 회피하기 위해 버퍼 산화층을 형성하는 단계를 포함하지 않는다. 본 개시의 메모리 디바이스의 제조 방법을 이용함으로써, 플로팅 게이트 및 접점의 저항을 저감할 수 있고 얻어지는 제품의 성능, 신뢰성 및 수율을 높일 수 있다. 결과적으로 본 개시의 메모리 디바이스는 MP3 플레이어, 스마트폰, 태블릿 컴퓨터, 휴대정보단말(PDA) 등의 다양한 전자기기에 사용할 수 있다.
19 트렌치 400 기판
410 깊은 웰 420 제1 웰
430 제1 고전압 웰 440, 442, 444 제2 고전압 웰
450 제1 저전압 웰 460 제2 저전압 웰
470, 480 마스크층 485, 485a, 485b 계단형 개구
490 분리 구조 500 셀 영역
510 고전압 게이트 유전체층 520 터널 유전체층
530 제1 도전층 550 제1 유전체층
560 저전압 게이트 유전체층 570 제2 도전층
580 제3 도전층 590 제2 유전체층
600 주변 영역 610 고전압 디바이스 영역
620 저전압 디바이스 영역 D1, D2 거리
R1, R3 오목부 R2, R4 홈
S101-S107, S201-S207 단계

Claims (10)

  1. 메모리 디바이스를 제조하는 방법으로서, 상기 방법은,
    제1 영역과 제2 영역과 제3 영역으로 분할된 기판을 준비하는 단계와,
    상기 제1 영역 내의 상기 기판 상에 제1 게이트 유전체층을 형성하는 단계와,
    상기 제2 영역 및 상기 제3 영역 내의 상기 기판 상에 제2 게이트 유전체층을 형성하는 단계와,
    상기 기판 상에 제1 도전층을 형성하는 단계와,
    상기 제1 도전층 상에 직접 제1 유전체층을 형성하는 단계와,
    상기 제2 영역 내의 상기 기판의 표면을 부분적으로 노출시키기 위해 상기 제2 영역 내의 상기 제1 유전체층의 일부분, 상기 제1 도전층의 일부분 및 상기 제2 게이트 유전체층의 일부분을 제거하는 단계와,
    상기 제2 영역 내의 상기 기판 상에 제3 게이트 유전체층 및 제2 도전층을 순차적으로 형성하는 단계와,
    상기 기판 상에 제3 도전층 및 제2 유전체층을 순차적으로 형성하는 단계와,
    상기 기판 내에 상기 제2 유전체층을 관통하여 기판까지 도달하는 복수의 분리 구조를 형성하는 단계를 구비하는 방법.
  2. 청구항 1에 있어서,
    상기 제1 도전층은 상기 제1 유전체층에 직접 접촉하는 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제3 게이트 유전체층 및 상기 제2 도전층을 형성하는 단계에서, 홈이 상기 제2 영역 내의 상기 기판에 동시에 형성되고, 상기 분리 구조 중 하나를 형성하는 방법은 트렌치를 형성하기 위해 상기 홈 상부의 상기 제2 유전체층 및 상기 제3 도전층뿐만 아니라 상기 홈 주위의 상기 기판 및 상기 제1 도전층도 제거하는 단계와 상기 트렌치를 분리 재료층으로 채우는 단계를 포함하는 방법.
  4. 청구항 1에 있어서,
    상기 제3 영역 내의 상기 제2 게이트 유전체층은 터널 유전체층인 방법.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 제2 영역 내의 상기 제1 유전체층의 일부분, 상기 제1 도전층의 일부분 및 상기 제2 게이트 유전체층의 일부분을 제거하는 단계는,
    상기 제3 영역 내의 상기 기판의 표면을 부분적으로 노출시키기 위해 상기 제3 영역 내의 상기 제1 유전체층의 일부분, 상기 제1 도전층의 일부분 및 상기 제2 게이트 유전체층의 일부분을 제거하는 단계를 더 포함하는 방법.
  6. 청구항 5에 있어서,
    상기 제2 영역 내의 상기 기판 상에 상기 제3 게이트 유전체층 및 상기 제2 도전층을 순차적으로 형성하는 단계는,
    상기 제3 영역 내의 상기 기판 상에 상기 제3 게이트 유전체층 및 상기 제2 도전층을 순차적으로 형성하는 단계를 더 포함하고, 상기 제3 영역 내의 상기 제3 게이트 유전체층은 터널 유전체층인 방법.
  7. 청구항 6에 있어서,
    상기 제2 영역 및 상기 제3 영역 내의 상기 기판 상에 상기 제3 게이트 유전체층 및 상기 제2 도전층을 순차적으로 형성하는 단계에서, 하나의 홈이 상기 제2 영역 내의 상기 기판에 동시에 형성됨과 동시에 다른 홈이 상기 제3 영역 내의 상기 기판에 동시에 형성되고, 상기 분리 구조 중 하나를 형성하는 방법은 2개의 트렌치를 형성하기 위해 상기 홈 상부의 상기 제2 유전체층 및 상기 제3 도전층뿐만 아니라 상기 홈 주위의 상기 기판 및 상기 제1 도전층도 제거하는 단계와 상기 트렌치를 분리 재료층으로 채우는 단계를 포함하는 방법.
  8. 청구항 1에 있어서,
    상기 제1 게이트 유전체층을 형성하기 전에,
    제1 도전형의 깊은 웰을 상기 제3 영역 내의 상기 기판 내에 형성하는 단계와,
    제2 도전형의 제1 웰을 상기 깊은 웰 상에 형성하는 단계와,
    상기 제1 도전형의 2개의 고전압 웰을 상기 깊은 웰의 양측에 각각 형성하는 단계를 더 구비하는 방법.
  9. 청구항 1에 있어서,
    상기 제1 게이트 유전체층의 두께, 상기 제2 게이트 유전체층의 두께 및 상기 제3 게이트 유전체층의 두께는 서로 다른 방법.
  10. 청구항 1에 있어서,
    상기 제1 유전체층의 두께는 10nm~40nm인 방법.
KR1020170044733A 2016-08-30 2017-04-06 메모리 디바이스의 제조 방법 KR101989921B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610764693.0 2016-08-30
CN201610764693.0A CN107799528B (zh) 2016-08-30 2016-08-30 存储元件的制造方法

Publications (2)

Publication Number Publication Date
KR20180025134A KR20180025134A (ko) 2018-03-08
KR101989921B1 true KR101989921B1 (ko) 2019-06-17

Family

ID=61240638

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170044733A KR101989921B1 (ko) 2016-08-30 2017-04-06 메모리 디바이스의 제조 방법

Country Status (4)

Country Link
US (1) US10157930B2 (ko)
JP (1) JP6302107B2 (ko)
KR (1) KR101989921B1 (ko)
CN (1) CN107799528B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108520877A (zh) * 2018-04-09 2018-09-11 上海华虹宏力半导体制造有限公司 闪存单元及半导体结构的制备方法
US10868185B2 (en) * 2018-11-27 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
CN111725213B (zh) * 2019-03-18 2023-06-02 华邦电子股份有限公司 半导体存储元件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368145A (ja) 2001-05-07 2002-12-20 Chartered Semiconductor Mfg Ltd 多電圧フラッシュメモリ集積回路構造の製造方法
JP2006041503A (ja) 2004-07-23 2006-02-09 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP2006229014A (ja) 2005-02-18 2006-08-31 Renesas Technology Corp 半導体装置の製造方法
KR100684886B1 (ko) 2005-11-03 2007-02-20 삼성전자주식회사 플래시 기억 장치 및 그 제조 방법
US20070077703A1 (en) 2004-05-20 2007-04-05 Samsung Electronics Co., Ltd. Semiconductor devices having improved gate insulating layers and related methods of fabricating such devices
JP2015537395A (ja) 2012-12-14 2015-12-24 スパンション エルエルシー メモリファーストプロセスフロー及び装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046062A (ja) * 2001-07-30 2003-02-14 Toshiba Corp 半導体メモリ装置の製造方法
KR100406177B1 (ko) * 2001-11-23 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
KR100578656B1 (ko) * 2003-06-30 2006-05-11 에스티마이크로일렉트로닉스 엔.브이. 플래시 메모리 소자의 플로팅 게이트 형성방법
JP2005064185A (ja) * 2003-08-11 2005-03-10 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
KR20050022075A (ko) * 2003-08-26 2005-03-07 삼성전자주식회사 고전압게이트절연막과 트랜치소자분리막을 갖는플래시메모리소자의 제조방법
KR20050048114A (ko) * 2003-11-19 2005-05-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2005236083A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 半導体装置の製造方法
CN1309053C (zh) * 2004-03-26 2007-04-04 力晶半导体股份有限公司 闪速存储器的制造方法
KR100669103B1 (ko) * 2005-06-28 2007-01-15 삼성전자주식회사 플래시 메모리 장치의 제조 방법
CN102420099B (zh) * 2011-06-15 2013-10-09 上海华力微电子有限公司 一种监测由于湿法刻蚀造成有源区损伤的测试方法
KR102037847B1 (ko) * 2013-01-02 2019-10-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI502627B (zh) * 2013-06-03 2015-10-01 Winbond Electronics Corp 溝槽之製造方法
TWI539559B (zh) 2014-03-26 2016-06-21 華邦電子股份有限公司 記憶元件及其製造方法
CN104952806B (zh) * 2014-03-26 2018-01-05 华邦电子股份有限公司 存储元件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368145A (ja) 2001-05-07 2002-12-20 Chartered Semiconductor Mfg Ltd 多電圧フラッシュメモリ集積回路構造の製造方法
US20070077703A1 (en) 2004-05-20 2007-04-05 Samsung Electronics Co., Ltd. Semiconductor devices having improved gate insulating layers and related methods of fabricating such devices
JP2006041503A (ja) 2004-07-23 2006-02-09 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP2006229014A (ja) 2005-02-18 2006-08-31 Renesas Technology Corp 半導体装置の製造方法
KR100684886B1 (ko) 2005-11-03 2007-02-20 삼성전자주식회사 플래시 기억 장치 및 그 제조 방법
JP2015537395A (ja) 2012-12-14 2015-12-24 スパンション エルエルシー メモリファーストプロセスフロー及び装置

Also Published As

Publication number Publication date
US20180061848A1 (en) 2018-03-01
KR20180025134A (ko) 2018-03-08
US10157930B2 (en) 2018-12-18
JP2018037631A (ja) 2018-03-08
CN107799528B (zh) 2020-07-17
CN107799528A (zh) 2018-03-13
JP6302107B2 (ja) 2018-03-28

Similar Documents

Publication Publication Date Title
KR102314134B1 (ko) 집적회로 소자 및 그 제조 방법
US10096519B2 (en) Method of making a FinFET device
KR100420534B1 (ko) 얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법
US9087856B2 (en) Semiconductor device with buried bit line and method for fabricating the same
US8482094B2 (en) Semiconductor device and method for fabricating the same
KR100555569B1 (ko) 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법
KR100896631B1 (ko) 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터
US20130234282A1 (en) Semiconductor device with vertical cells and fabrication method thereof
KR102008744B1 (ko) 반도체 장치 및 그 제조 방법
US9379104B1 (en) Method to make gate-to-body contact to release plasma induced charging
KR20120057794A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US10014406B2 (en) Semiconductor device and method of forming the same
US10854743B2 (en) VDMOS device and manufacturing method therefor
KR101989921B1 (ko) 메모리 디바이스의 제조 방법
US20120135605A1 (en) Method for forming side-contact region in semiconductor device
US8785274B2 (en) Method for manufacturing semiconductor device
KR20080061476A (ko) 비휘발성 메모리 소자의 제조방법
KR20150058514A (ko) 단일 폴리 층을 갖는 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자가 정렬 방법
US11152370B2 (en) Memory structure having transistors and capacitor and manufacturing method thereof
TWI539559B (zh) 記憶元件及其製造方法
CN111834364B (zh) 动态随机存取存储器
CN108695329B (zh) 半导体装置及其制造方法
TWI612641B (zh) 記憶元件的製造方法
US20080299722A1 (en) Manufacturing method for forming a recessed channel transistor, method for forming a corresponding integrated semiconductor memory device and corresponding self-aligned mask structure
TWI756018B (zh) 半導體元件及半導體方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant