KR20050031953A - 비휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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KR20050031953A
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Abstract

본 발명은 플로팅 게이트층이 박막화된 경우나, 게이트간 절연막으로서 알루미나막 등의 드라이·에칭이 곤란한 막을 사용했을 경우에도 제조 공정상의 곤란성을 해소하는 것을 목적으로 한다.
비트선 방향으로 각각 플로팅 게이트와, 컨트롤 게이트와, 플로팅 게이트와 컨트롤 게이트 사이에 배치되는 게이트간 절연막을 구비하여 복수개 배치된 메모리셀 트랜지스터와, 비트선 방향으로 스트라이프상의 패턴을 이루어 워드선 방향으로 일정한 피치로 배치되는 소자 분리 영역을 구비하고, 컨트롤 게이트는 워드선 방향으로 각각 상호 연속하여 배치되고, 또한 게이트간 절연막은 비트선 방향으로 연속하여 배치되며, 워드선 방향으로 일정한 피치로 이격하여 배치되는 것을 특징으로 하는 비휘발성 반도체 기억 장치 및 그 제조 방법을 제공한다.

Description

비휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 전기적 재기입 가능한 비휘발성 반도체 기억 장치(EEPROM) 및 그 제조 방법에 관한 것이다.
종래, 비휘발성 반도체 기억 장치로서는, 예를 들면 데이터의 기입·소거를 전기적으로 행하는 EEPROM(Electrically Erasable Programmable Read-Only Memory)가 알려져 있다(비특허 문헌 1). 이 EEPROM에서는, 특히 NAND형인 경우에는 상호 교차하는 행방향의 워드선과 열방향의 비트선의 교점에 각각 메모리셀이 배치되어 메모리셀 어레이가 구성되어 있다. 메모리셀에는 통상, 예를 들면 플로팅 게이트(FG)와 컨트롤 게이트(CG)를 적층하여 이루어지는 「스택 게이트 구조」라는 적층 게이트 구조의 MOS 트랜지스터가 이용된다.
NAND형 플래시 EEPROM의 메모리 트랜지스터는 도 24에 도시한 바와 같이 반도체 기판(26) 중에 소스 영역 또는 드레인 영역이 되는 확산층(38)을 형성하고, 다시 반도체 기판(26)상에 터널 절연막이 되는 제1 게이트 절연막(30)을 사이에 두고, 예를 들면 플로팅 게이트(8)로 이루어지는 전하 축적층와 컨트롤 게이트(2)가 적층 형성된 적층 구조를 갖고 있다. 도 24에서 Cch는 1개의 메모리 트랜지스터 채널부의 공핍층 용량과 확산층 접합 용량의 합, Cox는 1의 메모리 트랜지스터의 플로팅 게이트와 반도체 기판간 용량, Cono는 1개의 메모리 트랜지스터의 컨트롤 게이트와 플로팅 게이트간 용량, Vcg는 컨트롤 게이트의 전위, Vfg는 플로팅 게이트의 전위를 각각 나타내고 있다. 복수개의 메모리 트랜지스터를 인접하는 것끼리 소스 영역 또는 드레인 영역을 공유하는 형태로 열방향으로 직렬 접속시키고, 그 양단에 선택 게이트 트랜지스터를 배치하여 NAND 메모리셀 유닛이 구성된다.
종래에는, 도 25에 도시한 바와 같이 반도체 기판(26), 플로팅 게이트(8), 알루미나막(7) 등의 게이트간 절연막, 컨트롤 게이트(2)로 이루어지는 적층 구조(GC 스택)의 제조 공정에 있어서, 이하와 같은 문제점이 존재한다. 즉, 메모리셀 트랜지스터 또는 선택 게이트 트랜지스터를 형성할 때의 드라이·에칭 가공 프로세스에서는 GC 스택 에칭을 게이트 절연막(30)에서 멈추는 방법으로서, 예를 들면 게이트간 절연막(7)의 에칭을 플로팅 게이트(8)의 층에서 멈춘다. 그 후, 게이트 절연막(30)으로 이루어지는 산화막에 대하여 고선택의 에칭을 행할 필요가 있다. 예를 들면, 도 25 중의 면 A에서 에칭면을 정지시키는 것이 필요하다. 그러나, 이 드라이·에칭 가공 방법에서는 플로팅 게이트(8)의 층의 박막화가 진행됨에 따라, 플로팅 게이트(8)에서 에칭을 멈추는 것이 매우 어렵다. 경우에 따라서는, 에칭면이 도 25 중의 면 B에 도시한 바와 같이, 실리콘(Si) 반도체 기판(26)까지 도달하여 버리는 것이 염려된다. 특히 알루미나(Al2O3)막(7) 등의 에칭 곤란한 재료로 이루어지는 절연막을 게이트간 절연막(7)으로서 이용한 경우에는 메모리셀 트랜지스터 및 선택 게이트 트랜지스터의 정밀한 가공 및 성능을 확보하는데 있어서 매우 문제가 된다.
또한, 구조적으로 특징이 있는 NAND셀형 EEPROM에 대해서는, 예를 들면 특허 문헌 1에 개시되어 있다. 샤로·트렌치·아이솔레이션(STI)이라는 소자 분리 영역에 의해 분리된 각 소자 영역 내에 메모리셀이 형성되어 있다. 각 메모리셀은 스택 게이트 구조를 갖는다. 컨트롤 게이트가 연장되어 그대로 워드선으로서 사용되는 점에 특징을 갖는다.
[특허 문헌 1] 일본 특허공개 2002-279788호 공보
[비특허 문헌 1] 白田理一郞, "256메가비트 NAND 플래시 메모리의 개관과 NAND 플래시의 장래 동향(A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend)", 비휘발성 반도체 메모리 워크숍(NVSMW), 2000년, p.22 내지 p.31
플로팅 게이트층이 박막화된 경우나, 그것에 부가하여 게이트간 절연막으로서 알루미나막 등의 건식 에칭이 곤란한 막을 사용한 경우, GC 스택 가공시에 게이트 절연막상에서 에칭을 멈추는 것이 매우 곤란해진다.
본 발명의 목적은, 플로팅 게이트층이 박막화된 경우나, 그것에 부가하여 게이트간 절연막으로서 알루미나막 등의 건식 에칭이 곤란한 막을 사용한 경우에도 제조 공정상의 곤란성을 해소하고, 메모리셀 트랜지스터 영역이 미세한 스택 게이트 구조를 정밀하게 제조하며, 주변 트랜지스터의 형성도 용이한 비휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 제1 특징은 (가) 비트선 방향으로 각각 플로팅 게이트와, 컨트롤 게이트와, 플로팅 게이트와 컨트롤 게이트 사이에 배치되는 게이트간 절연막을 구비하여 복수개 배치된 메모리셀 트랜지스터와, (나) 비트선 방향으로 스트라이프상의 패턴을 이루어 워드선 방향으로 일정한 피치로 배치되는 소자 분리 영역을 구비하고, (다) 컨트롤 게이트는 워드선 방향으로 각각 상호 연속하여 배치되고, 또한 게이트간 절연막은 비트선 방향으로 연속하여 배치되고, 워드선 방향으로 일정한 피치로 이격하여 배치되는 비휘발성 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제2 특징은 (가) 반도체 기판을 게이트 산화하여 게이트 절연막을 형성하고, 게이트 절연막상에 플로팅 게이트를 형성하고, 플로팅 게이트를 선택적으로 제거하고, 전체면에 매립용 절연막을 퇴적한 후, 화학적 연마에 의해 플로팅 게이트를 노출하는 공정과, (나) 게이트간 절연막을 전체면에 퇴적하고, 메모리셀 트랜지스터 부분 이외의 게이트간 절연막을 박리한 후, 제1 절연막을 전체면에 퇴적하고, 소자 분리 예정 영역에 대하여 소자 분리홈를 형성하고, 제2 절연막을 소자 분리홈를 포함하는 전체면에 퇴적하는 공정과, (다) 제1 절연막을 박리후, 전체면에 컨트롤 게이트를 형성하고, 컨트롤 게이트를 게이트간 절연막의 상면까지 선택적으로 에칭하고, 다시 절연막을 전체면에 퇴적하고, 메모리셀 트랜지스터 부분과 주변 트랜지스터 부분과의 사이에 분리홈를 형성하는 공정을 구비하는 비휘발성 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
본 발명의 제3 특징은 (가) 반도체 기판을 게이트 산화하여 게이트 절연막을 형성하고, 게이트 절연막상에 순차 플로팅 게이트, 스토퍼막을 퇴적하고, 스토퍼막을 패터닝한 후, 플로팅 게이트를 게이트 절연막 표면까지 선택적으로 제거하고, 플로팅 게이트간을 절연막으로 매립한 후, 화학적 연마에 의해 스토퍼막을 노출하고, 그 후 스토퍼막을 박리하는 공정과, (나) 게이트간 절연막을 전체면에 퇴적하고, 메모리셀 트랜지스터 부분 이외의 게이트간 절연막을 박리한 후, 제1 절연막을 전체면에 퇴적하고, 소자 분리 예정 영역에 대하여 소자 분리홈를 형성하고, 제2 절연막을 소자 분리홈를 포함하는 전체면에 퇴적하는 공정과, (다) 제1 절연막을 박리한 후, 전체면에 컨트롤 게이트를 형성하고, 컨트롤 게이트를 게이트간 절연막의 상면까지 선택적으로 에칭하고, 다시 절연막을 전체면에 퇴적하고, 메모리셀 트랜지스터 부분과 주변 트랜지스터 부분과의 사이에 분리홈를 형성하는 공정을 구비하는 비휘발성 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
비트선 방향으로 각각 플로팅 게이트와, 컨트롤 게이트와, 플로팅 게이트와 컨트롤 게이트 사이에 배치되는 게이트간 절연막을 구비하여 복수개 배치된 메모리셀 트랜지스터와, 비트선 방향으로 스트라이프상의 패턴을 이루고 워드선 방향으로 일정한 피치로 배치되는 소자 분리 영역을 구비하고, 컨트롤 게이트는 워드선 방향으로 각각 상호 연속하여 배치되고, 또한 게이트간 절연막은 비트선 방향으로 연속하여 배치되고, 워드선 방향으로 일정한 피치로 이격하여 배치되는 것을 특징으로 하는 비휘발성 반도체 기억 장치 및 그 제조 방법을 제공한다.
이어서, 도면을 참조하여 본 발명의 실시예를 설명한다. 이하의 도면에서 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙였다. 또한, 이하에 나타내는 실시예는 본 발명의 기술 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술 사상을 하기의 것에만 특정하는 것은 아니다. 본 발명의 기술 사상은 특허 청구의 범위에서 여러가지 변경을 부가할 수 있다.
(제1 실시 형태)
본 발명의 실시 형태에 따른 비휘발성 반도체 기억 장치의 구성의 특징은 GC 스택 구조의 플로팅 게이트(8)와 컨트롤 게이트(2)를 도 28을 이용하여 설명한 종래 기술과 같이 건식 에칭을 이용하여 동시에 형성하는 것은 아니고 따로따로 형성하는 점에 특징이 있다.
또한, 게이트간 절연막(7)의 건식 에칭을 메모리셀 트랜지스터 부분에서는 소자 분리 영역(STI)에서만 실시하는 점에도 특징이 있다. 즉, 게이트간 절연막(7)의 건식 에칭에 대해서는 소자 분리 영역(28)을 위한 STI를 형성하는 영역에서만 실행하여, 종래 문제가 되었던 GC 스택 에칭의 게이트 절연막 정지를 위한 방법, 예를 들면 플로팅 게이트(8)용의 폴리 실리콘으로 에칭면을 정지한다고 하는 프로세스상의 곤란성을 회피하고 있는 점에도 특징이 있다.
또한, 워드선 방향으로 컨트롤 게이트(2)를 일체로 연결된 형상으로 형성한 점에 특징이 있다.
또한, 워드선 WL을 구성하는 컨트롤 게이트(2)와, 전하 축적층 등으로서 기능하는 플로팅 게이트(8) 사이의 게이트간 절연막(7)을 비트선 BL 방향으로 층형상으로 연결된 형상으로 배치하는 구성으로 함으로써, 매우 구조를 간단화한 점에도 특징을 갖게 할 수 있다.
본 발명의 실시 형태에 따른 비휘발성 반도체 기억 장치의 이상과 같은 특징은 스택 게이트 구조를 제작할 때의 GC 스택 가공에 의해 분명해진다. 따라서, 제조 방법을 설명함으로써 명확해지기 때문에, 우선 제조 공정을 설명한다.
(a) 우선, 도 1에 도시한 바와 같이 p웰 또는 반도체 기판(26)에 대하여 메모리셀 트랜지스터 또는 선택 게이트 트랜지스터의 게이트 절연막(터널 산화막; 30)을 형성하기 위해서 게이트 산화한 후, 플로팅 게이트(8)용의 폴리실리콘층을 형성한다.
(b) 이어서, 도 2에 도시한 바와 같이 레지스트(40)를 도포하여 패터닝한 후, 건식 에칭을 하여, 플로팅 게이트(8)용 폴리실리콘층을 선택적으로 제거한다.
(c) 이어서, 도 3에 도시한 바와 같이 레지스트(40)를 박리한 후, 전체면에 절연막으로서, 예를 들면 테트라에톡시디실란(TEOS)막(5)을 퇴적하고, 화학적 기계적 연마 기술(CMP)을 이용하여 플로팅 게이트(8)용 폴리실리콘층이 노출될 때까지 TEOS막(5)을 연마하여 평탄화한다.
여기에서, 도 3에 표시되는 구조와 실질적으로 동일한 구성은 이하에 설명하는 (2a) 내지 (2c)의 제조 공정 및 대응하는 도 4 내지 도 7을 이용하여 실현할 수도 있다.
(2a) 우선, 도 4에 도시한 바와 같이 게이트 절연막(30)을 형성한 후, 플로팅 게이트(8)용 폴리실리콘층, CMP의 스토퍼가 되는 스토퍼막(3)을 퇴적한다. CMP의 스토퍼막(3)은 가능한 한 박막화가 가능하고, 나중의 습식 에칭 공정에서 용이하게 박리할 수 있는 재질이 바람직하다. 그 후, 플로팅 게이트(8)의 패터닝을 하고, 건식 에칭에 의해 플로팅 게이트(8)용 폴리실리콘층을 선택적으로 제거한다(도 5).
(2b) 이어서, 도 6에 도시한 바와 같이 플로팅 게이트(8) 사이를, 예를 들면 TEOS막(5)과 같은 절연막으로 매립하여 CMP로 평탄화한다.
(2c) 그 후, 도 7에 도시한 바와 같이 스토퍼막을 박리한다. 도 7에서 플로팅 게이트(8)와 TEOS막(5)의 두께가 다른 것은 스토퍼막(3)을 박리하는 습식 에칭시의 에칭 레이트의 차이에 기인하는 것이다. 이 단차는 매우 작아, 도 3의 구조와 도 7의 구조는 실질적으로 동일하다. 이하의 공정에서는 도면상 도 3에 계속되는 공정으로서 설명한다.
(d) 이어서, 도 8에 도시한 바와 같이 알루미나막(7) 등으로 형성되는 게이트간 절연막의 퇴적을 행한다. 또한, 게이트간 절연막(7)으로서는 알루미나막 등의 알루미늄 산화물에 한정되지 않고, 하프늄 산화물, 실리콘 산화물, 실리콘 질화물, 지르코니아 산화물 중 어느 단층 또는 복수의 적층막을 구비한 구성을 채용해도 된다.
(e) 이어서, 도 9에 도시한 바와 같이 메모리셀 트랜지스터 부분 이외의 선택 게이트 트랜지스터 및 주변 트랜지스터 부분의 게이트간 절연막(7)을 습식 에칭 등으로 박리한다.
(f) 이어서, 도 10에 도시한 바와 같이 질화막(70) 등의 제1 절연막을 전체면에 퇴적한다. 이 제1 절연막은 후술하는 STI 매립용 제2 절연막과는 습식 에칭에 있어서 고 선택비를 갖는 것이 필요하다.
(9) 이어서, 도 11에 도시한 바와 같이 레지스트(80)를 도포한다. 또한, 패터닝 후, 후술하는 도 17, 도 18 또는 도 20, 도 21에 나타내는 바와 같은 STI 구조를 작성하기 위한 건식 에칭을 실시하고, 다시 TEOS막 등의 STI 매립용 제2 절연막을 소자 분리(STI)홈을 포함하는 전체면에 퇴적한다.
(h) 이어서, 도 12에 도시한 바와 같이 마스크재로서 사용한 질화막(70) 등의 제1 절연막을 박리하고, 컨트롤 게이트(2)용의 폴리실리콘을 퇴적한다. 이 폴리실리콘의 막두께를 소자 분리 영역(28)의 상면보다 높게 퇴적하는 것이 중요하다(도 17 및 도 18). 또한, 컨트롤 게이트(2)를 형성하는 재질은 폴리실리콘에 한정되지 않는다. 티타늄, 텅스텐, 티타늄 질화물 중 어느 1종 또는 복수종의 적층을 구비하는 구성을 채용해도 된다. 이 경우, 폴리실리콘에 비하여 박막화 또는 저저항화를 용이하게 실현할 수 있어 미세화의 점에서 유리하다.
(i) 이어서, 도 13에 도시한 바와 같이 컨트롤 게이트(2)를 분리하기 위해서 컨트롤 게이트(2)의 패터닝을 하고, 건식 에칭 등에 의해 에칭홈(9)을 형성한다. 컨트롤 게이트(2)용 폴리실리콘의 에칭은 게이트간 절연막(7)의 상면까지 행한다.
컨트롤 게이트(2)의 폭 LCG와 플로팅 게이트(8)의 폭 LFG는 도 13에 도시한 바와 같이 반드시 완전하게 일치할 필요는 없다. 컨트롤 게이트(2)용 폴리실리콘 에칭시의 여유도 값 ΔF에 따라 컨트롤 게이트(2)의 폭 LCG와 플로팅 게이트(8)의 폭 LFG의 값은 다른 것이 된다. 물론 동일한 치수로 형성되어 있어도 좋다. 컨트롤 게이트(2)의 폭 LCG가 플로팅 게이트(8)의 폭 LFG보다도 큰 경우에는, 인접하는 컨트롤 게이트(2) 사이의 기생 용량 및 내압이 문제가 되고, 한편 컨트롤 게이트(2)의 폭 LCG가 플로팅 게이트(8)의 폭 LFG보다도 작은 경우에는, 컨트롤 게이트(2)와 플로팅 게이트(8) 사이의 커플링 용량이 작아지기 때문에, 컨트롤 게이트(2)에 의한 메모리셀 트랜지스터의 제어성이 나빠진다. 따라서, 적정한 치수의 관계가 존재한다. 구체적으로는, 인접하는 컨트롤 게이트(2) 사이의 상호 간섭을 억제할 수 있고, 또한 컨트롤 게이트(2)에 의한 메모리셀 트랜지스터의 제어성이 문제가 되지 않는 치수의 관계로 설정하면 좋다.
(j) 이어서, TEOS막(50) 등의 절연막을 퇴적하고, 에칭홈(9)을 충전하며, CMP 등에 의해 평탄화를 행한다. 또한, 레지스트(60)를 도포하여 패터닝한 후, 메모리 트랜지스터 부분과 선택 게이트 트랜지스터 또는 주변 트랜지스터 부분 사이의 분리홈(10)을 위한 폭 W1을 규정한다(도 14).
(k) 마지막으로, 도 15에 도시한 바와 같이 컨트롤 게이트(2)용 폴리실리콘 및 플로팅 게이트(8)용 폴리실리콘의 일부를 건식 에칭 등에 의해 제거하고, 메모리 트랜지스터 부분과 선택 게이트 트랜지스터 또는 주변 트랜지스터 부분 사이의 분리홈(10)를 형성한다.
이상의 제조 방법에 의해 분명해 진 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 소자 구조예에 대하여, 도 16 내지 도 18을 이용하여 설명한다.
(소자 구조예)
도 15에 나타낸 구조에서는 폴리실리콘층상에 금속 실리사이드를 형성하여 열처리를 행하는 살리사이드 프로세스를 실시함으로써, 메모리셀 트랜지스터의 컨트롤 게이트(2)를 저저항화할 수도 있다. 도 16은 메모리셀 트랜지스터의 컨트롤 게이트(2)상과, 선택 게이트 트랜지스터 또는 주변 트랜지스터의 게이트(2)상과, 반도체 기판(26)상에 실리사이드막(46)을 형성하여 저저항화를 도모한 구성을 나타낸다. 컨트롤 게이트(2)가 살리사이드 구조를 구비하는 경우의 실리사이드막(46)으로서는 티타늄, 코발트 또는 니켈 등의 금속의 실리사이드막을 이용할 수 있다. 또는 텅스텐, 백금, 몰리브덴, 에르븀 등의 금속 실리사이드막을 채용할 수도 있다.
도 16은 NAND형 구성의 메모리셀 트랜지스터 부분과 선택 게이트 트랜지스터 부분의 구성의 일부분을 모식적으로 도시하고 있고, 비트선 BL을 따르는 방향의 단면 구조에 대응하고 있다. 메모리셀 트랜지스터의 소스ㆍ드레인 영역 및 선택 게이트 트랜지스터의 소스ㆍ드레인 영역은 모두 확산층(38)으로 형성되어 있다. 도 16에 있어서, I-I선을 따르는 소자 단면 방향은 컨트롤 게이트(2)가 연장하는 방향이며, WL선 방향이 된다. 또한, II-II선을 따르는 소자 단면 방향은 선택 게이트 트랜지스터의 게이트가 연장하는 방향이며, 워드선 WL에 병행하게 배치되는 선택 게이트선 방향이 된다.
도 16의 1-I선 방향을 따르는 모식적 소자 단면 구조는 도 17에 도시한 바와 같이 표시되고, II-II선 방향을 따르는 모식적 단면 구조는 도 18에 도시한 바와 같이 표시된다. 도 17에서 알 수 있는 바와 같이, 컨트롤 게이트(2)는 워드선 WL 방향으로 일체 구조로 직선적으로 배치되어 있다. 또한, 각 메모리셀 트랜지스터의 플로팅 게이트(8)는 소자 분리 영역(28)에 의해 분리되어 있다. 컨트롤 게이트(2)는 플로팅 게이트(8)와 대향하는 면에서, 예를 들면 알루미나막 등의 게이트간 절연막(7)을 구비하고, 플로팅 게이트(8)는 반도체 기판(26)과 대향하는 면에서 게이트 절연막(30)을 구비하고 있다. 소자 분리 영역(28)은 예를 들면 STI로 구성되어 있다. 도 17에 도시한 바와 같이, 소자 분리 영역(28)의 표면을 컨트롤 게이트(2)의 표면보다도 낮게 형성함으로써, 컨트롤 게이트(2)를 공통 영역으로 하여 워드선 방향으로 배치할 수 있다. 즉, 소자 분리 영역(28) 표면의 높이가 컨트롤 게이트(2)의 표면의 높이보다도 낮은 것을 특징으로 한다. 여기에서, 소자 분리 영역(28)의 표면 높이란, 예를 들면 도 17에서 반도체 기판(26)의 표면으로부터 측정한 컨트롤 게이트(2)내에 매립되어 형성된 소자 분리 영역(28)의 표면 C의 높이를 의미한다. 또한, 컨트롤 게이트(2)의 표면의 높이란 반도체 영역(26)의 표면으로부터 측정한 컨트롤 게이트(2)의 부분의 표면 D의 높이를 의미하고, 도 17의 경우에는 실리사이드막(46)과 컨트롤 게이트(2)가 접하는 면의 높이에 상당한다. 도 17 또는 도 18에 도시한 바와 같이, 소자 분리 영역(28)의 표면은 컨트롤 게이트(2)의 표면보다도 낮으며 플로팅 게이트(8) 또는 게이트간 절연막(7)의 표면보다는 높게 설정되어 있다. 게이트간 절연막(7)은 도 17에 도시한 바와 같이, 소자 분리 영역(28)에 의해 분리되어 있다. 소자 분리 영역(28)은 비트선 방향으로 스트라이프 형상으로 배치되고, 또한 워드선 방향으로 일정한 피치로 배치된다. 따라서, 컨트롤 게이트(2)는 워드선 WL 방향으로 일체 구조로서 연속하여 배치된다. 또한, 게이트간 절연막(7)은 도 16에 도시한 바와 같이 비트선 BL 방향으로 연속한 층형상으로 배치되고, 또한 도 17에 도시한 바와 같이 워드선 WL 방향으로 일정한 피치로 배치되는 것을 특징으로 한다. 도 18도 동일한 구성을 나타내고 있고, 선택 게이트 트랜지스터 또는 주변 트랜지스터에 있어서, 컨트롤 게이트(2)와 동질의 재료로 형성되는 게이트 전극(2)을 선택 게이트선으로 하여 공통 영역으로서 형성 가능한 예를 나타내고 있다.
(회로 구성예 1)
(NAND 구성)
도 19에 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치를 NAND형 메모리셀 어레이로서 구성한 예를 도시하였다. 메모리 트랜지스터 및 주변부의 선택 게이트 트랜지스터는 반도체 기판(26)상에 게이트 절연막(30)을 사이에 두고 플로팅 게이트(8)와 컨트롤 게이트(2)가 적층 형성된 구조를 갖는 점은 도 1 내지 도 18을 이용하여 설명한 바와 같다. NAND셀 유닛(24)은 n개의 메모리 트랜지스터(MC1, m 내지 MCn, m)를 이들의 소스 또는 드레인 확산층을 인접하는 것 끼리 공유하는 형태로 직렬 접속하고, 또한 그 양단에 선택 게이트 트랜지스터(SG1.m, SG2.m)를 배치함으로써 구성되어 있다. NAND 메모리셀 어레이는 상기 NAND셀 유닛(24)을 매트릭스상으로 배열한 것이다. 동일 열에 늘어서는 NAND셀 유닛(24)의 범위가 NAND셀 블록이다. 각 NAND셀 유닛(24)의 한쪽 선택 게이트 트랜지스터(SG1.m)의 드레인은 비트선(BLm)에 접속되고, 또 한쪽의 선택 게이트 트랜지스터(SG2.m)의 소스는 복수의 NAND셀 유닛(24)으로 공유되는 소스선(SL)에 접속되어 있다. 한편, NAND 메모리셀 어레이의 행방향으로 늘어서는 복수의 메모리셀 트랜지스터 및 선택 게이트 트랜지스터의 제어 게이트는 각각 제어 게이트선(워드선) WL 및 선택 게이트선 SGD, SGS에 공통 접속되어 있다. 하나의 제어 게이트선에 접속되는 전체 메모리 트랜지스터(25)가 일괄하여 데이터 기입을 행하는 범위이다. 이 기입의 단위를 통상, 1페이지라고 정의하지만, 최근에는 1개의 제어 게이트에 대하여 복수의 페이지가 할당되는 수가 있다. NAND셀 유닛(24)내에 n개의 메모리 트랜지스터가 있는 경우, 메모리셀 블록내의 제어 게이트선 개수는 n이다.
비트선 BL1, BL2는 비트선 구동 회로(1)에 접속되고, 제어 게이트선 WL은 제어 게이트선 구동 회로(20)에 접속되고, 선택 게이트선은 선택 게이트선 구동 회로(21)에 접속되며, 소스선은 소스선 구동 회로(22)에 접속되어 있다.
(회로 구성예 2)
(NOR 구성)
본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치는 NAND형 플래시 메모리로 한정되는 것은 아니고, 도 20에 메모리셀 유닛의 회로도가 표시되는 NOR형 플래시 메모리에도 적용할 수 있다. 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치를 NOR형 회로로 구성한 회로 구성예를 도 20에 도시하였다. 각 메모리셀 트랜지스터가 적층형 스택 구조를 갖는 점은 도 1 내지 도 18을 이용하여 설명한 바와 같다. 도 20에서 점선으로 둘러싸인 참조 번호 27이 NOR셀 유닛을 가리킨다. NOR셀 유닛(27)내에서 인접하는 2개의 메모리셀 트랜지스터의 공통 소스 영역은 소스선 SL에 접속되고, 공통 드레인 영역은 비트선 BL에 접속되어 있다. NAND형 구성에 비하여 고속 판독을 할 수 있다고 하는 특징을 갖는다.
(회로 구성예 3)
(AND 구성)
본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치는 NAND형 플래시 메모리로 한정되는 것이 아니며, 도 21에 메모리셀 유닛의 회로도가 표시되는 AND형 플래시 메모리에도 적용할 수 있다. 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치를 AND형 회로로 구성한 회로 구성예를 도 21에 도시하였다. 각 메모리셀 트랜지스터가 적층형 스택 구조를 갖는 점은 도 1 내지 도 18을 이용하여 설명한 바와 같다. 도 21에서 점선으로 둘러싸인 참조 번호 23이 AND셀 유닛을 나타낸다. AND셀 유닛(23)내에서 메모리셀 트랜지스터 M0 내지 M15의 각 드레인 영역을 공통 접속하고, 또한 각 소스 영역을 공통 접속하고 있다. 즉, 도 21에 도시한 바와 같이 AND형 플래시 메모리의 메모리셀 유닛에서는 메모리셀 트랜지스터 M0 내지 M15가 병렬로 접속되고, 그 일측에 2개의 비트선측 선택 트랜지스터 SG11, SG12, 다른측에 2개의 소스선측 선택 트랜지스터 SG21, SG22가 접속되어 있다. 선택 게이트 트랜지스터의 수는 1개이어도 됨은 물론이다. 각 메모리셀 트랜지스터 M0 내지 M15의 게이트에는 워드선 WL0 내지 WL15가 각각 일대일로 접속되어 있다. 비트선측 선택 트랜지스터 SG11의 게이트에는 선택 게이트선 SGD1이 접속되고, 비트선측 선택 트랜지스터 SG12의 게이트에는 선택 게이트선 SGD2가 접속되어 있다. 소스선측 선택 트랜지스터 SG21의 게이트에는 선택 게이트선 SGS1이 접속되고, 소스선측 선택 트랜지스터 SG22의 게이트에는 선택 게이트선 SGS2가 접속되어 있다. 비트선측 선택 트랜지스터 SGS12의 드레인은 데이터선인 비트선 DQ에 접속되어 있다. 소스선측 선택 트랜지스터 SG22의 소스는 소스선 CS에 접속되어 있다.
(시스템 블록 구성예)
본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 시스템 블록 구성예는 도 22에 도시한 바와 같이, NAND형 플래시 메모리셀 어레이(303)와, 비트선 제어 회로(301)와, 로우 디코더(310)와, 컬럼 디코더(302)와, 승압 회로(311)로 구성된다. NAND형 플래시 메모리셀 어레이(303)에는 도 19에서 설명한 NAND형 메모리셀 어레이를 적용하는 것이 가능하다. 즉, NAND형 플래시 메모리셀 어레이(303)에는 적층 스택 게이트형 구조를 기본 메모리셀 트랜지스터로서 갖는 NAND셀 유닛(24)이 행방향 및 열방향으로 매트릭스상으로 배치되고, 컨트롤 게이트(2)가 접속된 워드선 WL1 내지 WLn, 비트선 BL1 내지 BLm, 선택 게이트선 SGD, SGS 및 소스선 SL 등이 배선되어 있다. 이 NAND형 플래시 메모리셀 어레이(303)에는 비트선 제어 회로(301) 및 로우 디코더(310)가 접속되어 있다. 비트선 제어 회로(301)는 기입 데이터의 래치, 판독시의 센싱 동작 등을 행하는 회로이다. 이 비트선 제어 회로(301)에는 컬럼 어드레스 신호를 디코드하여 NAND셀 유닛의 열을 선택하기 위한 컬럼 디코더(302)가 접속되어 있다. 승압 회로(311)는 전원 전압으로부터 기입 전압 Vpgm, 다른 복수의 중간 전압 Vpass1 내지 Vpassn, 비트선 전압 V b1 등을 발생한다. 로우 디코더(310)는 승압 회로(311)에 제어 신호 RDS를 공급하고, 기입 전압 Vpgm 및 중간 전압 Vpass1 내지 Vpassn을 받는다. 또한, 복수의 중간 전압 Vpass1 내지 Vpassn은 본 발명 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 동작, 판독 동작, 소거 동작에서 사용하는 전압으로서, 주로 워드선 WL1 내지 WLn 등에 인가하는 전압이다. 이 로우 디코더(310)는 로우 어드레스 신호를 디코딩하고, 승압 회로(311)로부터 공급된 전압에 기초하여 상기 NAND형 플래시 메모리셀 어레이(303) 중의 메모리셀 트랜지스터를 선택하기 위한 기입 전압 Vpgm, 중간 전압 Vpass1 내지 Vpassn, 선택 게이트선 SGS에 인가하는 전압 Vsgs, 선택 게이트선 SGD에 인가하는 전압 Vsgd, 소스선에 인가하는 전압 Vs1 등의 디코드 신호를 출력한다. 이에 따라, 상기 NAND형 플래시 메모리셀 어레이(303) 중의 워드선, 선택 게이트선이 선택된다. 또한, 비트선 제어 회로(301)는 승압 회로(311)로부터 비트선 전압 Vb1을 받아, 컬럼 디코더(302)에서 선택된 NAND셀 유닛의 열(列)로 공급한다. 또한, 도 22는 필요한 최소한의 회로만을 나타내고 있고, 그 밖에도 어드레스 버퍼, 데이터 입출력 버퍼, 및 타이밍 발생 회로 등이 필요하지만 기재를 생략하였다.
(제2 실시 형태)
본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 응용예를 본 발명의 제2 실시 형태로서 도 23에 도시하였다. 도 23은 본 실시의 형태에 따른 플래시 메모리 장치 및 시스템의 주요 구성 요소의 개략적인 블록도이다. 도면에 도시한 바와 같이, 플래시 메모리 시스템(142)은 호스트 플랫폼(144), 및 유니버셜·시리얼·버스(USB) 플래시 장치(146)로 구성된다.
호스트 플랫폼(144)은 USB 케이블(148)을 통하여 USB 플래시 장치(146)에 접속되어 있다. 호스트 플랫폼(144)은 USB 호스트 커넥터(150)를 통하여 USB 케이블(148)에 접속하고, USB 플래시 장치(146)는 USB 플래시 장치 커넥터(152)를 통하여 USB 케이블(148)에 접속한다. 호스트 플랫폼(144)은 USB 버스상의 패킷 전송을 제어하는 USB 호스트 제어기(154)를 갖는다.
USB 플래시 장치(146)는 USB 플래시 장치(146)의 다른 요소를 제어하고, 또한 USB 플래시 장치(146)의 USB 버스로의 인터페이스를 제어하는 USB 플래시 장치 제어기(156)와, USB 플래시 장치 커넥터(152)와, 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치로 구성된 적어도 하나의 플래시 메모리 모듈(158)을 포함한다.
USB 플래시 장치(146)가 호스트 플랫폼(144)에 접속되면, 표준 USB 열거 처리가 시작된다. 이 처리에 있어서, 호스트 플랫폼(144)은 USB 플래시 장치(146)를 인지하여 USB 플래시 장치(146)와의 통신 모드를 선택하고, 엔드 포인트라는 전송 데이터를 저장하는 FIFO 버퍼를 통하여, USB 플래시 장치(146)와의 사이에서 데이터의 송수신을 행한다. 호스트 플랫폼(144)은 다른 엔드 포인트을 통하여 USB 플래시 장치(146)의 탈착 등의 물리적, 전기적 상태의 변화를 인식하여, 수취해야 할 패킷이 있다면 그것을 수취한다.
호스트 플랫폼(144)은 USB 호스트 제어기(154)로 요구 패킷을 보냄으로써, USB 플래시 장치(146)로부터의 서비스를 구한다. USB 호스트 제어기(154)는 USB 케이블(148)상에 패킷을 송신한다. USB 플래시 장치(146)가 이 요구 패킷을 받아들인 엔드 포인트를 갖는 장치이면, 이러한 요구는 USB 플래시 장치 제어기(156)에 의해 수취된다.
다음에, USB 플래시 장치 제어기(156)는 플래시 메모리 모듈(158)로부터 또는 플래시 메모리 모듈(158)로 데이터의 판독, 기입, 또는 소거 등의 여러가지 조작을 행한다. 그와 함께, USB 어드레스의 취득 등의 기본적인 USB 기능을 서포트한다. USB 플래시 장치 제어기(156)는 플래시 메모리 모듈(158)의 출력을 제어하는 제어 라인(160)을 통하여, 또한 예를 들면 칩 인에이블 신호 CE 등의 여러가지 다른 신호나 판독 기입 신호를 통하여 플래시 메모리 모듈(158)을 제어한다. 또한, 플래시 메모리 모듈(158)은 어드레스 데이터 버스(162)에 의해서도 USB 플래시 장치 제어기(156)에 접속되어 있다. 어드레스 데이터 버스(162)는 플래시 메모리 모듈(158)에 대한 판독, 기입 또는 소거의 커맨드와, 플래시 메모리 모듈(158)의 어드레스 및 데이터를 전송한다.
호스트 플랫폼(144)이 요구한 여러가지 조작에 대한 결과 및 상태에 관하여 호스트 플랫폼(144)에 알리기 위해, USB 플래시 장치(146)는 상태 엔드 포인트(엔드 포인트 0)를 이용하여 상태 패킷을 송신한다. 이 처리에 있어서, 호스트 플랫폼(144)은 상태 패킷이 없는지를 체크하고(폴링), USB 플래시 장치(146)는 새로운 상태 메시지의 패킷이 존재하지 않는 경우에 빈 패킷을 또는 상태 패킷 그 자체를 되돌린다.
이상, USB 플래시 장치(146)의 여러가지 기능을 실현 가능하다. 상기 USB 케이블(148)을 생략하고 커넥터간을 직접 접속하는 것도 가능하다.
상기한 바와 같이 본 발명은 실시 형태에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해야 하는 것은 아니다. 이 개시로부터 당업자에게는 여러가지 대체 실시 형태 및 운용 기술이 명확해질 것이다. 따라서, 본 발명의 기술 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
기타, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지로 변형하여 실시할 수 있다. 본 발명은 여기에서는 기재하지 않은 여러가지 실시 형태 등을 포함하는 것은 물론이다.
본 발명의 비휘발성 반도체 기억 장치에 따르면, 메모리 카드, IC 카드뿐만 아니라 차량 탑재용 시스템, 하드디스크 드라이버, 휴대 전화, 고속 네트워크용 모뎀 기기 등에도 응용될 수 있는 폭넓은 산업상의 이용 가능성이 존재한다.
본 발명의 비휘발성 반도체 기억 장치 및 그 제조 방법에 따르면, 플로팅 게이트층이 박막화되었을 경우나, 그것에 부가하여 게이트간 절연막으로서 알루미나막 등의 건식 에칭이 곤란한 막을 사용한 경우에 있어서도, 제조 공정상의 곤란성을 해소하고, 미세한 스택 게이트 구조를 수율좋게 형성할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 2는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 3은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 4는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 5는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 모식적 단면 구조도.
도 6은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 7은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 8은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 9는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 10은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 11은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 12는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 13은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 14는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 15는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법의 한 공정을 도시하는 모식적 단면 구조도.
도 16은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 모식적 단면 구조도.
도 17은 도 16의 I-I선 방향을 따르는 모식적 단면 구조도.
도 18은 도 16의 II-II선 방향을 따르는 모식적 단면 구조도.
도 19는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 NAND 회로 구성예를 도시하는 도면.
도 20은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 NOR 회로 구성예를 도시하는 도면.
도 21은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 AND 회로 구성예를 도시하는 도면.
도 22는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 시스템 블록 구성예를 도시하는 도면.
도 23은 본 발명의 제3 실시 형태로서, 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 응용예.
도 24는 종래형 스택 게이트 구조를 갖는 메모리셀 트랜지스터의 모식적 단면 구조도.
도 25는 종래형 GC 스택 구조를 형성할 때의 문제점을 설명하는 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 비트선 구동 회로
2 : 컨트롤 게이트(CG)
3 : 스토퍼막
4, 6 : 선택 게이트
5, 50 : TEOS막
7 : 게이트간 절연막(알루미나막)
8 : 플로팅 게이트(FG)
9 : 에칭홈
10 : 분리홈
20 : 컨트롤 게이트선 구동 회로
21 : 선택 게이트선 구동 회로
22 : 소스선 구동 회로
23 : AND셀 유닛
24 : NAND 메모리셀 유닛
25 : 하나의 워드선에 접속되는 전체 메모리셀 트랜지스터
26 : p웰 또는 반도체 기판
27 : NOR셀 유닛
28 : 소자 분리 영역(STI)
30 : 게이트 절연막(터널 절연막)
38 : 확산층
40, 60, 80 : 레지스트
46 : 실리사이드막
70 : 질화막
142 : 플래시 메모리 시스템
144 : 호스트 플랫폼
146 : USB 플래시 장치
148 : USB 케이블
150 : USB 호스트 커넥터
152 : USB 플래시 장치 커넥터
154 : USB 호스트 제어기
156 : USB 플래시 장치 제어기
158 : 플래시 메모리 모듈
160 : 제어 라인
162 : 어드레스 데이터 버스
301 : 비트선 제어 회로
302 : 컬럼 디코더
303 : NAND형 플래시 메모리셀 어레이
310 : 로우 디코더
311 : 승압 회로
MC, MC1.1, MC2.1,…, MCn.1,…, MC1.k, MC1.k+1, MC2.k, MC2.k+1,…, MC1.m, MC2.m,…, MCn.m : 메모리셀 트랜지스터
SG11, SG12, SG1.1, SG1.m : 비트선측 선택 게이트 트랜지스터
SG21, SG22, SG2.1, SG2, m : 소스선측 선택 게이트 트랜지스터
SGD, SGS, SGD1, SGD2, SGS1, SGS2 : 선택 게이트선
BL, BL0, BL1, BL2…, BLm, BLk, BLk+1, DQ : 비트선
WL, WL0.WL1, WL2, WL3, WLk-1, WLk, WLk+1, WLn-1, WLn : 워드선
SL, CS : 소스선
Cch : 1개의 메모리 트랜지스터 채널부의 공핍층 용량과 확산층의 접합 용량의 합
Cox : 1개의 메모리 트랜지스터 플로팅 게이트와 반도체 기판간 용량
Cono : 1개의 메모리 트랜지스터의 컨트롤 게이트와 플로팅 게이트간 용량
Vcg : 컨트롤 게이트의 전위
Vfg : 플로팅 게이트의 전위
Vb1 : 비트선 전압
Vpgm : 기입 전압
Vpass, Vpass1 내지 Vpassn : 중간 전압
Vsgs : 선택 게이트선 SGS에 인가하는 전압
Vsgd : 선택 게이트선 SGD에 인가하는 전압
Vs1 : 소스선 SL에 인가하는 전압
RDS : 제어 신호
A, B : 에칭면
C : 소자 분리 영역의 표면
D : 컨트롤 게이트의 표면
LCG : 컨트롤 게이트의 폭
LFG : 플로팅 게이트의 폭
ΔF : 에칭 여유도
W1 : 분리홈(10)을 위한 폭

Claims (12)

  1. 비트선 방향으로 각각 플로팅 게이트와, 컨트롤 게이트와, 상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 배치되는 게이트간 절연막을 구비하여 복수개 배치된 메모리셀 트랜지스터와,
    상기 비트선 방향으로 스트라이프상의 패턴을 이루고 워드선 방향으로 일정한 피치로 배치되는 소자 분리 영역
    을 구비하며,
    상기 컨트롤 게이트는 상기 워드선 방향으로 각각 상호 연속하여 배치되고, 또한 상기 게이트간 절연막은 상기 비트선 방향으로 연속하여 배치되며, 상기 워드선 방향으로 상기 일정한 피치로 이격하여 배치되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 플로팅 게이트와 상기 컨트롤 게이트는 상기 비트선 방향의 치수가 각각 다른 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 소자 분리 영역의 표면이 상기 컨트롤 게이트의 표면보다도 낮은 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트간 절연막이 알루미늄 산화물, 하프늄 산화물, 실리콘 산화물, 실리콘 질화물, 지르코니아 산화물 중의 어느 단층 또는 이것들로 이루어지는 복수의 적층막을 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플로팅 게이트 및 상기 컨트롤 게이트가 폴리실리콘층을 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 컨트롤 게이트가 티타늄, 텅스텐, 티타늄 질화물 중의 어느 1종 또는 이들의 복수종의 적층을 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 컨트롤 게이트가 티타늄, 코발트 또는 니켈 금속의 살리사이드 구조를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리셀 트랜지스터가 NAND형에 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리셀 트랜지스터가 NOR형에 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리셀 트랜지스터가 AND형에 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  11. 반도체 기판을 게이트 산화하여 게이트 절연막을 형성하고, 상기 게이트 절연막상에 플로팅 게이트를 형성하고, 상기 플로팅 게이트를 선택적으로 제거하고, 전체면에 매립용 절연막을 퇴적한 후, 화학적 연마에 의해 상기 플로팅 게이트를 노출하는 공정과,
    게이트간 절연막을 전체면에 퇴적하고, 메모리셀 트랜지스터 부분 이외의 상기 게이트간 절연막을 박리한 후, 제1 절연막을 전체면에 퇴적하고, 소자 분리 예정인 영역에 대하여 소자 분리홈을 형성하고, 제2 절연막을 상기 소자 분리홈을 포함하는 전체면에 퇴적하는 공정과,
    상기 제1 절연막을 박리한 후, 전체면에 컨트롤 게이트를 형성하고, 상기 컨트롤 게이트를 상기 게이트간 절연막의 상면까지 선택적으로 에칭하고, 다시 절연막을 전체면에 퇴적하고, 상기 메모리셀 트랜지스터 부분과 주변 트랜지스터 부분과의 사이에 분리홈를 형성하는 공정
    을 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  12. 반도체 기판을 게이트 산화하여 게이트 절연막을 형성하고, 상기 게이트 절연막상에 순차 플로팅 게이트, 스토퍼막을 퇴적하고, 상기 스토퍼막을 패터닝한 후, 상기 플로팅 게이트를 상기 게이트 절연막 표면까지 선택적으로 제거하고, 상기 플로팅 게이트 사이를 절연막으로 매립한 후, 화학적 연마에 의해 상기 스토퍼막을 노출하고, 그 후 상기 스토퍼막을 박리하는 공정과,
    게이트간 절연막을 전체면에 퇴적하고, 메모리셀 트랜지스터 부분 이외의 상기 게이트간 절연막을 박리한 후, 제1 절연막을 전체면에 퇴적하고, 소자 분리 예정인 영역에 대하여 소자 분리홈를 형성하고, 제2 절연막을 상기 소자 분리홈를 포함하는 전체면에 퇴적하는 공정과,
    상기 제1 절연막을 박리한 후, 전체면에 컨트롤 게이트를 형성하고, 상기 컨트롤 게이트를 상기 게이트간 절연막의 상면까지 선택적으로 에칭하고, 다시 절연막을 전체면에 퇴적하고, 상기 메모리셀 트랜지스터 부분과 주변 트랜지스터 부분과의 사이에 분리홈를 형성하는 공정
    을 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
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