KR20080029534A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR20080029534A
KR20080029534A KR1020060096103A KR20060096103A KR20080029534A KR 20080029534 A KR20080029534 A KR 20080029534A KR 1020060096103 A KR1020060096103 A KR 1020060096103A KR 20060096103 A KR20060096103 A KR 20060096103A KR 20080029534 A KR20080029534 A KR 20080029534A
Authority
KR
South Korea
Prior art keywords
film
layer
dielectric
forming
isolation layer
Prior art date
Application number
KR1020060096103A
Other languages
English (en)
Other versions
KR100856165B1 (ko
Inventor
최은석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096103A priority Critical patent/KR100856165B1/ko
Priority to US11/860,894 priority patent/US7615450B2/en
Priority to CN2007101514040A priority patent/CN101154632B/zh
Priority to JP2007253736A priority patent/JP2008091915A/ja
Publication of KR20080029534A publication Critical patent/KR20080029534A/ko
Application granted granted Critical
Publication of KR100856165B1 publication Critical patent/KR100856165B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 기판상에 절연막 및 제 1 도전막을 형성하는 단계, 제 1 도전막, 절연막 및 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계, 트렌치에 절연막을 매립하여 소자 분리막을 형성하는 단계, 소자 분리막 및 전체구조 상부에 유전체막을 형성하는 단계, 소자 분리막 상부의 유전체막 일부를 식각하여 소자 분리막의 유전체막 일부를 노출시키는 오프부를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
플래시 메모리, 유전체막, 식각, 문턱전압, 비트라인

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 도전막 104 : 소자 분리막
105 : 유전체막 106a : 제 2 도전막
106b : 제 3 도전막 107 : 하드 마스크막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막 상부의 질화막에 전하가 갇히게 되는 현상을 최소화 하여 비트라인간 간섭효과를 줄일 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자의 데이터 저장 동작은, 일반적으로 콘트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 전하를 저장하는 원리로 동작을 수행한다. 플로팅 게이트와 반도체 기판 사이에는 터널 산화막이 형성되고, 플로팅 게이트와 콘트롤 게이트 사이에는 유전체막이 형성된다. 터널 산화막은 플로팅 게이트에 저장된 전하가 빠져나가지 못하도록 하고, 유전체막은 플로팅 게이트와 콘트롤 게이트 간의 전하 이동을 억제하도록 한다. 상기와 같은 원리로 플래시 메모리 소자의 프로그램 저장 동작을 설명하면 다음과 같다.
메모리 셀 스트링에서 콘트롤 게이트는 워드라인(word line)으로 사용되며, 워드라인은 복수의 메모리 셀 스트링을 구성하는 복수의 메모리 셀들에 공통으로 연결되고 이를 통해 전압이 전달된다. 워드라인으로 전압이 인가되면 콘트롤 게이트 내부의 전자들이 재배열을 하게 되고 터널 산화막 하부의 액티브 영역에 채널이 형성되어 전자가 터널 산화막의 경계를 통과하는 터널링(tunneling) 현상이 발생하여 플로팅 게이트에 전자가 저장된다.
이때, 플로팅 게이트는 소자 분리막에 의해 셀 단위로 분리되어 있고, 소자 분리막 상부에는 유전체막과 워드라인이 형성되어 있다. 이러한 구조에서 상기 프로그램 동작을 위하여 워드라인과 액티브(active) 간에 고전압이 인가되면 플로팅 게이트와 액티브 사이의 F-N 터널링과 더불어 워드라인과 액티브 사이에도 의도하지 않은 전류가 발생한다. 따라서, 유전체막을 구성하는 질화막에 전하가 갇히게 되는 전하 트래핑(trapping) 현상이 발생한다. 이는 문턱전압의 변화 폭을 증가시켜 소자의 신뢰성을 저하시키는 요인이 된다.
이러한 현상은 소자의 집적도가 커짐에 따라서 점차 심각해 지기 때문에 해결 방안이 시급하다.
따라서, 본 발명의 목적은 소자 분리막 상부 영역에 형성된 질화막을 제거하여 불필요한 영역에 전하가 저장되는 현상을 방지함으로써 프로그램 및 소거 동작시 셀간 간섭을 방지하여 문턱전압 변화를 억제하고, 질화막 제거로 인하여 형성된 공간에 워드라인용 도전막을 형성함으로써 비트라인간 간섭을 줄이는 데 있다.
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판상에 절연막 및 제 1 도전막을 형성하는 단계, 제 1 도전막, 절연막 및 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계, 트렌치에 절연막을 매립하여 소자 분리막을 형성하는 단계, 소자 분리막 및 전체구조 상부에 유전체막을 형성하는 단계, 소자 분리막 상부의 유전체막 일부를 식각하여 소자 분리막의 유전체막 일부를 노출시키는 오프부를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 나타낸 도면이다.
도 1a를 참조하면, 반도체 기판(101) 상에 터널 산화막(102) 및 플로팅 게이트용 제 1 도전막(103)을 형성한다. 터널 산화막(102)은 반도체 기판(101)과 플로팅 게이트 간의 전자 이동을 억제하는 역할을 하고, 소자의 프로그램 또는 소거 동작에 의해 플로팅 게이트용 제 1 도전막(103)에 전자가 저장되거나 그것으로부터 전자가 방출된다.
도 1b를 참조하면, 제 1 도전막(103) 및 터널 산화막(102)을 패터닝하고 반도체 기판(101)의 일부를 제거하여 트렌치(trench)를 형성한다. 트렌치가 매립되도록 산화막(104a)을 형성한다.
도 1c를 참조하면, 소정의 식각 공정을 실시하여 산화막(104a)을 식각하고 잔류 산화막으로 소자 분리막(104)을 형성한다. 소자 분리막(104)의 높이는 터널 산화막(102)보다 높고 제 1 도전막(103)보다 낮도록 형성한다. 소자 분리막(104)을 포함한 전체구조 표면을 따라 유전체막(105)을 형성한다. 유전체막(105)은 산화막(105a), 질화막(105b), 산화막(105c)이 순차적으로 적층된 구조로서 플로팅 게이트와 후속 형성되는 콘트롤 게이트간의 전하 흐름을 억제시킨다. 유전체막(105) 표면을 따라 콘트롤 게이트용 제 2 도전막(106a)을 형성한다. 이때 형성되는 제 2 도 전막(106a)은 후속 형성되는 제 3 도전막과 함께 콘트롤 게이트가 된다. 제 2 도전막(106a)은 10Å보다 두껍고 셀 피치(A)의 1/4보다 작은 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 제 2 도전막(106a) 상부에 하드 마스크막(107)을 형성한다. 하드 마스크막(107)은 물리적 기상 증착법(PVD ; Phisical Vapor Deposition) 또는 플라즈마를 이용한 화학적 기상 증착법(PECVD ; Plasma enhanced Chamical Vapor Deposition)으로 형성한다. 하드 마스크(107)의 형성 방법 및 형성 물질은 다음과 같이 여러가지가 있다. PVD법으로 실리콘 질화막을 형성하는 방법, PVD 법으로 TiN을 형성하고 LPCVD 법으로 실리콘 산화막을 적층하는 방법, PVD 또는 PECVD 법으로 폴리 실리콘막을 형성하여 제 2 도전막 및 하드 마스크막의 역할을 동시에 수행하는 방법, LPCVD 법과 PVD 또는 PECVD 법으로 폴리 실리콘막을 형성하는 방법이 있다. PVD 또는 PECVD법으로 하드 마스크막(107)을 형성하게 되면 모서리 부위가 두껍게 형성되는 오버행(over hang; B)이 발생되면, 트렌치 내부에는 얇게 형성된다. 따라서, 오버행(B) 현상을 고려하여 셀 간 공간(C)이 막히지 않도록 두께를 조절하며 하드 마스크막(107)을 형성한다.
하드 마스크막(107) 형성시 셀 간 공간의 하부에도 하드 마스크막용 물질이 형성될 수 있으나, 이는 후속 식각 공정시 제거되기 때문에 소자에 영향을 주지 않는다.
도 1e를 참조하면, 제 1 식각 공정으로 블랭킷 식각(blanket etching) 공정을 실시하여 하드 마스크막(107)의 오픈 영역 사이로 노출되는 제 2 도전막(106a) 및 유전체막(105)을 식각한다. 이때, 유전체막(105)을 구성하는 산화막(105c), 질화막(105b), 산화막(105a) 중 적어도 하나의 막을 식각한다. 즉, 하드 마스크막(107)의 오픈 영역의 제 2 도전막(106a)을 식각하고, 산화막(105c)만 제거할 수 있다. 또는, 산화막(105c) 및 질화막(105b)을 제거하거나 산화막(105c), 질화막(105b), 산화막(105a) 모두를 제거하여 소자 분리막(104)의 일부가 드러나도록 트렌치를 형성할 수 있다.
도 1f를 참조하면, 질화막에 대한 선택비가 높은 제 2 식각 공정을 실시하여 하드 마스크막(107)을 모두 제거한다. 제 2 식각 공정은 습식 식각 공정으로 실시하며, 하드 마스크막(107)이 제거됨과 동시에 트렌치의 측벽에 노출된 유전체막(105)을 구성하는 질화막(105b)도 일부 식각된다.
도 1g를 참조하면, 트렌치가 모두 매립되도록 전체구조 상부에 제 3 도전막(106b)을 형성한다. 제 3 도전막(106b)은 제 2 도전막(106a)과 유사한 물질로 형성하여 콘트롤 게이트를 형성한다.
따라서, 상기 기술한 제조 방법으로 인하여 소자 분리막(104) 상부의 질화막을 제거함으로써 질화막에 전하가 트래핑되는 현상을 줄일 수 있으므로 셀 간 문턱전압 변화를 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면 소자 분리막 상부 영역의 질화막을 제거하여 전하가 불필요한 곳에 트래핑 되는 현상을 방지하여 소자의 프로그램 또는 소거 동작시 셀간 간섭을 줄이게 되어 문턱전압의 변화를 방지하여 소자의 신뢰도를 개선할 수 있다.

Claims (11)

  1. 반도체 기판상에 절연막 및 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막, 절연막 및 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연막을 매립하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막 및 전체구조 상부에 유전체막을 형성하는 단계;
    상기 소자 분리막 상부의 상기 유전체막 일부를 식각하여 상기 소자 분리막의 유전체막 일부를 노출시키는 오프부를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 오픈부를 형성하는 단계는,
    상기 유전체막상에 보호막을 형성하는 단계;
    상기 보호막 및 유전막을 일부 식각하여 상기 유전체막의 일부를 노출시키는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 보호막은 유전체막의 상부에만 덮히도록 오버행을 갖고 형성되는 플래 시 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 보호막은 실리콘 질화막 및 TiN, α-카본을 형성하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 보호막은 10Å보다 두껍고 셀 간 간격의 1/4보다 작은 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전체막은 제 1 산화막, 질화막, 제 2 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.
  7. 제 2 항 및 제 10 항에 있어서,
    상기 식간 단계는 상기 유전체막의 제 1 산화막, 질화막, 제 2 산화막 및 소 자 분리막의 일부가 제거되는 플래시 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 소자 분리막이 매립되도록 콘트롤 게이트용 도전막을 더욱 형성하는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 소자 분리막은 800 내지 1300Å의 깊이로 식각하는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 유전체막상에 제 3 도전막을 더욱 형성하는 플래시 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 3 도전막은 폴리 실리콘막으로 형성되는 플래시 메모리 소자의 제조 방법.
KR1020060096103A 2006-09-29 2006-09-29 플래시 메모리 소자의 제조 방법 KR100856165B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060096103A KR100856165B1 (ko) 2006-09-29 2006-09-29 플래시 메모리 소자의 제조 방법
US11/860,894 US7615450B2 (en) 2006-09-29 2007-09-25 Method of manufacturing flash memory device
CN2007101514040A CN101154632B (zh) 2006-09-29 2007-09-28 快闪存储器件的制造方法
JP2007253736A JP2008091915A (ja) 2006-09-29 2007-09-28 フラッシュメモリ素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096103A KR100856165B1 (ko) 2006-09-29 2006-09-29 플래시 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080029534A true KR20080029534A (ko) 2008-04-03
KR100856165B1 KR100856165B1 (ko) 2008-09-03

Family

ID=39256184

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096103A KR100856165B1 (ko) 2006-09-29 2006-09-29 플래시 메모리 소자의 제조 방법

Country Status (4)

Country Link
US (1) US7615450B2 (ko)
JP (1) JP2008091915A (ko)
KR (1) KR100856165B1 (ko)
CN (1) CN101154632B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011028581A2 (en) * 2009-08-26 2011-03-10 Micron Technology, Inc. Charge-trap based memory

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278098A (ja) * 2008-05-13 2009-11-26 Hynix Semiconductor Inc フラッシュメモリ素子及びその製造方法
US8994089B2 (en) * 2011-11-11 2015-03-31 Applied Materials, Inc. Interlayer polysilicon dielectric cap and method of forming thereof
JP6030589B2 (ja) 2014-02-13 2016-11-24 株式会社アルバック ハードマスク形成方法及びハードマスク形成装置
US9876019B1 (en) * 2016-07-13 2018-01-23 Globalfoundries Singapore Pte. Ltd. Integrated circuits with programmable memory and methods for producing the same
CN108565264B (zh) * 2018-04-13 2019-08-20 长江存储科技有限责任公司 存储串的制备方法及半导体结构刻蚀方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318683B1 (ko) * 1998-12-17 2001-12-28 윤종용 산화막/질화막/산화막 유전층의 형성방법
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6468862B1 (en) 2001-11-20 2002-10-22 Vanguard International Semiconductor Corp. High capacitive-coupling ratio of stacked-gate flash memory having high mechanical strength floating gate
JP2004153049A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 不揮発性半導体記憶装置
KR100550779B1 (ko) * 2003-12-30 2006-02-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100602322B1 (ko) * 2004-04-20 2006-07-14 에스티마이크로일렉트로닉스 엔.브이. 플래시 메모리 소자의 제조방법 및 이를 통해 제조된플래시 메모리 소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011028581A2 (en) * 2009-08-26 2011-03-10 Micron Technology, Inc. Charge-trap based memory
WO2011028581A3 (en) * 2009-08-26 2011-05-19 Micron Technology, Inc. Charge-trap based memory
US9029256B2 (en) 2009-08-26 2015-05-12 Micron Technology, Inc. Charge-trap based memory

Also Published As

Publication number Publication date
US7615450B2 (en) 2009-11-10
US20080081417A1 (en) 2008-04-03
CN101154632B (zh) 2012-11-14
JP2008091915A (ja) 2008-04-17
KR100856165B1 (ko) 2008-09-03
CN101154632A (zh) 2008-04-02

Similar Documents

Publication Publication Date Title
KR100729911B1 (ko) 반도체 소자의 제조방법
KR100823704B1 (ko) 불휘발성 메모리 장치 및 그 제조 방법
KR20110001527A (ko) 수직채널형 비휘발성 메모리 소자의 제조 방법
KR100856165B1 (ko) 플래시 메모리 소자의 제조 방법
KR100766232B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20120027944A (ko) 비휘발성 메모리 소자 및 이의 제조방법
KR100875071B1 (ko) 플래시 메모리 소자의 제조 방법
KR20130101775A (ko) 반도체 소자 및 그 제조방법
KR100757337B1 (ko) 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법
CN113871394A (zh) 存储器结构
KR100794085B1 (ko) 플래시 메모리 소자의 제조 방법
US20080203458A1 (en) Semiconductor Memory Device and Method of Fabricating the Same
KR20110001595A (ko) 수직채널형 비휘발성 메모리 소자의 제조 방법
KR100894771B1 (ko) 플래시 메모리 소자의 제조 방법
JP2006066886A (ja) フラッシュメモリ素子の製造方法
JP2007142358A (ja) 半導体素子及びその製造方法
KR20090095392A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
US8723245B2 (en) Nonvolatile memory device
CN112750789B (zh) 分栅快闪存储器及其制备方法
KR101002519B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20090077299A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20100076695A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
KR100948476B1 (ko) 플래시 메모리 소자의 제조 방법
KR20070068647A (ko) 반도체 소자의 제조 방법
KR20100134416A (ko) 게이트 식각 프로파일 개선 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee