KR100734082B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100734082B1
KR100734082B1 KR1020010037826A KR20010037826A KR100734082B1 KR 100734082 B1 KR100734082 B1 KR 100734082B1 KR 1020010037826 A KR1020010037826 A KR 1020010037826A KR 20010037826 A KR20010037826 A KR 20010037826A KR 100734082 B1 KR100734082 B1 KR 100734082B1
Authority
KR
South Korea
Prior art keywords
insulating film
forming
landing plug
diffusion barrier
plug contact
Prior art date
Application number
KR1020010037826A
Other languages
English (en)
Other versions
KR20030001953A (ko
Inventor
정석철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010037826A priority Critical patent/KR100734082B1/ko
Publication of KR20030001953A publication Critical patent/KR20030001953A/ko
Application granted granted Critical
Publication of KR100734082B1 publication Critical patent/KR100734082B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트를 포함한 반도체 기판 전면상에 확산방지막을 형성하는 단계; 상기 확산방지막 상면에 제1절연막을 증착한 후 이를 열처리하는 단계; 상기 제1절연막상에 제2절연막을 증착한 후 이를 화학적 기계적 연마하는 단계; 상기 제2절연막상에 랜딩 플러그 콘택 영역을 노출시키는 감광막 패턴을 형성하고 이를 마스크로 하여 상기 확산방지막과 제1절연막 및 제2절연막을 선택적으로 제거하여 랜딩 플러그 콘택부를 형성한 후, 이를 포함한 전체 구조의 상면에 상기 랜딩 플러그 콘택부를 매립하는 도전층을 형성하는 단계; 및 상기 도전층과 제1절연막 및 제2절연막을 화학적 기계적 연마하여 랜딩 플러그를 형성하는 단계를 포함하며 상기 확산방지막은 Si3N4를 사용하여 형성하는 것으로서, 본 발명은 BPSG막상에 고밀도 플라즈마 산화막을 형성함으로써, 이후 랜딩 플러그 콘택 형성후 화학적 기계적 연마시 디싱(DISHING)을 최소화할 수 있는 것이다. 따라서, 본 발명은 디싱 영역에 쌓이는 이물질을 억제할 수 있게 되고, 또한 이물질 제거를 위한 추가적인 세정 장치 등이 필요없어 제조 비용상 유리한 것이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법에 있어서, 랜딩 플러그 연마 공정 이후 반도체 소자의 단면 및 평면을 각각 나타내는 현미경 사진.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체 기판 12: 게이트 산화막
14: 게이트용 도전층 16: 하드 마스크층
18: 스페이서 20: 게이트
30: 확산 방지막 40: 제1절연막
50: 제2절연막 60: 랜딩 플러그 콘택부
70: 폴리실리콘
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 랜딩 플러그 콘택 형성후 연마 공정에서의 이물질 발생을 억제시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 메모리 소자의 고집적화에 따라 캐패시터의 스토리지 노드 콘택과 실리콘 기판을 연결하기 위하여 랜딩 플러그 콘택(LANDING PLUG CONTACT: LPC) 구조가 도입되었다.
이러한 랜딩 플러그 콘택 구조는 게이트 라인과 절연막 형성 및 평탄화 공정 진행 후 미리 캐패시터의 스토리지 노드 콘택이 형성될 부분에 폴리 플러그(POLY PLUG)를 형성한 것이다.
이와 같은 랜딩 플러그 콘택 구조는 자기 정렬 콘택(SELF ALIGNED CONTACT: SAC) 공정을 통한 정렬 마진을 확보할 수 있는 장점이 있으며, 실리콘 기판까지 캐패시터의 스토리지 노드 콘택을 한 번에 식각하는데 따른 부담을 줄일 수 있는 장점이 있다.
종래 기술에 따른 반도체 소자의 제조 방법에 있어서, 랜딩 플러그 콘택 형성 공정은 BPSG(BORO PHOSPHOR SILICATE GLASS) 등의 절연막을 증착한 후 열처리(ANNEAL)을 통해 평탄화를 이룬다.
이어서, 포토 마스크 및 에칭 공정으로 플러그 영역을 형성하고, 도핑된 폴리실리콘(DOPED POLYSILICON)을 증착하여 상기 플러그를 매립한다.
그 다음, 화학적 기계적 연마(CHEMICAL MECHANICAL POLISHING: CMP) 하여 워드 라인 분리(WORD LINE ISOLATION) 및 후속 공정을 통하여 반도체 소자를 완성한다.
그러나, 종래 기술에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 따른 반도체 소자의 제조 방법에 있어서는, 도 1a에 도시된 바와 같이, 플러그에 매립되는 폴리실리콘과 절연막의 제거 속도(REMOVAL RATE)가 상이하여 화학적 기계적 연마 공정후의 단면은 평탄화 되지 않고 움푹 파인 곳(DISHING 또는 RECESS)이 형성된다.
이 결과, 도 1b에 도시된 바와 같이, 워드 라인(1), 절연막(3) 및 랜딩 플러그(5)가 형성되어 있는 반도체 소자의 표면상에는 실리콘, 산소 및 질소 등의 이물질(7)이 그대로 남아 있게 되고, 이러한 이물질(7)이 후속 공정에서 완전히 제거되지 않아 수율 저하의 큰 원인으로 작용하게 된다.
이에, 본 발명은 상기 종래 기술에 따른 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 절연막상에 고밀도 플라즈마 옥사이드층을 형성하여 디싱(DISHING) 정도를 낮춰서 화학적 기계적 연마 공정 이후 이물질 발생을 억제할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트를 포함한 반도체 기판 전면상에 확산방지막을 형성하는 단계; 상기 확산방지막상에 제1절연막을 증착한 후 이를 열처리하는 단계; 상기 제1절연막상에 제2절연막을 증착한 후 이를 화학적 기계적 연마하는 단계; 상기 제2절연막상에 랜딩 플러그 콘택 영역을 노출시키는 감광막 패턴을 형성하고 이를 마스크로 하여 상기 확산방지막과 제1절연막 및 제2절연막을 선택적으로 제거하여 랜딩 플러그 콘택부를 형성한 후, 이를 포함한 전체 구조의 상면에 상기 랜딩 플러그 콘택부를 매립하는 도전층을 형성하는 단계; 및 상기 도전층과 제1절연막 및 제2절연막을 화학적 기계적 연마하여 랜딩 플러그를 형성하는 단계;를 포함하며, 상기 확산방지막은 Si3N4를 사용하여 형성하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 제조 방법은 먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10)상에 게이트 산화막(12), 게이트용 도전층(14), 하드 마스크(16) 및 스페이서(18)로 이루어진 게이트(20)를 형성한다. 또한, 도면에는 도시되지 않았지만, 상기 게이트(20) 주변지역에 소오스 및 드레인을 형성하기 위한 이온 주입(IMPLANTATION)을 진행한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 게이트(20)의 상면 및 측면을 포함하여 반도체 기판(10) 전면상에 확산 방지막(30)을 형성한다. 이때, 상기 확산 방지막(30)은 후속공정에서 형성될 제1절연막인 보로포스포실리케이트글래스(BPSG)에 함유된 붕소(B)나 인(P) 등의 도펀트(DOPANT)가 열처리시 상기 반도체 기판(10) 내로 확산되는 것을 방지하기 위함이다. 한편, 상기 확산 방지막(30)은 Si3N4를 사용하여 형성하는 것이 바람직하다.
이어서, 도 2c에 도시된 바와 같이, 상기 확산방지막(30)상에 제1절연막(40)을 증착하고, 이를 열처리하여 리플로우(REFLOW) 시킨다. 이때, 상기 제1절연막(40)으로는, 예를 들어, 고농도의 보로포스포실리케이트글래스(BPSG)를 사용한다. 또한, 상기 제1절연막(40)은 상기 게이트(20)간의 갭 스페이스(GAP SPACE) 두께의 1/2정도의 두께로 증착한 후, 1기압 이상의 압력 및 20분 이상의 시간 동안 섭씨 750도 온도로 수소와 산소의 유량비가 8:5인 스팀을 사용하여 열처리를 행한다.
그 다음, 도 2d에 도시된 바와 같이, 상기 리플로우된 제1절연막(40)상에 산화막인 제2절연막(50)을 증착한 후, 이를 평탄화하기 위하여 화학적 기계적 연마(CMP)를 행한다. 이때, 상기 제2절연막(50)은 고밀도 플라즈마(HDP) 산화막을 이용하여 형성한다.
그 다음, 도 2e에 도시된 바와 같이, 활성(ACTIVE) 영역상에 랜딩 플러그를 형성하기 위하여 랜딩 플러그 콘택 마스크(미도시)를 이용하여 상기 확산방지막(30)과 제2절연막(50) 및 제1절연막(40)을 선택적으로 식각하여 랜딩 플러그 콘택부(60)를 형성한다.
그 다음, 도 2f에 도시된 바와 같이, 전체 구조의 상면에 상기 랜딩 플러그 콘택부(60)를 매립하는 물질, 예를 들어, 폴리실리콘(미도시)을 이용하여 매립한 다. 이어서, 평탄화 및 워드 라인 분리(WORD LINE ISOLATION)를 위하여 화학적 기계적 연마(CMP)를 실시하여 랜딩 플러그(70) 구조를 가진 반도체 소자를 완성한다.
상기 본 발명에 따르면 필드(FIELD) 영역부 게이트와 게이트간의 제2절연막(50)의 디싱(DISHING) 정도는 활성(ACTIVE) 영역부 게이트와 게이트간의 폴리실리콘(70)의 디싱(DISHING) 정도와 같게 된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는 게이트 평탄화 및 절연막으로서 고농도 BPSG막상에 고밀도 플라즈마 산화막을 형성함으로써, 이후 랜딩 플러그 콘택 형성후 화학적 기계적 연마시 필드(FIELD) 영역부 게이트와 게이트간의 제2절연막상의 디싱(DISHING) 정도와 활성(ACTIVE) 영역부 게이트와 게이트간의 폴리실리콘의 디싱(DISHING) 정도를 동일하게 유지하여 이물질 발생을 억제할 수 있게 된다.
또한, 본 발명은 이물질 제거를 위한 추가적인 세정 장치 등이 필요없어 제 조 비용상 유리한 것이다.

Claims (6)

  1. 삭제
  2. 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트를 포함한 반도체 기판 전면상에 확산방지막을 형성하는 단계;
    상기 확산방지막상에 제1절연막을 증착한 후 이를 열처리하는 단계;
    상기 제1절연막상에 제2절연막을 증착한 후 이를 화학적 기계적 연마하는 단계;
    상기 제2절연막상에 랜딩 플러그 콘택 영역을 노출시키는 감광막 패턴을 형성하고 이를 마스크로 하여 상기 확산방지막과 제1절연막 및 제2절연막을 선택적으로 제거하여 랜딩 플러그 콘택부를 형성한 후, 이를 포함한 전체 구조의 상면에 상기 랜딩 플러그 콘택부를 매립하는 도전층을 형성하는 단계; 및
    상기 도전층과 제1절연막 및 제2절연막을 화학적 기계적 연마하여 랜딩 플러그를 형성하는 단계;를 포함하며,
    상기 확산방지막은 Si3N4를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트를 포함한 반도체 기판 전면상에 확산방지막을 형성하는 단계;
    상기 확산방지막상에 제1절연막을 증착한 후 이를 열처리하는 단계;
    상기 제1절연막상에 제2절연막을 증착한 후 이를 화학적 기계적 연마하는 단계;
    상기 제2절연막상에 랜딩 플러그 콘택 영역을 노출시키는 감광막 패턴을 형성하고 이를 마스크로 하여 상기 확산방지막과 제1절연막 및 제2절연막을 선택적으로 제거하여 랜딩 플러그 콘택부를 형성한 후, 이를 포함한 전체 구조의 상면에 상기 랜딩 플러그 콘택부를 매립하는 도전층을 형성하는 단계; 및
    상기 도전층과 제1절연막 및 제2절연막을 화학적 기계적 연마하여 랜딩 플러그를 형성하는 단계;를 포함하며,
    상기 제1절연막은 보로포스포실리케이트글래스(BPSG)를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 보로포스포실리케이트글래스(BPSG)는 갭 스페이스 두께의 1/2 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3항에 있어서,
    상기 보로포스포실리케이트글래스(BPSG)는 섭씨 750도 온도, 수소와 산소의 유량비가 8:5인 스팀, 1기압 이상의 압력 및 20분 이상의 시간 동안 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트를 포함한 반도체 기판 전면상에 확산방지막을 형성하는 단계;
    상기 확산방지막상에 제1절연막을 증착한 후 이를 열처리하는 단계;
    상기 제1절연막상에 제2절연막을 증착한 후 이를 화학적 기계적 연마하는 단계;
    상기 제2절연막상에 랜딩 플러그 콘택 영역을 노출시키는 감광막 패턴을 형성하고 이를 마스크로 하여 상기 확산방지막과 제1절연막 및 제2절연막을 선택적으로 제거하여 랜딩 플러그 콘택부를 형성한 후, 이를 포함한 전체 구조의 상면에 상기 랜딩 플러그 콘택부를 매립하는 도전층을 형성하는 단계; 및
    상기 도전층과 제1절연막 및 제2절연막을 화학적 기계적 연마하여 랜딩 플러그를 형성하는 단계;를 포함하며,
    상기 제2절연막은 고밀도 플라즈마 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020010037826A 2001-06-28 2001-06-28 반도체 소자의 제조 방법 KR100734082B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010037826A KR100734082B1 (ko) 2001-06-28 2001-06-28 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010037826A KR100734082B1 (ko) 2001-06-28 2001-06-28 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20030001953A KR20030001953A (ko) 2003-01-08
KR100734082B1 true KR100734082B1 (ko) 2007-07-02

Family

ID=27712032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010037826A KR100734082B1 (ko) 2001-06-28 2001-06-28 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100734082B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967671B1 (ko) * 2003-05-27 2010-07-07 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 콘택 제조 방법
KR101185988B1 (ko) * 2009-12-30 2012-09-25 에스케이하이닉스 주식회사 반도체 메모리소자의 랜딩플러그컨택 형성방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204642A (ja) * 1998-01-19 1999-07-30 Nec Corp 半導体装置およびその製造方法
JP2000091431A (ja) * 1998-09-16 2000-03-31 Denso Corp 半導体装置及びその製造方法
KR20000042880A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 제조방법
KR20020056641A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204642A (ja) * 1998-01-19 1999-07-30 Nec Corp 半導体装置およびその製造方法
JP2000091431A (ja) * 1998-09-16 2000-03-31 Denso Corp 半導体装置及びその製造方法
KR20000042880A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 제조방법
KR20020056641A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR20030001953A (ko) 2003-01-08

Similar Documents

Publication Publication Date Title
KR0151051B1 (ko) 반도체장치의 절연막 형성방법
KR100459724B1 (ko) 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법
KR100506816B1 (ko) 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법
US6649503B2 (en) Methods of fabricating integrated circuit devices having spin on glass (SOG) insulating layers and integrated circuit devices fabricated thereby
KR100636031B1 (ko) 불휘발성 메모리 장치의 제조 방법.
KR100379336B1 (ko) 반도체 소자의 분리영역 제조방법
US6734108B1 (en) Semiconductor structure and method of making contacts in a semiconductor structure
US20040110377A1 (en) Method of forming a contact in a semiconductor device
KR20020042251A (ko) 반도체 소자의 분리구조 제조방법
KR100366614B1 (ko) 티형 트렌치 소자분리막 형성방법
KR100515723B1 (ko) 집적회로와그제조방법
KR100734082B1 (ko) 반도체 소자의 제조 방법
JPH11121621A (ja) 自己整列コンタクトホール形成方法
KR100434187B1 (ko) 반도체 장치의 절연막 패턴 형성 방법
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100275732B1 (ko) 어닐링을 이용한 트랜치형 소자분리막 형성방법
KR101032115B1 (ko) 반도체 소자의 플러그 형성방법
KR100399906B1 (ko) 반도체소자의콘택홀형성방법
KR100670652B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20080010996A (ko) 반도체 소자의 랜딩플러그 형성방법
KR100430582B1 (ko) 반도체 소자의 제조 방법
KR20030056609A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100951565B1 (ko) 반도체소자 제조 방법
KR19990074726A (ko) 반도체소자의 격리막 및 이의 형성방법
KR100414021B1 (ko) 섀로우 트랜치 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee