TW494573B - Non-volatile memory device having a metal-oxide-nitride-oxide-semiconductor gate structure and fabrication method thereof - Google Patents

Description

494573 五、發明説明（1 本案請求韓國專利申請案第2001-13930號，申請日2〇〇1 年3月17日之優先申請權，該案全體内容以引用方式併入 此處。 發明範疇 概略而言本發明係關於一種半導體裝置及其製造，特別 係關於一種具有M0N0S (金屬_氧化物_氮化物_氧化物-半 導體）閘結構之非揮發性記憶體裝置及其製造方法。 發明背景 資料儲存用的半導體記憶體裝置典型可歸類爲揮發性記 隐把裝置或非揮發性記憶體裝置。揮發性記憶體裝置於電 源中k/f時喪失及儲存的資料，但非揮發性記憶體裝置於電 源中Wf時仍然保有其儲存的資料。如此，非揮發性記憶體 裝置例如快閃記憶體裝置廣用於行動電信系統或記憶^二 通常堆疊閘結構廣用於非揮發性記憶體裝置的記憶胞電 晶體。堆疊閘結構包括隧道氧化物層、浮動閘、閘間介電 層及控制閘極，其循序堆疊於記憶胞電晶體之一個通道區 ^。此種堆疊閘結構於記憶胞陣列區與周邊電路區間造成 嚴重階狀差異，結果導致隨後的處理困難。此外，形成浮 動閘處理複雜，難以增加浮動閉表面積。浮動問表面積影 響記憶胞電晶體镇合比，而轉合比影響記憶胞電晶體之程 式化特性及抹消特性。因此要求加大浮動閘表面積，俾改 進程式化特性及抹消特性。但於高度集成的非揮發性記憶 體裝置’浮動閘表面積增加有限。 曰、’工提戍具有MONOS閘結構之記憶胞電晶體俾解決前 本紙張尺度適财 S S ^#^(CN?) A4^(21〇 -4 494573 A7 B7 五、發明説明（2 ) 述具有堆疊結構之非揮發性記憶體裝置的問題。 具有MONOS閘結構之非揮發性記憶體裝置之製法敎示 於美國專利第6,103,572號，名稱”非揮發性儲存裝置之製 造方法”，申請人Kirihara，以引用方式併入此處。根據 Kirihara，互連電極及被動層形成於半導體基板上，該半 導體基板包括具有MONOS閘結構之記憶胞電晶體，被動 層係於425 °C以及於氮氣氣氛下退火。此外，於被動層形 成前，互連電極於380°C溫度及氫氣氣氛下退火。如此， 退火處理去除於形成互連電極的電漿蚀刻製程以及沉積被 動層的電漿C VD製程期間被捕捉於MONOS閘結構的電 荷。結果可穩定記憶胞電晶體的初閾値電壓。 它方面，非揮發性記憶體裝置例如NAND型快閃記憶體 裝置含有低電壓MOS電晶體及高電壓MOS電晶體於其周 邊電路區，以及含有1己憶胞電晶體及選擇電晶體於其1己憶 胞陣列區。低電壓Μ Ο S電晶體大部分係於讀取模式操 作，而高電壓MO S電晶體主要係於程式化模式及抹消模 式操作。又向電壓及1¾電壓施加於記憶胞電晶體，低電壓 施加於選擇電晶體。因此，於適用於具有MONOS閘結構 的記憶胞電晶體之非揮發性記憶體裝置，要求獲得低電壓 MOS電晶體、高電壓MOS電晶體及選擇電晶體組成最理 想的閘結構。 發明概要 因此本發明之目的係提供非揮發性記憶體裝置，其包括 理想化的選擇電晶體、理想化的低電壓Μ Ο S電晶體及理 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 494573 A7 B7 五、發明説明（3 ) 想化的高電壓MO S電晶體以及具有MONOS閘結構之記憶 胞電晶體。 本發明之另一目的係提供非揮發性記憶體裝置之製造方 法，該方法可獲得最理想化的選擇電晶體、低電壓Μ 0 S 電晶體及高電壓Μ 0 S電晶體以及具有MONOS閘結構之記 憶胞電晶體。 如此，本發明係針對一種適合用於具有MONOS閘結構 之記憶胞電晶體之非揮發性記憶體裝置及其製造方法。本 發明之非揮發性記憶體裝置包含一個記憶胞陣列區及一個 周邊電路區。記憶胞陣列區包括一個選擇電晶體以及一個 記憶胞電晶體’而周邊電路區包括一個低電壓Μ 0 S電晶 體及一個高電壓Μ 0 S電晶體。記憶胞電晶體含有具有 MONOS結構之記憶胞閘圖樣。詳言之，記憶胞閘圖樣含 有一層記憶胞閘絕緣層，該記憶胞閘絕緣層係由隧道氧化 物層、矽氮化物層圖樣及頂氧化物層圖樣循序堆疊於半導 體基板上組成；以及一個記憶胞閘極設置於記憶胞閘絕緣 層上。又低電壓Μ 0 S電晶體含有低電壓閘絕緣層及低電 壓閘極，其係循序堆疊於半導體基板上；以及該高電壓 Μ 0 S電晶體含有高電壓閘絕緣層及高電壓閘極，其係循 序堆疊於半導體基板上。高電壓閘絕緣層爲第一氧化物 層，而低電壓閘絕緣層爲第二閘氧化物層，其係比第一閘 氧化物層更薄。第二閘氧化物層厚度係小於記憶胞閘絕緣 層之相當氧化物厚度。 根據本發明之一特徵方面，選擇電晶體包含一個選擇閘 -6- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） B7 五、發明説明（4 ) 圖樣’該選擇閘圖樣係由—層選擇閘絕緣層以及_個選擇 閘極组成，其係循序堆疊。選擇閉絕緣層之材料係虚第二 閘氧化物層材料相同。 根據本發明之另一特徵方面，選擇閘絕緣層可爲與記憶 胞閘絕緣層相同的材料層。 爲了達成本發明之另一目的，本發明提供一種適合具有 MONOS閘結構之記憶胞電晶體之非揮發性記憶體裝置之 製ie方法此種方法包含於具有記憶胞陣列區以及周邊電 路區之半導體基板的預定區形成隔離層。隔離層界限於記 憶胞陣列區的第一主動區，以及於周邊電路區的第二及第 二主動區。隧道氧化物層、矽氮化物層及頂氧化物層循序 堆疊於基板之具有隔離層的全體表面上。頂氧化物層、矽 氮化物層及隧道氧化物層循序圖樣化而形成遮蓋第一主動 區之記憶胞閘絕緣層，且同時曝光周邊電路區之主動區， 換¥之周邊電路區之第二及第三主動區。記憶胞閘絕緣層 係由圖樣化隧道氧化物層、圖樣化石夕氮化物層及圖樣化頂 氧化物層組成。此時，可曝光部分第一主動區亦即第一 區。如此，記憶胞閘絕緣層僅遮蓋第一主動區的第二區。 第一閘氧化物層形成於曝光後的第二及第三主動區上 。此時，若第一主動區之第一區經曝光，則第一閘氧化物 層也形成於曝光後的第一區上。然後第一閘氧化物層經圖 樣化而曝光第二主動區。此時，若第一閘氧化物層係形成 於曝光後的第一區上，則第一區也經曝光。 比第一閘氧化物層更薄的第二閘氧化物層係形成於曝光 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) A7

後的第二主動區 μ π 匚右弟一主動區係藉圖樣化第一閘氧化物 =光，則第二問氧化物層也形成於第一區。第二= 層厚度比記^間絕緣層之相當氧化物厚度，卜乳化物 卜，^私層形成於基板包括第二閘氧化物層之全體表 面上導兒層經圖樣化而形成-個記憶胞閘極跨越第一主 &上，一個選擇閘極跨越第一主動區的第一區 上」固低電壓閘跨越第二主動區，以及一個高電壓閘極 跨越第三主動區上。 圖式之簡單説明 引I及’、L本發明之目的及優點由後文説明參照附圖將 變成更形彰顯，附圖中： 圖1爲根據本發明之第一具體實施例之非揮發性記憶體 裝置之剖面圖； 圖2爲根據本發明之第二具體實施例之非揮發性記憶體 裝置之剖面圖； & 圖3至7爲剖面圖顯示根據本發明之第一具體實施例之 非揮發性記憶體裝置之製造方法；以及 圖8至1 1爲剖面圖顯示根據本發明之第二具體實施例之 非揮發性記憶體裝置之製造方法。 故佳具體實施例之詳細説明 現在參照附圖更完整説明本發明如後，附圖顯示本發明 之較佳具體實施例。但本發明可以不同形式具體表現而非 解譯爲囿於此處所列舉的特定具體實施例。反而此等實施 例僅供讓本揭示變成更徹底更完整，且全然傳遞本發明之 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

裝 气丁 494573 五、發明説明（6 ) 範圍給熟諳技藝人士。附圖巾，各層及各區厚度經誇張以 求清晰。也須了解當一層被稱作爲於另一層或基板"之上" 時’該層可直接位於另-層或基板上，也可存在有中間插 置層。此外，此處所述及所示之各具體實施例也包括其互 補導電類型具體實施例。 圖1爲剖面圖顯示根據本發明之第一具體實施例之非揮 發性記憶體裝置結構，以及圖2爲剖面圖顯示根據本發明 之第二具體實施例之非揮發性記憶體裝置結構。附圖中， 參考符號，，a"及” b，，分別表示記憶胞陣列區及周邊電路 區0 參照圖1，P高離層3設置於半導體基板！之預定區。隔離 層3界限記憶胞陣列區a的第一主動區，以及周邊電路區b 的第^及第Z主動區。幸交佳使用三^井技術形《的第一井 5，第二井7b及口袋井7a係設置於半導體基板1。第一井 5係設置於半導體基板i之記憶胞陣列區3，而口袋井〜係 被第井5所圍繞。又第二井7b環繞周邊電路區b之第二 王動區。第一井5攙雜一種導電類型雜質，該導電類型係 與半導體基板1的導電類型相反；而口袋井&及第二井^ 攙雜具有半導體基板1相同導電類型的雜質。因此，若半 導體基板1爲p型基板，則第一井5爲n型井，而口袋井h 及第二井7b爲p型井。結果，口袋井&與半導體基板it 隔離。又第二井7b具有某種雜質濃度，該雜質濃度係高 於半導體基板1之雜質濃度。 高電壓閘圖樣2 4 h係位於第三主動區的預定區域。高電

裝 η -9 - 五、發明説明（7 ) 壓閘，樣24h係由高電壓閘絕緣層17及高電壓閘極川循 序堆登組成。較佳高電壓閘絕緣層i 7爲第一閘氧化物層 八厚度夠大而可忍爻鬲電壓例如非揮發性記憶體裝置之 程式化電壓或抹消電壓。例如第一閘氧化物層之厚度爲 2 0 0埃至4 G G埃。〶電壓閘圖樣2 4 h之側壁以閘間隔體 26b覆盍。高電壓源/汲區3〇h形成於第三主動區，第三 主動區係位於问電壓閘圖樣2 4 h兩側上。較佳高電壓源/ 汲區30h具有LDD形狀。高電壓閘圖樣24h及高電壓源/ 没區30h組成高電壓m〇S電晶體。 低電壓閘圖、樣24^係位於第二主動區之預定區域。低電 壓閘圖樣241係由低電壓閘絕緣層21及低電壓閘極231循 序堆疊組成。較佳低電壓閘絕緣層2丨爲第二閘氧化物 層，孩層比第一閘氧化物層更薄。例如，第二閘氧化物層 之厚度爲50埃至1〇〇埃。低電壓閘圖樣241側壁覆蓋有閘 間隔體2 6 b。低電壓源/汲區2 8丨形成於第二主動區，該第 二主動區係位於低電壓閘圖樣241兩側上。較佳低電壓源 /汲區2 8 1具有L D D形狀。較佳低電壓源/汲區2 8丨係比高 電壓源/汲區3 Oh更淺.。低電壓閘圖樣241及低電壓源/汲 區2 8 1組成低電壓μ Ο S電晶體。 記憶胞閘圖樣2 4 c設置於部分第一主動區亦即第一區 上。記憶胞閘圖樣2 4 c包含記憶胞閘絕緣層1 4及記憶胞問 極2 3 c循序堆疊。記憶胞閘絕緣層1 4係由隧道氧化物層 9、碎氮化物層圖樣1 1及頂氧化物層圖樣〗3循序堆叠組 成。記憶胞閘極2 3 c跨越第一區上。又選擇閘圖樣2 4 s設

置於弟i動區〈另一部分上，換言之第二區。選擇閘圖 樣24s包含選擇閘絕緣層21以及選擇閘極23s循序堆疊。 選擇閘極23s跨越第二區上。 記憶胞閘 極23c並聯選擇閘極23s操作。低濃度源/汲區 2 5形成於第一王動區。琢第一主動區係位於選擇閘圖樣 24s及記憶胞閘圖樣24c兩側上。低濃度源/没區25之雜 質濃度係低於低電壓源/汲區281以及高電壓源/汲區3〇h 的雜貝很度。選擇閘圖樣2 4 s及於其兩側的低濃度源/没 =25組成選擇電晶體；記憶胞閘圖樣及於其兩側的低 k度源/汲區2 5組成記憶胞電晶體。選擇電晶體係對應於 NAND型快閃記憶體裝置之電.源選擇電晶體或接地選擇電 晶體。 包括選擇電晶體及記憶胞電晶體的記憶胞陣列區a係以 間隔體絕緣脣圖樣2 6 a覆蓋。包括間隔體絕緣層圖樣2 6 a 、低電壓MOS電晶體及高電壓M〇s電晶體的半導體基板 係以層間介電層3 1覆蓋。 參考圖2 ’絕緣層53、第一井55、口袋井57a及第二井 57b係設置於半導體基板51。間隔層53，第一井55，口 袋井57a及第二井57b具有圖1所示第一具體實施例的相 同結構。低電壓Μ 0 S電晶體及高電壓μ 0 S電晶體排列於 周電路區b。低電壓Μ 0 S電晶體具有圖1具體實施例的相 同結構。換言之’低電歷：Μ 0 S電晶體包含低電壓閘圖樣 741形成於第二井57b的第二主動區；以及低電壓源及區 7 8 1形成於位在低電壓閘圖樣7 4 1兩側上的第二主動區。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 494573 A7 B7 五、發明説明（9 低電壓閘圖樣7 4 1係由低電壓閘絕緣層7 1以及低電壓閘極 7 3 1循序堆疊組成。較佳低電壓絕緣層7 1類似圖1第一具 體實施例，係由厚5 0埃至1 〇 〇埃的薄層氧化物層形成。 高電壓MO S電晶體也具有圖1第一具體實施例的相同結 構。換言之，高電壓MOS電晶體包含高電壓閘圖樣74h 形成於周邊電路區b的第三主動區上；以及高電壓源/没區 8〇h形成於位在高電壓閘圖樣74}1兩側的第三主動區。高 電壓閘圖樣7 4 h係由高電壓閘絕緣層6 7及高電壓閘極7 3 h 循序堆疊組成。高電壓閘絕緣層6 7類似圖i第一具體實施 例，係由厚2 0 0埃至4 0 0埃之厚層氧化物層組成。高電壓 閘圖樣7 4 h及低電壓閘圖樣7 4 1側壁以間隔體7 6 b覆蓋。 選擇電晶體及記憶胞電晶體係設置於記憶胞陣列區a。 兄憶胞電晶體具有圖1第一具體實施例之相同結構。換言 之’記憶胞電晶體包含記憶胞閘絕緣層6 4及記憶胞閘極 73c，循序堆疊於口袋井57a内部界定的第一主動區之第 區上，而记憶胞閘絕緣層6 4係由隨道氧化物層5 9、石夕 氮化物層圖樣6 1及頂氧化物層圖樣6 3循序堆疊組成。記 隐胞閘絕緣層6 4之相當氧化物厚度係大於低電壓閘絕緣 層7 4 1厚度。 Έ方面，不似圖1第一具體實施例，選擇電晶體具有記 憶胞電晶體的相同結構。換言之，選擇電晶體包含一個由 該記憶胞閘絕緣層6 4組成的選擇閘圖樣7 4 s以及一個選擇 閘極7 3 s循序堆疊於第一主動區之第二區。低濃度源/没 區75形成於第一主動區，其係位於選擇閘圖樣7“及記憶 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 玎 ❿線 494573 A7

胞閘圖樣7 4 c兩側上。 包括選擇電晶體及記情胞雷η 間隔-绍接“这的?己憶胞陣列區a係以 間隔組絕緣層圖樣7 6 a覆蓋。 ⑹、低電壓MQS電晶體及高電壓M〇s電晶體 ^ 基板全體表面係以層間介電層8 i覆蓋。 .月a 其次，參照圖3至"各圖説明根^ 憶體裝置之製法。夂岡+ ^ 彳义非禪發性记 「h 、' t 各圖巾，標示爲參考編號「a」及 b」（邵分分別表示記憶胞陣列區及周邊電路區。 圖3至7爲剖面圖顯示圖工所示非揮發性記憶體裝置之製 :’圖8至"爲剖面圖，顯示圖2所示非揮 置之製法。 ^ 參照圖3，隔離層3形成於p型半導體基板丨預定區，藉 ，界足第-主動區於記憶胞陣列“；以及第二主動區及 第,主動區於周邊電路區b。N型雜質植入記憶胞陣列區a 之半導體基板1，因而形成Μ第一井5型雜質植入第 一井5及邵分周邊電路區b而形成一個被第一井$包圍的ρ 型口袋井7a，以及一個包圍第二主動區的p型第二井7b。 第一井5、第二井7b及口袋井7&可使用習知三重井方法製 成。結果，口袋井7 a與半導體基板}電隔離，而第二井7b 之雜質濃度係高於半導體基板1之雜質濃度。 記憶胞閘絕緣層14形成於半導體基板之具有第一井5、 第一井7 b及口袋井7 a之全體表面上。記憶胞閘絕緣層J 4 係經由循序沉積隧道氧化物層9、矽氮化物層丨i及頂氧化 物層1 3製成。頂氧化物層1 3係經由加熱碎氮化物層1 1或 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 494573 Α7 Β7 五、發明説明（Ή ) 沉積CVD氧化物層於碎氮化物層11上形成。第一光阻圖 樣1 5遮蓋第一主動區的第一區，且係形成於頂氧化物層 1 3上。 參照圖4，記憶胞閘絕緣層1 4使用第一光阻圖樣1 5作爲 钱刻罩银刻’藉此曝露周邊電路區b的第二及第三主動區 以及第一主動區的第二區。如此，如圖4所示，記憶胞閘 絕緣層1 4僅存在於©比鄰第二區的該第一區。然後去除第 一光阻圖樣1 5。第一光阻圖樣1 5被去除的結果所得結構 經加熱氧化而形成南電壓閘絕緣層1 7，換言之第一閘氧 化物層於曝光後的第二及第三主動區及曝光後的第二區。 此時，高電壓閘絕緣層1 7亦即熱氧化物層幾乎未形成於 記憶胞閘絕緣層1 4。高電壓閘絕緣層i 7形成爲其厚度足 夠忍受非揮發性記憶體裝置之程式化電壓或抹消電壓。例 如，較佳高電壓閘絕緣層i 7係由厚2 〇 〇埃至4 〇 〇埃之熱氧 化物層形成。然後第二光阻圖樣19形成於半導體基板之 包括高電壓閘絕緣層1 7上。第二光阻圖樣1 9讓高電壓閘 絕緣層17於第二主動區及及第一主動區的第二區曝光。 參照圖5，曝光後的高電壓閘絕緣層} 7使用第二光阻圖 樣1 9作爲蚀刻罩蝕刻，因而曝露第二主動區及第一主動 區第二區。然後去除第二光阻圖樣丨9。結果所得結構經 熱氧化而形成一層低電壓閘絕緣層2丨於曝光後的第二區 以及曝光後的第二主動區。低電壓閘絕緣層2〗係由第二 閘氧化物層製成，低電壓閘絕緣層係比高電壓閘絕緣層 17更薄。例如，較佳第二閘氧化物層係由厚刈埃至

A7 B7 五、發明説明（12 ) 埃的熱乳化物層形成。導電層23形成於半導體基板包括 低電壓閘絕緣層21的全體表面上。導電層23可由攙雜多 晶矽層或複晶金屬矽化物層製成。 參照圖6，導電層23經圖樣化而形成記憶胞閘極23c跨 第區上，以及選擇閘極23s跨第二區上，且同時形成低 私壓閘極231跨第二主動區上，以及高電壓閘極23h跨第 二王動區上。選擇閘極2 3 s以及於其下方的低電壓閘絕緣 層2 1組成選擇閘圖樣2 4 s ;以及記憶胞閘極2 3 c及於其下 方的記憶胞閘絕緣層1 4組成記憶胞閘圖樣2 4 ^。同理，低 電壓閘極2 3 1及其下方的低電壓閘絕緣層2 i組成低電壓閘 圖樣2 4 1 ;以及高電壓閘極2· 3 h及其下方的高電壓閘絕緣 層1 7組成高電壓閘圖樣2 4 h。 N型雜質使用閘極23s、23c、231及23h以及隔離層3 作爲離子植入罩，以lxl〇12至lxl〇i4離子原子/平方厘米劑 里植入第一至第三主動區。結果，低濃度源/汲區2 5形成 於閘極2 3 s、2 3 c、2 3 1及2 3 h兩側的主動區。形成於記憶 胞陣列區a的低濃度源/汲區2 5係對應於第一源/汲區，亦 即選擇電晶體及記憶胞電晶體之源/汲區。間隔體絕緣層 2 6係形成於半導體基板包括低濃度源/汲區2 5之全體表面 上。 參照圖7，於周邊電路區b的間隔體絕緣層2 6經各向異 性蚀刻而形間隔體2 6 b於低電壓閘圖樣2 4 1及高電壓閘圖 樣24h側壁上。如此，間隔體絕緣層圖樣26a維持於記憶 胞陣列區a。然後，N型雜質使用低電壓閘圖樣2 4 1、高電 -15- 本紙張尺度適用中國@家標準(CNS) A4規格(21Qχ297公爱) 494573 A7 B7 五、發明説明（13 ) 壓閘圖樣2 4 h、間隔體2 6 b及隔離·層3作爲離子植入罩， 以5x1 〇14至5x1015離子原子/平方厘米劑量植入第二及第三 主動區，藉此形成高濃度源/汲區2 7及2 9。較佳形成於第 三主動區的高濃度源/汲區2 9係比形成於二第主動區的高 濃度源/汲區27更深。 形成於第二主動區的低濃度源/没區2 5以及高濃度源/汲 區2 7係對應於第二源/汲區2 8 1，亦即低電壓Μ 0 S電晶體 之源/汲區。同理，形成於第三主動區的低濃度源/汲區 2 5及高濃度源/汲區2 9係對應於第三源/汲區3 0 h，換言 之向電壓MOS電晶體之源/没區。結果，圖7所示第二及 第三源/汲區281及30h具有LDD (輕度攙雜汲）結構。層 間介電層31形成於包括高濃度源/汲區27及29之全體表 面上。 雖然前述本發明具體實施例揭示具有N通道低電壓μ 〇 S 電晶體以及Ν通道高電壓MOS電晶體於周邊電路區之非 揮發性記憶體裝置之製造方法，但熟諳技藝人士顯然易知 本發明可應用於具有Ρ -通道低電壓MOS電晶體及卜通道 咼電壓MOS電晶體，以及Ν -通道低電壓MOS電晶體和 Ν -通道南電麼Μ 0 S電晶體於周邊電路區的非揮發性記憶 體裝置。 參照圖8,隔離層53、第一井55、口袋井57a及第二井 57b使用圖3所述相同方式形成於P型半導體基板51。因 此，第一主動區界定於記憶胞陣列區a，第二及第三主動 區界定於周邊電路區b。記憶胞閘絕緣層形成於半導體基 ___ -16- ¥紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐)" " ~ A7 B7 五、發明説明（14 ) 板I包括隔離層53、第一井55、口袋井57a及第二井57b 之全體表面上。記憶胞閘絕緣層係使用圖3所述相同方法 形成。換言之，記憶胞閘絕緣層係經由循序堆疊隧道氧化 物層5 9、矽氮化物層6丨及頂氧化物層6 3形成。覆蓋記憶 胞陣列區a的第一光阻圖樣6 5係形成於記憶胞閘絕緣層 上。 參照圖9 ’周邊電路區b的記憶胞閘絕緣層係使用第一 光阻圖樣6 5作爲蝕刻罩蝕刻，藉此曝露第二及第三主動 區。然後去除第一光阻圖樣6 5。結果所得結構加熱氧化 而形成向電壓閘絕緣層6 7，換言之第一閘氧化物層於曝 光後的第二及第三主動區。較佳第一閘氧化物層係由厚 2 0 0埃至4 0 0埃之熱氧化物層形成。此時，熱氧化物層幾 乎不會形成於存在於記憶胞陣列區a的記憶胞閘絕緣層 上。曝光第二主動區的高電壓閘絕緣層67之第二光阻圖 樣69形成於具有高電壓閘絕緣層67之半導體基板上。 參照圖ίο，高電壓閘絕緣層67使用第二光阻圖樣69作 爲蝕刻罩蝕刻，藉此曝光第二主動區。然後去除第二光阻 圖樣6 9。結果所得結構經加熱氧化而形成低電壓閘絕緣 層7 1於曝光後的第二主動區，低電壓閘絕緣層7 }係比高 電壓閘絕緣層6 7更薄。低電壓閘絕緣層7丨換言之第二閘 氧化物層較佳係由厚50埃至1〇〇埃之熱氧化物層形成。導 電層73形成於半導體基板之包括低電壓閘絕緣層71之全 體表面上。 參照圖1 1，導電層7 3係使用圖6所述相同方式圖樣化， -17- 494573 A7 B7 五、發明説明（15 藉此形成選擇閘極7 3 s、記憶胞閘極7 3 c、低電壓閘極 及鬲電壓閘極73h。如此，形成於選擇閘極73s下方 的選擇閘絕緣層係與圖3至7所示第一具體實施例之選擇 閘絕緣層不同。換言之，選擇閘絕緣層具有與形成於記憶 胞閘極7 3 c下方的記憶胞閘絕緣層6 4相同的結構。易言 之’選擇閘絕緣層係由隧道氧化物層5 9、矽氮化物層圖 樣6 1及，頂氧化物層圖樣6 3循序堆疊組成。選擇閘極7 3 s 及其下方的選擇閘絕緣層6 4組成選擇閘圖樣7 4 s，記憶胞 閘極7 3 c及其下方的記憶胞閘絕緣層6 4組成記憶胞閘圖樣 7 4 c 〇 同時’具有如同第一具體實施例之結構之低電壓閘圖樣 741及咼電壓閘圖樣74h形成於周邊電路區b。低電壓閘 圖樣7 4 1係由低電壓閘絕緣層7丨及低電壓閘極7 3丨循序堆 疊組成，高電壓閘圖樣7 4 h係由高電壓閘絕緣層6 7及高電 壓閘極7 3 h循序堆疊組成。 隨後，間隔體絕緣層圖樣7 6 a、間隔體7 6 b、第一源/汲 區、第二源/汲區及第三源/汲區使用第一具體實施例之相 同方式形成。各個第一源/汲區係由低濃度源/汲區7 5組 成，各第二源/汲區包含低濃度源/汲區7 5及高濃度源/汲 區7 7。又各第三源/汲區包含低濃度源/汲區7 5及高濃度 源/汲區79。層間介電層81形成於半導體基板具有第一至 第三源/汲區之全體表面上。 如前述，根據本發明，可獲得最理想化的記憶胞電晶 體、選擇電晶體、低電壓MOS電晶體及高電壓MOS電晶 體0 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

Claims (1)

1. 494573 A8 B8 C8 ________D8_ 六、申請專利範圍 1· 一種非揮發性記憶體裝置，其具有一個記憶胞陣列區以 及一周邊電路區，該記憶體裝置包含： 一形成於半導體基板的記憶胞陣列區之選擇電晶體， 該選擇電晶體包括一選擇閘圖樣，該選擇閘圖樣係由一 層選擇閘絕緣層及一層選擇閘極循序堆疊組成； 一形成於半導體基板的記憶胞電陣列區之記憶胞電晶 體’該記憶胞電晶體包括一種記憶胞閘圖樣，該記憶胞 閘圖樣係由一層記憶胞閘絕緣層及一記憶胞閘極循序堆 畳組成，該記憶胞閘絕緣層具有一層隧道氧化物層、一 層矽氮化物層以及一層頂氧化物層循序堆疊； 一形成於半導體基板的周邊電路區之高電壓MOS電晶 體’該高電壓Μ 0 S電晶體包括一種高電壓閘圖樣，該 南電壓閘圖樣係由一層高電壓絕緣層及一高電壓閘極循 序堆疊組成，該高電壓閘絕緣層係由第一閘氧化物層形 成；以及 一形成於半導體基板的周邊電路區之低電壓M〇s電晶 植’该低電壓Μ 0 S電晶體包括一種低電壓閘圖樣，該 低電壓閘圖樣係由一層低電壓絕緣層及一個低電壓閘極 循序堆®組成，其中該低電壓閘絕緣層係由比第一閘氧 化物層更薄的第二閘氧化物層形成，第二閘氧化物層之 厚度係小於記憶胞閘絕緣層之相當氧化物厚度。 2·如申请專利範圍第i項之非揮發性記憶體裝置，其中該 選擇閘絕緣層係與第二氧化物層相同。 3.如申請專利範圍第丨項之非揮發性記憶體裝置，其中該 •19- 選擇閘絕緣層係與記憶胞閘絕緣層相同。 4·如申請專利範圍第1項之非揮發性記憶體裝置，其進一 步包含第一源/没區形成於半導體基板，其係位在選擇 閘圖樣及記憶胞閘圖樣兩側。 5·如申請專利範圍第4項之非揮發性記憶體裝置，其進一 步包含第二源/汲區形成於半導體基板，其係位於低電 壓閘圖樣兩側，各該第二源/汲區具有雜質濃度係高於 第一源/汲區之雜質濃度，且具有LDD (輕度攙雜汲）結 構。 6·如申請專利範圍第5項之非揮發性記憶體裝置，其進一 步包含第二源/汲區形成於半導體基板，其係位於高電 壓閘圖樣兩側，各該第三源/汲區具有雜質濃度係等於 或低於第二源/汲區之雜質濃度，且具有LDD結構。 7·如申請專利範圍第6項之非揮發性記憶體裝置，其中該 第三源/汲區係比第二源/汲區更深。 8.如申請專利範圍第1項之非揮發性記憶體裝置，其進一 步包含： 一形成於半導體基板的記憶胞陣列區之口袋井；以及 一第一井，該第一井係環繞口袋井、記憶胞電晶體及 以形成於口袋井的選擇電晶體。 9·如申請專利範圍第8項之非揮發性記憶體裝置，其進一 步包含一形成於半導體基板的周邊電路區預定區域的第 二井，低電壓MOS電晶體係形成於第二井。 10·種製造一於一片半導體基板上之非揮發性記憶體裝置 -20- ^4573 A8 B8 C8

   之方法，该半導體基板具有一記憶胞陣列區以及一周迻 電路區，該方法包含： 形成一層隔離層於半導體基板之預定區，俾界定一第 一主動區於該記憶胞陣列區，同時界定第二及第三主動 區於該周邊電路區； 循序形成一層隧道氧化物層、一層矽氮化物層以及一 層頂氧化物層於結果所得之具有隔離層的結構全體表面 上·’ 圖樣化咸頂氧化物層、♦氮化物層及隧道氧化物層， 俾形成一層記憶胞閘絕緣層，該記憶胞閘絕緣層係由一 隧道氧化物層圖樣、一矽氮化物層圖樣以及一個頂氧化 物層圖樣循序堆疊於第一主動區之第一區組成；同時曝 光該第一主動區之第二區、第二主動區及第三主動區； 形成第一閘氧化物層於曝光後的第一主動區之第二 區、曝光後的第二主動區及曝光後的第三主動區上； 圖樣化第一閘氧化物層俾曝光第一主動區之第二區及 第二主動區；以及 形成一層第二閘氧化物層於曝光後之第一主動區的第 二區以及曝光後的第二區，該第二閘氧化物層之厚度係 小於第一閘氧化物層厚度，以及記憶胞閘絕緣層的相當 氧化物厚度。 11.如申请專利範圍第1 〇項之方法，其進一步包含： 形成一第一井於半導體基板的記憶胞陣列區； 形成一口袋井係由該第一井所包圍；以及 -21 - 本紙張尺度適用中國國豕標準(CNS) A4規格(21〇X 297公爱)

   裝 訂 線

   494573 A8 B8 C8

   /成H包圍於半導體基板之周邊電路區内部的 第二主動區。 12·如申請專利範圍第丨〇項之方法，其進一步包含： 形成層一導電層於結果所得結構之形成第二閘氧化物 層的全體表面上；以及 圖樣化孩導電層而形成一個選擇閘極跨第一主動區之 第二區上，一記憶胞閘極跨第一主動區之第一區上，一 個低電壓閘極跨第二主動區卜，以芯 ^ &广 助^上，以及一咼電壓閘極跨第 三主動區上。 13.種製化於半導體基板之非揮發性記憶體裝置之方 法，忒半導體基板具有一記憶胞陣列區以及一周邊電路 區，該方法包含： 形成一層隔離層於半導體基板的預定區，俾界定一第 主動£於ΰ己憶胞陣列區，同時界定一第二及一第三主 動區於該周邊電路區； 循序形成一層隧道氧化物層、一層矽氮化物層以及一 層頂氧化物層於半導體基板之具有隔離層的全體表面 上； 循序圖樣化頂氧化物層、矽氮化物層及隧道氧化物層 而形成一層記憶胞閘絕緣層，該記憶胞閘絕緣層係由一 個隧道氧化物層圖樣、一個矽氮化物層圖樣以及一頂氧 化物層圖樣循序堆疊於第一主動區組成，同時曝光該第 二主動區及第三主動區； 形成一層第一閘氧化物層於曝光後的第二主動區及曝 -22- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐）

   裝 線 494573

   光後的第三主動區上； 圖樣化第一閘氧化物層，俾曝光第二區；以及 形成一層第二閘氧化物層於曝光後的第二，該第二閘 氧化物層之厚度係小於第一閘氧化物層厚度，以及記憶 胞閘絕緣層的相當氧化物厚度。 14·如申請專利範圍第！ 3項之方法，其進一步包含： 形成一第一井於半導體基板的記憶胞陣列區内部； 形成一口袋井係由該第一井所圍繞；以及 形成一第二井圍繞第二主動區於半導體基板的周邊電 路區内部。 15·如申請專利範圍第i 3項之方法，其進一步包含： 形成層一導電層於結果所得結構之具有第二閘氧化物 層的全體表面上；以及 圖樣化孩導電層而形成一個記憶胞閘極跨第一主動區 之第一區上，一選擇閘極跨第一主動區之第二區上，一 低電壓閘極跨第二主動區上，以及一高電壓閘極 主動區上。 - -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)