JP2001060675A - 不揮発性の電気的書き換えが可能な半導体メモリ素子 - Google Patents
不揮発性の電気的書き換えが可能な半導体メモリ素子Info
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- JP2001060675A JP2001060675A JP11235199A JP23519999A JP2001060675A JP 2001060675 A JP2001060675 A JP 2001060675A JP 11235199 A JP11235199 A JP 11235199A JP 23519999 A JP23519999 A JP 23519999A JP 2001060675 A JP2001060675 A JP 2001060675A
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Abstract
(57)【要約】
【課題】例えばＭＯＮＯＳ型あるいはＭＮＯＳ型といっ
た不揮発性の電気的書き換えが可能な半導体メモリ素子
であって、ブースター・ゲートと同じ機能を有し、しか
も、製造工程が増えることのない半導体メモリ素子を提
供する。 【解決手段】メモリ素子は、（イ）半導体基板１０に形
成された、ソース／ドレイン領域２３、及び、該ソース
／ドレイン領域２３に挟まれたチャネル形成領域２４、
（ロ）チャネル形成領域２４の上方に設けられ、積層膜
２０Ａ，２０Ｂ，２０Ｃから成り、チャネル形成領域２
４と対向する平面内に離散化された電荷トラップを有
し、電荷が注入され、あるいは又、引き抜かれることに
よって情報を記憶する電荷蓄積部２０、（ハ）電荷蓄積
部２０の上に形成されたゲート電極２１、並びに、
（ニ）半導体基板１０に形成された、メモリ素子のプロ
グラム時にゲート電極を昇圧するための昇圧用電極３０
を備えている。
た不揮発性の電気的書き換えが可能な半導体メモリ素子
であって、ブースター・ゲートと同じ機能を有し、しか
も、製造工程が増えることのない半導体メモリ素子を提
供する。 【解決手段】メモリ素子は、（イ）半導体基板１０に形
成された、ソース／ドレイン領域２３、及び、該ソース
／ドレイン領域２３に挟まれたチャネル形成領域２４、
（ロ）チャネル形成領域２４の上方に設けられ、積層膜
２０Ａ，２０Ｂ，２０Ｃから成り、チャネル形成領域２
４と対向する平面内に離散化された電荷トラップを有
し、電荷が注入され、あるいは又、引き抜かれることに
よって情報を記憶する電荷蓄積部２０、（ハ）電荷蓄積
部２０の上に形成されたゲート電極２１、並びに、
（ニ）半導体基板１０に形成された、メモリ素子のプロ
グラム時にゲート電極を昇圧するための昇圧用電極３０
を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性の電気的
書き換えが可能な半導体メモリ素子、より詳しくは、所
謂ＭＯＮＯＳ型あるいはＭＮＯＳ型の不揮発性の電気的
書き換えが可能な半導体メモリ素子に関する。
書き換えが可能な半導体メモリ素子、より詳しくは、所
謂ＭＯＮＯＳ型あるいはＭＮＯＳ型の不揮発性の電気的
書き換えが可能な半導体メモリ素子に関する。
【０００２】
【従来の技術】不揮発性の電気的書き換えが可能な不揮
発性半導体メモリセルの一種に、ＭＯＮＯＳ型あるいは
ＭＮＯＳ型の半導体メモリ素子（以下、単に半導体メモ
リ素子と呼ぶ）がある。この半導体メモリ素子の模式的
な一部断面図を図１０の（Ａ）に示し、等価回路を図１
０の（Ｂ）に示す。この半導体メモリ素子は、半導体基
板１０に形成された、ソース／ドレイン領域２３、及
び、ソース／ドレイン領域２３に挟まれたチャネル形成
領域２４と、チャネル形成領域２４の上方に設けられ、
積層膜から成る電荷蓄積部２０と、電荷蓄積部２０の上
に形成されたゲート電極２１から構成されている。尚、
ＭＯＮＯＳ型の半導体メモリ素子における積層膜は、図
１０の（Ａ）に示すように、シリコン酸化膜２０Ａとシ
リコン窒化膜２０Ｂとシリコン酸化膜２０Ｃの３層構造
（ＯＮＯ膜）を有し、ＭＮＯＳ型の半導体メモリ素子に
おける積層膜は、シリコン酸化膜とシリコン窒化膜の２
層構造（ＯＮ膜）を有する。尚、等価回路図において、
符号「ＷＬ」は、半導体メモリ素子に接続されたワード
線を示し、符号「ＢＬ」は、半導体メモリ素子に接続さ
れたビット線を示す。
発性半導体メモリセルの一種に、ＭＯＮＯＳ型あるいは
ＭＮＯＳ型の半導体メモリ素子（以下、単に半導体メモ
リ素子と呼ぶ）がある。この半導体メモリ素子の模式的
な一部断面図を図１０の（Ａ）に示し、等価回路を図１
０の（Ｂ）に示す。この半導体メモリ素子は、半導体基
板１０に形成された、ソース／ドレイン領域２３、及
び、ソース／ドレイン領域２３に挟まれたチャネル形成
領域２４と、チャネル形成領域２４の上方に設けられ、
積層膜から成る電荷蓄積部２０と、電荷蓄積部２０の上
に形成されたゲート電極２１から構成されている。尚、
ＭＯＮＯＳ型の半導体メモリ素子における積層膜は、図
１０の（Ａ）に示すように、シリコン酸化膜２０Ａとシ
リコン窒化膜２０Ｂとシリコン酸化膜２０Ｃの３層構造
（ＯＮＯ膜）を有し、ＭＮＯＳ型の半導体メモリ素子に
おける積層膜は、シリコン酸化膜とシリコン窒化膜の２
層構造（ＯＮ膜）を有する。尚、等価回路図において、
符号「ＷＬ」は、半導体メモリ素子に接続されたワード
線を示し、符号「ＢＬ」は、半導体メモリ素子に接続さ
れたビット線を示す。
【０００３】この半導体メモリ素子においては、プログ
ラム時、ゲート電極２１に高い電位（例えば１０ボル
ト）を加えることによって電荷蓄積部２０に電荷（電
子）が注入され、情報（データ）が記憶される。電荷蓄
積部２０における電荷の蓄積は、シリコン窒化膜とシリ
コン酸化膜の境界に存在する離散化された電荷トラップ
に基づいて行われる。電荷蓄積部２０に電荷が存在する
か否かによって半導体メモリ素子の閾値電圧が変わるこ
とにより情報の読み出しを行うことができる。
ラム時、ゲート電極２１に高い電位（例えば１０ボル
ト）を加えることによって電荷蓄積部２０に電荷（電
子）が注入され、情報（データ）が記憶される。電荷蓄
積部２０における電荷の蓄積は、シリコン窒化膜とシリ
コン酸化膜の境界に存在する離散化された電荷トラップ
に基づいて行われる。電荷蓄積部２０に電荷が存在する
か否かによって半導体メモリ素子の閾値電圧が変わるこ
とにより情報の読み出しを行うことができる。
【０００４】ゲート電極２１に加える電位を低くするた
めの技術として、ブースター・ゲートを設ける技術が知
られている。模式的な一部断面図を図１１の（Ａ）に示
し、等価回路を図１１の（Ｂ）に示す半導体メモリ素子
は、図１０の（Ａ）に示した半導体メモリ素子のゲート
電極２１の上に、絶縁膜１００が形成され、絶縁膜１０
０の上に、例えばポリシリコンから成るブースター・ゲ
ート１０１が形成されている。ブースター・ゲート１０
１の平面形状は、ゲート電極２１の平面形状と略同じで
ある。
めの技術として、ブースター・ゲートを設ける技術が知
られている。模式的な一部断面図を図１１の（Ａ）に示
し、等価回路を図１１の（Ｂ）に示す半導体メモリ素子
は、図１０の（Ａ）に示した半導体メモリ素子のゲート
電極２１の上に、絶縁膜１００が形成され、絶縁膜１０
０の上に、例えばポリシリコンから成るブースター・ゲ
ート１０１が形成されている。ブースター・ゲート１０
１の平面形状は、ゲート電極２１の平面形状と略同じで
ある。
【０００５】この半導体メモリ素子に情報を書き込むプ
ログラム時、ゲート電極２１にプリチャージ電位Ｖprc
を与えた後、昇圧用ラインＢＧからブースター・ゲート
１０１に電位Ｖboostを与えることによってゲート電極
２１を昇圧する。ブースター・ゲート１０１とゲート電
極２１との間の容量をＣbg、ゲート電極２１とチャネル
形成領域２４との間の容量をＣonoとしたとき、昇圧後
のゲート電極２１の電位Ｖgは、以下の式（１）で表さ
れる。
ログラム時、ゲート電極２１にプリチャージ電位Ｖprc
を与えた後、昇圧用ラインＢＧからブースター・ゲート
１０１に電位Ｖboostを与えることによってゲート電極
２１を昇圧する。ブースター・ゲート１０１とゲート電
極２１との間の容量をＣbg、ゲート電極２１とチャネル
形成領域２４との間の容量をＣonoとしたとき、昇圧後
のゲート電極２１の電位Ｖgは、以下の式（１）で表さ
れる。
【０００６】［数１］ Ｖg＝Ｖprc＋［Ｃbg／（Ｃbg＋Ｃono）］Ｖboost （１）
【０００７】
【発明が解決しようとする課題】半導体メモリ素子に備
えられたブースター・ゲート１０１は、半導体メモリ素
子に情報を書き込むプログラム時、プリチャージ電位Ｖ
prcを低減する上で効果的な手段である。しかしなが
ら、このような構造を得るためには、絶縁膜１００の形
成、ブースター・ゲート１０１の形成といった、半導体
メモリ素子の製造工程の追加が必要とされ、半導体メモ
リ素子の製造コストの増加、製造時間の延長に繋がる。
えられたブースター・ゲート１０１は、半導体メモリ素
子に情報を書き込むプログラム時、プリチャージ電位Ｖ
prcを低減する上で効果的な手段である。しかしなが
ら、このような構造を得るためには、絶縁膜１００の形
成、ブースター・ゲート１０１の形成といった、半導体
メモリ素子の製造工程の追加が必要とされ、半導体メモ
リ素子の製造コストの増加、製造時間の延長に繋がる。
【０００８】従って、本発明の目的は、例えばＭＯＮＯ
Ｓ型あるいはＭＮＯＳ型といった不揮発性の電気的書き
換えが可能な半導体メモリ素子であって、ブースター・
ゲートと同じ機能を有し、しかも、製造工程が増えるこ
とのない半導体メモリ素子を提供することにある。
Ｓ型あるいはＭＮＯＳ型といった不揮発性の電気的書き
換えが可能な半導体メモリ素子であって、ブースター・
ゲートと同じ機能を有し、しかも、製造工程が増えるこ
とのない半導体メモリ素子を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性の電気的書き換えが可能なメモリ
素子は、（イ）半導体基板に形成された、ソース／ドレ
イン領域、及び、該ソース／ドレイン領域に挟まれたチ
ャネル形成領域、（ロ）チャネル形成領域の上方に設け
られ、積層膜から成り、チャネル形成領域と対向する平
面内に離散化された電荷トラップを有し、電荷が注入さ
れ、あるいは又、引き抜かれることによって情報を記憶
する電荷蓄積部、並びに、（ハ）電荷蓄積部の上に形成
されたゲート電極、から成り、（ニ）半導体基板に形成
された、メモリ素子のプログラム時にゲート電極を昇圧
するための昇圧用電極、を更に備えていることを特徴と
する。
めの本発明の不揮発性の電気的書き換えが可能なメモリ
素子は、（イ）半導体基板に形成された、ソース／ドレ
イン領域、及び、該ソース／ドレイン領域に挟まれたチ
ャネル形成領域、（ロ）チャネル形成領域の上方に設け
られ、積層膜から成り、チャネル形成領域と対向する平
面内に離散化された電荷トラップを有し、電荷が注入さ
れ、あるいは又、引き抜かれることによって情報を記憶
する電荷蓄積部、並びに、（ハ）電荷蓄積部の上に形成
されたゲート電極、から成り、（ニ）半導体基板に形成
された、メモリ素子のプログラム時にゲート電極を昇圧
するための昇圧用電極、を更に備えていることを特徴と
する。
【００１０】本発明の半導体メモリ素子は、ゲート電極
から延在するゲート電極延在部を更に備え、昇圧用電極
はゲート電極延在部と容量結合していることが好まし
い。この場合、昇圧用電極とゲート電極延在部との容量
結合を達成するために、昇圧用電極とゲート電極延在部
との間に絶縁膜が形成されていることが好ましい。ま
た、ゲート電極延在部はワード線に相当し、昇圧用電極
はワード線と平行に延びていることが、構成の簡素化の
観点から好ましい。
から延在するゲート電極延在部を更に備え、昇圧用電極
はゲート電極延在部と容量結合していることが好まし
い。この場合、昇圧用電極とゲート電極延在部との容量
結合を達成するために、昇圧用電極とゲート電極延在部
との間に絶縁膜が形成されていることが好ましい。ま
た、ゲート電極延在部はワード線に相当し、昇圧用電極
はワード線と平行に延びていることが、構成の簡素化の
観点から好ましい。
【００１１】本発明の半導体メモリ素子において、電荷
蓄積部は、シリコン酸化膜とシリコン窒化膜の積層膜
（ＯＮ膜）、若しくは、シリコン酸化膜とシリコン窒化
膜とシリコン酸化膜の積層膜（ＯＮＯ膜）から成ること
が望ましい。また、製造上の容易さの観点から、昇圧用
電極の有する導電型は、ソース／ドレイン領域の導電型
と同じであることが好ましい。具体的には、昇圧用電極
は、半導体基板に形成された帯状の高濃度不純物領域、
あるいは、ウエルから構成することができる。
蓄積部は、シリコン酸化膜とシリコン窒化膜の積層膜
（ＯＮ膜）、若しくは、シリコン酸化膜とシリコン窒化
膜とシリコン酸化膜の積層膜（ＯＮＯ膜）から成ること
が望ましい。また、製造上の容易さの観点から、昇圧用
電極の有する導電型は、ソース／ドレイン領域の導電型
と同じであることが好ましい。具体的には、昇圧用電極
は、半導体基板に形成された帯状の高濃度不純物領域、
あるいは、ウエルから構成することができる。
【００１２】本発明の半導体メモリ素子においては、昇
圧用電極が半導体基板に形成されている。半導体メモリ
素子を製造するとき、通常、周辺回路も併せて製造す
る。例えば、このとき、併せて、昇圧用電極を半導体基
板に形成すればよい。従って、半導体メモリ素子の製造
工程が実質的に増加することはない。
圧用電極が半導体基板に形成されている。半導体メモリ
素子を製造するとき、通常、周辺回路も併せて製造す
る。例えば、このとき、併せて、昇圧用電極を半導体基
板に形成すればよい。従って、半導体メモリ素子の製造
工程が実質的に増加することはない。
【００１３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態に基づき本発明を説明する。
施の形態に基づき本発明を説明する。
【００１４】本発明の半導体メモリ素子の模式的な一部
断面図を図１の（Ａ）及び（Ｂ）に示し、模式的な平面
図を図２に示す。また、等価回路を図３に示す。尚、図
１には、半導体メモリ素子と直列に接続された選択トラ
ンジスタも併せて図示してある。ここで、図１の（Ａ）
及び図１の（Ｂ）は、それぞれ、図２の線Ａ−Ａ及びＢ
−Ｂに沿った模式的な一部断面図である。また、図２に
おいては、ゲート電極、ゲート電極延在部を明確にする
ために、これらに斜線を付し、２つの半導体メモリ素子
を表示した。更には、半導体メモリ素子から構成された
１６ビットのメモリセルアレイの等価回路を図５に示
す。
断面図を図１の（Ａ）及び（Ｂ）に示し、模式的な平面
図を図２に示す。また、等価回路を図３に示す。尚、図
１には、半導体メモリ素子と直列に接続された選択トラ
ンジスタも併せて図示してある。ここで、図１の（Ａ）
及び図１の（Ｂ）は、それぞれ、図２の線Ａ−Ａ及びＢ
−Ｂに沿った模式的な一部断面図である。また、図２に
おいては、ゲート電極、ゲート電極延在部を明確にする
ために、これらに斜線を付し、２つの半導体メモリ素子
を表示した。更には、半導体メモリ素子から構成された
１６ビットのメモリセルアレイの等価回路を図５に示
す。
【００１５】本発明の半導体メモリ素子は、ソース／ド
レイン領域２３、及び、ソース／ドレイン領域２３に挟
まれたチャネル形成領域２４、チャネル形成領域２４の
上方に設けられた電荷蓄積部２０、電荷蓄積部２０の上
に形成されたゲート電極２１、並びに、メモリ素子のプ
ログラム時にゲート電極を昇圧するための昇圧用電極３
０から構成されている。ｎ型不純物を含有するソース／
ドレイン領域２３及びチャネル形成領域２４は、半導体
基板１０、より具体的には、ｐ型シリコン半導体基板１
０に形成されたｎ型ウエル１１内に形成されたｐ型ウエ
ル１２内に設けられている。電荷蓄積部２０は、積層膜
から成り、チャネル形成領域と対向する平面内に離散化
された電荷トラップを有し、電荷が注入され、あるいは
又、引き抜かれることによって情報を記憶する。具体的
には、電荷蓄積部２０は、シリコン酸化膜（ＳｉＯ2）
２０Ａとシリコン窒化膜（ＳｉＮ）２０Ｂとシリコン酸
化膜（ＳｉＯ2）２０Ｃの積層膜（ＯＮＯ膜）から成
る。尚、電荷蓄積部２０は、シリコン酸化膜（Ｓｉ
Ｏ2）とシリコン窒化膜（ＳｉＮ）の積層膜（ＯＮ膜）
から構成されていてもよい。即ち、電荷蓄積部２０は、
チャネル形成領域２４と対向する平面内（具体的には、
シリコン窒化膜とシリコン酸化膜の境界）に離散化され
た電荷トラップを有する。各半導体メモリ素子は、例え
ばＬＯＣＯＳ構造を有する素子分離領域１３によって電
気的に分離されている。
レイン領域２３、及び、ソース／ドレイン領域２３に挟
まれたチャネル形成領域２４、チャネル形成領域２４の
上方に設けられた電荷蓄積部２０、電荷蓄積部２０の上
に形成されたゲート電極２１、並びに、メモリ素子のプ
ログラム時にゲート電極を昇圧するための昇圧用電極３
０から構成されている。ｎ型不純物を含有するソース／
ドレイン領域２３及びチャネル形成領域２４は、半導体
基板１０、より具体的には、ｐ型シリコン半導体基板１
０に形成されたｎ型ウエル１１内に形成されたｐ型ウエ
ル１２内に設けられている。電荷蓄積部２０は、積層膜
から成り、チャネル形成領域と対向する平面内に離散化
された電荷トラップを有し、電荷が注入され、あるいは
又、引き抜かれることによって情報を記憶する。具体的
には、電荷蓄積部２０は、シリコン酸化膜（ＳｉＯ2）
２０Ａとシリコン窒化膜（ＳｉＮ）２０Ｂとシリコン酸
化膜（ＳｉＯ2）２０Ｃの積層膜（ＯＮＯ膜）から成
る。尚、電荷蓄積部２０は、シリコン酸化膜（Ｓｉ
Ｏ2）とシリコン窒化膜（ＳｉＮ）の積層膜（ＯＮ膜）
から構成されていてもよい。即ち、電荷蓄積部２０は、
チャネル形成領域２４と対向する平面内（具体的には、
シリコン窒化膜とシリコン酸化膜の境界）に離散化され
た電荷トラップを有する。各半導体メモリ素子は、例え
ばＬＯＣＯＳ構造を有する素子分離領域１３によって電
気的に分離されている。
【００１６】半導体メモリ素子は、ゲート電極２１から
延在するゲート電極延在部２２を更に備えている。そし
て、昇圧用電極３０はゲート電極延在部２２と容量結合
している。具体的には、昇圧用電極３０とゲート電極延
在部２２との間には、ＳｉＯ 2から成る絶縁膜３１が形
成されている。尚、ゲート電極延在部２２はワード線Ｗ
Ｌに相当し、昇圧用電極３０（図５では、記号「ＢＧ」
で表す）はワード線ＷＬと平行に延びている。また、昇
圧用電極３０は、半導体基板１０に形成された帯状の高
濃度不純物領域（ｎ+領域）から構成されている。昇圧
用電極３０の有する導電型は、ソース／ドレイン領域２
３の導電型と同じｎ型である。
延在するゲート電極延在部２２を更に備えている。そし
て、昇圧用電極３０はゲート電極延在部２２と容量結合
している。具体的には、昇圧用電極３０とゲート電極延
在部２２との間には、ＳｉＯ 2から成る絶縁膜３１が形
成されている。尚、ゲート電極延在部２２はワード線Ｗ
Ｌに相当し、昇圧用電極３０（図５では、記号「ＢＧ」
で表す）はワード線ＷＬと平行に延びている。また、昇
圧用電極３０は、半導体基板１０に形成された帯状の高
濃度不純物領域（ｎ+領域）から構成されている。昇圧
用電極３０の有する導電型は、ソース／ドレイン領域２
３の導電型と同じｎ型である。
【００１７】図３に示す等価回路において、符号
「Ｃbg」は、昇圧用電極３０とゲート電極延在部２２と
の間の容量を示し、符号「Ｃono」は、ゲート電極２１
とチャネル形成領域２４との間の容量を示し、符号「Ｗ
Ｌ」は、半導体メモリ素子に接続されたワード線を示
し、符号「ＢＧ」は昇圧用電極を示す。
「Ｃbg」は、昇圧用電極３０とゲート電極延在部２２と
の間の容量を示し、符号「Ｃono」は、ゲート電極２１
とチャネル形成領域２４との間の容量を示し、符号「Ｗ
Ｌ」は、半導体メモリ素子に接続されたワード線を示
し、符号「ＢＧ」は昇圧用電極を示す。
【００１８】半導体メモリ素子と直列に接続された選択
トランジスタは、ｐ型ウエル１２内に形成された、ソー
ス／ドレイン領域４３と、これらのソース／ドレイン領
域４３に挟まれたチャネル形成領域４４、及び、チャネ
ル形成領域４４の上方にＳｉＯ2から成るゲート絶縁膜
４０を介して形成されたゲート電極４１から構成されて
いる。ゲート電極４１の延在部４２は、ワード線ＳＧに
相当する。尚、一方のソース／ドレイン領域（ドレイン
領域）４３は、半導体メモリ素子を構成するソース／ド
レイン領域（ソース領域）２３と共通である。他方のソ
ース／ドレイン領域（ソース領域）４３は、共通のソー
ス線ＳＬに接続されている。
トランジスタは、ｐ型ウエル１２内に形成された、ソー
ス／ドレイン領域４３と、これらのソース／ドレイン領
域４３に挟まれたチャネル形成領域４４、及び、チャネ
ル形成領域４４の上方にＳｉＯ2から成るゲート絶縁膜
４０を介して形成されたゲート電極４１から構成されて
いる。ゲート電極４１の延在部４２は、ワード線ＳＧに
相当する。尚、一方のソース／ドレイン領域（ドレイン
領域）４３は、半導体メモリ素子を構成するソース／ド
レイン領域（ソース領域）２３と共通である。他方のソ
ース／ドレイン領域（ソース領域）４３は、共通のソー
ス線ＳＬに接続されている。
【００１９】半導体メモリ素子及び選択トランジスタは
層間絶縁層５０で覆われており、層間絶縁層上にはビッ
ト線ＢＬが形成されている。半導体メモリ素子の一方の
ソース／ドレイン領域２３（ドレイン領域）は、コンタ
クトホール５１を介してビット線ＢＬに接続されてい
る。
層間絶縁層５０で覆われており、層間絶縁層上にはビッ
ト線ＢＬが形成されている。半導体メモリ素子の一方の
ソース／ドレイン領域２３（ドレイン領域）は、コンタ
クトホール５１を介してビット線ＢＬに接続されてい
る。
【００２０】図５に示すように、半導体メモリ素子を構
成するゲート電極延在部２２に相当するワード線ＷＬ、
選択トランジスタから延びるワード線ＳＧ及び昇圧用電
極３０（ＢＧ）は、ロウ・デコーダに接続されており、
ロウ・デコーダによってワード線ＷＬ、ワード線ＳＧ及
び昇圧用電極３０（ＢＧ）の選択が行われる。一方、ビ
ット線ＢＬはカラム・デコーダに接続されており、カラ
ム・デコーダによってビット線ＢＬの選択が行われる。
成するゲート電極延在部２２に相当するワード線ＷＬ、
選択トランジスタから延びるワード線ＳＧ及び昇圧用電
極３０（ＢＧ）は、ロウ・デコーダに接続されており、
ロウ・デコーダによってワード線ＷＬ、ワード線ＳＧ及
び昇圧用電極３０（ＢＧ）の選択が行われる。一方、ビ
ット線ＢＬはカラム・デコーダに接続されており、カラ
ム・デコーダによってビット線ＢＬの選択が行われる。
【００２１】尚、半導体メモリ素子から構成された１６
ビットのメモリセルアレイの等価回路を図６に示すよう
に、半導体メモリ素子を構成するゲート電極延在部２２
に相当するワード線ＷＬ、及び、選択トランジスタから
延びるワード線ＳＧをロウ・デコーダに接続し、ロウ・
デコーダによってワード線ＷＬ及びワード線ＳＧの選択
を行い、昇圧用電極３０（ＢＧ）を昇圧制御回路に接続
してもよい。
ビットのメモリセルアレイの等価回路を図６に示すよう
に、半導体メモリ素子を構成するゲート電極延在部２２
に相当するワード線ＷＬ、及び、選択トランジスタから
延びるワード線ＳＧをロウ・デコーダに接続し、ロウ・
デコーダによってワード線ＷＬ及びワード線ＳＧの選択
を行い、昇圧用電極３０（ＢＧ）を昇圧制御回路に接続
してもよい。
【００２２】半導体メモリ素子に情報を書き込むプログ
ラム動作を、図４を参照して、以下、説明する。尚、ロ
ウ・デコーダと半導体メモリ素子及び昇圧用電極３０と
の間には、トランスファー・トランジスタＭ1，Ｍ2が配
設されている。先ず、カラム・デコーダによりビット線
ＢＬを選択し、選択された半導体メモリ素子のビット線
に適切な電圧を印加し、且つ、選択された半導体メモリ
素子に直列接続された選択トランジスタをオフ状態とす
る。次いで、半導体メモリ素子のゲート電極２１にトラ
ンスファー・トランジスタＭ1を介してプリチャージ電
位Ｖprcを加えるが、このとき、トランスファー・トラ
ンジスタＭ1，Ｍ2のゲート電極にはプリチャージ電位Ｖ
prc以上の電位を加える。尚、トランスファー・トラン
ジスタＭ1，Ｍ2のトランジスタの閾値電圧Ｖthにプリチ
ャージ電位Ｖprcを加えた電位を、トランスファー・ト
ランジスタＭ1，Ｍ2のゲート電極に与えることが望まし
い。これによって、トランスファー・トランジスタ
Ｍ1，Ｍ2はオン状態となり、半導体メモリ素子のゲート
電極２１にはプリチャージ電位Ｖprcが加えられる。
ラム動作を、図４を参照して、以下、説明する。尚、ロ
ウ・デコーダと半導体メモリ素子及び昇圧用電極３０と
の間には、トランスファー・トランジスタＭ1，Ｍ2が配
設されている。先ず、カラム・デコーダによりビット線
ＢＬを選択し、選択された半導体メモリ素子のビット線
に適切な電圧を印加し、且つ、選択された半導体メモリ
素子に直列接続された選択トランジスタをオフ状態とす
る。次いで、半導体メモリ素子のゲート電極２１にトラ
ンスファー・トランジスタＭ1を介してプリチャージ電
位Ｖprcを加えるが、このとき、トランスファー・トラ
ンジスタＭ1，Ｍ2のゲート電極にはプリチャージ電位Ｖ
prc以上の電位を加える。尚、トランスファー・トラン
ジスタＭ1，Ｍ2のトランジスタの閾値電圧Ｖthにプリチ
ャージ電位Ｖprcを加えた電位を、トランスファー・ト
ランジスタＭ1，Ｍ2のゲート電極に与えることが望まし
い。これによって、トランスファー・トランジスタ
Ｍ1，Ｍ2はオン状態となり、半導体メモリ素子のゲート
電極２１にはプリチャージ電位Ｖprcが加えられる。
【００２３】プリチャージ時間の経過後、昇圧のための
ブースト電位Ｖboostを、トランスファー・トランジス
タＭ2を介して昇圧用電極３０（ＢＧ）に加える。昇圧
用電極３０はゲート電極延在部２２と容量結合している
ので、ゲート電極延在部２２、更には、ゲート電極２１
の昇圧が開始する。これに伴い、トランスファー・トラ
ンジスタＭ1はオフ状態となり、ゲート電極２１はフロ
ーティング状態となる。そして、最終的にゲート電極２
１の電位Ｖgは、前述の式（１）のとおりとなる。
ブースト電位Ｖboostを、トランスファー・トランジス
タＭ2を介して昇圧用電極３０（ＢＧ）に加える。昇圧
用電極３０はゲート電極延在部２２と容量結合している
ので、ゲート電極延在部２２、更には、ゲート電極２１
の昇圧が開始する。これに伴い、トランスファー・トラ
ンジスタＭ1はオフ状態となり、ゲート電極２１はフロ
ーティング状態となる。そして、最終的にゲート電極２
１の電位Ｖgは、前述の式（１）のとおりとなる。
【００２４】例えば、Ｖg＝１０ボルトにてプログラム
（情報の書込み）を行う場合であって、［Ｃbg／（Ｃbg
＋Ｃono）］＝０．６７、Ｖprc＝Ｖboostとした場合、
Ｖprc＝Ｖboost＝６ボルトとなる。従って、ロウ・デコ
ーダを、１０ボルト系の代わりに６ボルト系のトランジ
スタから構成すればよい。これによって、ロウ・デコー
ダの回路面積の縮小化、低電圧化を図ることができる。
（情報の書込み）を行う場合であって、［Ｃbg／（Ｃbg
＋Ｃono）］＝０．６７、Ｖprc＝Ｖboostとした場合、
Ｖprc＝Ｖboost＝６ボルトとなる。従って、ロウ・デコ
ーダを、１０ボルト系の代わりに６ボルト系のトランジ
スタから構成すればよい。これによって、ロウ・デコー
ダの回路面積の縮小化、低電圧化を図ることができる。
【００２５】以下、本発明の半導体メモリ素子の製造方
法の概要を、図７及び図８を参照して説明する。尚、図
７及び図８の模式的な一部断面図は、図２の線Ａ−Ａに
沿ったと同様の模式的な一部断面図である。
法の概要を、図７及び図８を参照して説明する。尚、図
７及び図８の模式的な一部断面図は、図２の線Ａ−Ａに
沿ったと同様の模式的な一部断面図である。
【００２６】［工程−１００］先ず、ｐ型シリコン半導
体基板から成る半導体基板１０にＬＯＣＯＳ法あるいは
トレンチ・アイソレーション法にて素子分離領域１３を
形成する。そして、図示しない周辺回路を作製する。こ
の周辺回路の作製においてイオン注入を実行するとき、
併せて、半導体基板１０に、ｎ型不純物を含有する帯状
の高濃度不純物領域（ｎ+領域）から構成される昇圧用
電極３０をイオン注入法にて形成する。その後、半導体
メモリ素子及び選択トランジスタを形成すべき半導体基
板１０の領域にイオン注入を行い、ｎ型ウエル１１、ｐ
型ウエル１２を形成する。尚、ウエルの形成と昇圧用電
極３０の形成の順序は任意である。こうして、図７の
（Ａ）に示す構造を得ることができる。
体基板から成る半導体基板１０にＬＯＣＯＳ法あるいは
トレンチ・アイソレーション法にて素子分離領域１３を
形成する。そして、図示しない周辺回路を作製する。こ
の周辺回路の作製においてイオン注入を実行するとき、
併せて、半導体基板１０に、ｎ型不純物を含有する帯状
の高濃度不純物領域（ｎ+領域）から構成される昇圧用
電極３０をイオン注入法にて形成する。その後、半導体
メモリ素子及び選択トランジスタを形成すべき半導体基
板１０の領域にイオン注入を行い、ｎ型ウエル１１、ｐ
型ウエル１２を形成する。尚、ウエルの形成と昇圧用電
極３０の形成の順序は任意である。こうして、図７の
（Ａ）に示す構造を得ることができる。
【００２７】［工程−１１０］次に、露出した半導体基
板の表面に、３層構造の積層膜を形成する。即ち、熱酸
化法にてシリコン酸化膜（ＳｉＯ2膜）２０Ａを形成
し、次いで、その上に、シリコン窒化膜（ＳｉＮ膜）２
０Ｂ、シリコン酸化膜（ＳｉＯ2膜）２０ＣをＣＶＤ法
に基づき形成する。その後、ゲート電極を形成する領域
以外の領域の積層膜を除去する。そして、露出した半導
体基板１０の表面を熱酸化することによって、昇圧用電
極３０の表面に絶縁膜３１を形成し、併せて、選択トラ
ンジスタを構成するゲート絶縁膜４０を形成する。その
後、全面に、ｎ型不純物を含有するポリシリコン層をＣ
ＶＤ法にて形成し、リソグラフィ技術及びドライエッチ
ング技術に基づきポリシリコン層をパターニングする。
これによって、半導体メモリ素子を構成するゲート電極
２１及びゲート電極延在部２２、並びに、選択トランジ
スタを構成するゲート電極４１を得ることができる（図
７の（Ｂ）参照）。
板の表面に、３層構造の積層膜を形成する。即ち、熱酸
化法にてシリコン酸化膜（ＳｉＯ2膜）２０Ａを形成
し、次いで、その上に、シリコン窒化膜（ＳｉＮ膜）２
０Ｂ、シリコン酸化膜（ＳｉＯ2膜）２０ＣをＣＶＤ法
に基づき形成する。その後、ゲート電極を形成する領域
以外の領域の積層膜を除去する。そして、露出した半導
体基板１０の表面を熱酸化することによって、昇圧用電
極３０の表面に絶縁膜３１を形成し、併せて、選択トラ
ンジスタを構成するゲート絶縁膜４０を形成する。その
後、全面に、ｎ型不純物を含有するポリシリコン層をＣ
ＶＤ法にて形成し、リソグラフィ技術及びドライエッチ
ング技術に基づきポリシリコン層をパターニングする。
これによって、半導体メモリ素子を構成するゲート電極
２１及びゲート電極延在部２２、並びに、選択トランジ
スタを構成するゲート電極４１を得ることができる（図
７の（Ｂ）参照）。
【００２８】［工程−１２０］その後、半導体基板１０
にｎ型不純物をイオン注入することによって、半導体メ
モリ素子を構成するソース／ドレイン領域２３、及び、
選択トランジスタを構成するソース／ドレイン領域４３
を形成する。ゲート電極２１，４１の直下の半導体基板
１０には、ソース／ドレイン領域２３に挟まれたチャネ
ル形成領域２４、及び、ソース／ドレイン領域４３に挟
まれたチャネル形成領域４４が形成される（図８参
照）。
にｎ型不純物をイオン注入することによって、半導体メ
モリ素子を構成するソース／ドレイン領域２３、及び、
選択トランジスタを構成するソース／ドレイン領域４３
を形成する。ゲート電極２１，４１の直下の半導体基板
１０には、ソース／ドレイン領域２３に挟まれたチャネ
ル形成領域２４、及び、ソース／ドレイン領域４３に挟
まれたチャネル形成領域４４が形成される（図８参
照）。
【００２９】［工程−１３０］次いで、全面に、例えば
ＳｉＯ2から成る層間絶縁層５０をＣＶＤ法にて形成し
た後、半導体メモリ素子を構成する一方のソース／ドレ
イン領域２３の上方の層間絶縁層５０に開口部を形成
し、開口部内を含む層間絶縁層５０上に配線材料層をス
パッタ法にて形成する。そして、層間絶縁層５０上の配
線材料層をパターニングすることによって、ビット線Ｂ
Ｌを形成することができる。ビット線ＢＬは、開口部内
に埋め込まれた配線材料層から構成されたコンタクトホ
ール５１を介して一方のソース／ドレイン領域２３に電
気的に接続されている。
ＳｉＯ2から成る層間絶縁層５０をＣＶＤ法にて形成し
た後、半導体メモリ素子を構成する一方のソース／ドレ
イン領域２３の上方の層間絶縁層５０に開口部を形成
し、開口部内を含む層間絶縁層５０上に配線材料層をス
パッタ法にて形成する。そして、層間絶縁層５０上の配
線材料層をパターニングすることによって、ビット線Ｂ
Ｌを形成することができる。ビット線ＢＬは、開口部内
に埋め込まれた配線材料層から構成されたコンタクトホ
ール５１を介して一方のソース／ドレイン領域２３に電
気的に接続されている。
【００３０】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれに限定されるものではな
い。昇圧用電極を、例えば、ｎ型ウエルから構成しても
よい。このような構成例を図９の模式的な一部断面図に
示す。尚、図９の模式的な一部断面図は、図２の線Ａ−
Ａに沿ったと同様の模式的な一部断面図である。この例
では、ｎ型ウエル６０が昇圧用電極に相当し、ゲート電
極２１から延びるゲート電極延在部２２は、絶縁膜６１
を介してｎ型ウエル６０と対向している。ｎ型ウエル６
０の表面領域には、ｐ型不純物を含有する拡散領域６２
が形成されているが、この拡散領域６２はどこにも電気
的に接続されておらず、何ら機能しない。このような構
成は、例えば、周辺回路にｐチャネル型ＭＯＳトランジ
スタを作製するとき、併せて作製することができる。
き説明したが、本発明はこれに限定されるものではな
い。昇圧用電極を、例えば、ｎ型ウエルから構成しても
よい。このような構成例を図９の模式的な一部断面図に
示す。尚、図９の模式的な一部断面図は、図２の線Ａ−
Ａに沿ったと同様の模式的な一部断面図である。この例
では、ｎ型ウエル６０が昇圧用電極に相当し、ゲート電
極２１から延びるゲート電極延在部２２は、絶縁膜６１
を介してｎ型ウエル６０と対向している。ｎ型ウエル６
０の表面領域には、ｐ型不純物を含有する拡散領域６２
が形成されているが、この拡散領域６２はどこにも電気
的に接続されておらず、何ら機能しない。このような構
成は、例えば、周辺回路にｐチャネル型ＭＯＳトランジ
スタを作製するとき、併せて作製することができる。
【００３１】
【発明の効果】本発明の半導体メモリ素子においては、
周辺回路を製造するとき、併せて、昇圧用電極を半導体
基板に形成すればよいので、半導体メモリ素子の製造工
程が実質的に増加することはない。従って、半導体メモ
リ素子の製造コストの増加、製造時間の延長を回避する
ことができる。しかも、昇圧用電極を備えているので、
ゲート電極に加える電位を低くすることができ、ロウ・
デコーダの回路面積の縮小化、低電圧化を図ることがで
きる。
周辺回路を製造するとき、併せて、昇圧用電極を半導体
基板に形成すればよいので、半導体メモリ素子の製造工
程が実質的に増加することはない。従って、半導体メモ
リ素子の製造コストの増加、製造時間の延長を回避する
ことができる。しかも、昇圧用電極を備えているので、
ゲート電極に加える電位を低くすることができ、ロウ・
デコーダの回路面積の縮小化、低電圧化を図ることがで
きる。
【図１】本発明のＭＯＮＯＳ型半導体メモリ素子の模式
的な一部断面図である。
的な一部断面図である。
【図２】本発明のＭＯＮＯＳ型半導体メモリ素子の模式
的な平面図である。
的な平面図である。
【図３】本発明のＭＯＮＯＳ型半導体メモリ素子の等価
回路図である。
回路図である。
【図４】選択トランジスタを含めた本発明のＭＯＮＯＳ
型半導体メモリ素子の等価回路図、及び、その動作を説
明する図である。
型半導体メモリ素子の等価回路図、及び、その動作を説
明する図である。
【図５】本発明の半導体メモリ素子から構成された１６
ビットのメモリセルアレイの等価回路である。
ビットのメモリセルアレイの等価回路である。
【図６】本発明の半導体メモリ素子から構成された１６
ビットのメモリセルアレイの、図５とは若干異なる等価
回路である。
ビットのメモリセルアレイの、図５とは若干異なる等価
回路である。
【図７】本発明のＭＯＮＯＳ型半導体メモリ素子の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図８】図７に引き続き、本発明のＭＯＮＯＳ型半導体
メモリ素子の製造方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリ素子の製造方法を説明するための半導体基板等の
模式的な一部断面図である。
【図９】本発明のＭＯＮＯＳ型半導体メモリ素子の変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図１０】従来のＭＯＮＯＳ型半導体メモリ素子の模式
的な一部断面図及び等価回路図である。
的な一部断面図及び等価回路図である。
【図１１】ブースター・ゲートを備えた従来のＭＯＮＯ
Ｓ型半導体メモリ素子の模式的な一部断面図及び等価回
路図である。
Ｓ型半導体メモリ素子の模式的な一部断面図及び等価回
路図である。
１０・・・半導体基板、１１・・・ｎ型ウエル、１２・
・・ｐ型ウエル、１３・・・素子分離領域、２０・・・
電荷蓄積部、２０Ａ，２０Ｃ・・・シリコン酸化膜、２
０Ｂ・・・シリコン窒化膜、２１・・・ゲート電極、２
２・・・ゲート電極延在部、２３・・・ソース／ドレイ
ン領域、２４・・・チャネル形成領域、３０・・・昇圧
用電極、３１・・・絶縁膜、４０・・・絶縁膜、４１・
・・ゲート絶縁膜、４３・・・ソース／ドレイン領域、
４４・・・チャネル形成領域、６０・・・ｎ型ウエル、
６１・・・絶縁膜、６２・・・拡散領域
・・ｐ型ウエル、１３・・・素子分離領域、２０・・・
電荷蓄積部、２０Ａ，２０Ｃ・・・シリコン酸化膜、２
０Ｂ・・・シリコン窒化膜、２１・・・ゲート電極、２
２・・・ゲート電極延在部、２３・・・ソース／ドレイ
ン領域、２４・・・チャネル形成領域、３０・・・昇圧
用電極、３１・・・絶縁膜、４０・・・絶縁膜、４１・
・・ゲート絶縁膜、４３・・・ソース／ドレイン領域、
４４・・・チャネル形成領域、６０・・・ｎ型ウエル、
６１・・・絶縁膜、６２・・・拡散領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】（イ）半導体基板に形成された、ソース／
ドレイン領域、及び、該ソース／ドレイン領域に挟まれ
たチャネル形成領域、 （ロ）チャネル形成領域の上方に設けられ、積層膜から
成り、チャネル形成領域と対向する平面内に離散化され
た電荷トラップを有し、電荷が注入され、あるいは又、
引き抜かれることによって情報を記憶する電荷蓄積部、
並びに、 （ハ）電荷蓄積部の上に形成されたゲート電極、から成
る不揮発性の電気的書き換えが可能なメモリ素子であっ
て、 （ニ）半導体基板に形成された、メモリ素子のプログラ
ム時にゲート電極を昇圧するための昇圧用電極、を更に
備えていることを特徴とする半導体メモリ素子。 - 【請求項２】ゲート電極から延在するゲート電極延在部
を更に備え、 昇圧用電極はゲート電極延在部と容量結合していること
を特徴とする請求項１に記載の半導体メモリ素子。 - 【請求項３】昇圧用電極とゲート電極延在部との間には
絶縁膜が形成されていることを特徴とする請求項２に記
載の半導体メモリ素子。 - 【請求項４】ゲート電極延在部はワード線に相当し、昇
圧用電極はワード線と平行に延びていることを特徴とす
る請求項２に記載の半導体メモリ素子。 - 【請求項５】電荷蓄積部は、シリコン酸化膜とシリコン
窒化膜の積層膜、若しくは、シリコン酸化膜とシリコン
窒化膜とシリコン酸化膜の積層膜から成ることを特徴と
する請求項１に記載の半導体メモリ素子。 - 【請求項６】昇圧用電極の有する導電型は、ソース／ド
レイン領域の導電型と同じであることを特徴とする請求
項１に記載の半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11235199A JP2001060675A (ja) | 1999-08-23 | 1999-08-23 | 不揮発性の電気的書き換えが可能な半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11235199A JP2001060675A (ja) | 1999-08-23 | 1999-08-23 | 不揮発性の電気的書き換えが可能な半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060675A true JP2001060675A (ja) | 2001-03-06 |
Family
ID=16982554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11235199A Pending JP2001060675A (ja) | 1999-08-23 | 1999-08-23 | 不揮発性の電気的書き換えが可能な半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001060675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324860A (ja) * | 2001-03-17 | 2002-11-08 | Samsung Electronics Co Ltd | モノスゲート構造を有する不揮発性メモリ素子及びその製造方法 |
| KR100446308B1 (ko) * | 2002-09-11 | 2004-09-01 | 삼성전자주식회사 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
| US7018890B2 (en) | 2001-10-29 | 2006-03-28 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device and manufacturing method thereof |
-
1999
- 1999-08-23 JP JP11235199A patent/JP2001060675A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324860A (ja) * | 2001-03-17 | 2002-11-08 | Samsung Electronics Co Ltd | モノスゲート構造を有する不揮発性メモリ素子及びその製造方法 |
| JP2008258642A (ja) * | 2001-03-17 | 2008-10-23 | Samsung Electronics Co Ltd | モノスゲート構造を有する不揮発性メモリ素子 |
| JP4610840B2 (ja) * | 2001-03-17 | 2011-01-12 | 三星電子株式会社 | モノスゲート構造を有する不揮発性メモリ素子の製造方法 |
| US7018890B2 (en) | 2001-10-29 | 2006-03-28 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device and manufacturing method thereof |
| KR100446308B1 (ko) * | 2002-09-11 | 2004-09-01 | 삼성전자주식회사 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
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