JP2001060675A - 不揮発性の電気的書き換えが可能な半導体メモリ素子 - Google Patents

不揮発性の電気的書き換えが可能な半導体メモリ素子

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JP2001060675A
JP2001060675A JP11235199A JP23519999A JP2001060675A JP 2001060675 A JP2001060675 A JP 2001060675A JP 11235199 A JP11235199 A JP 11235199A JP 23519999 A JP23519999 A JP 23519999A JP 2001060675 A JP2001060675 A JP 2001060675A
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gate electrode
memory device
electrode
boosting
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Takayuki Emori
孝之 江守
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Abstract

(57)【要約】 【課題】例えばMONOS型あるいはMNOS型といっ
た不揮発性の電気的書き換えが可能な半導体メモリ素子
であって、ブースター・ゲートと同じ機能を有し、しか
も、製造工程が増えることのない半導体メモリ素子を提
供する。 【解決手段】メモリ素子は、(イ)半導体基板10に形
成された、ソース/ドレイン領域23、及び、該ソース
/ドレイン領域23に挟まれたチャネル形成領域24、
(ロ)チャネル形成領域24の上方に設けられ、積層膜
20A,20B,20Cから成り、チャネル形成領域2
4と対向する平面内に離散化された電荷トラップを有
し、電荷が注入され、あるいは又、引き抜かれることに
よって情報を記憶する電荷蓄積部20、(ハ)電荷蓄積
部20の上に形成されたゲート電極21、並びに、
(ニ)半導体基板10に形成された、メモリ素子のプロ
グラム時にゲート電極を昇圧するための昇圧用電極30
を備えている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、不揮発性の電気的
書き換えが可能な半導体メモリ素子、より詳しくは、所
謂MONOS型あるいはMNOS型の不揮発性の電気的
書き換えが可能な半導体メモリ素子に関する。
【0002】
【従来の技術】不揮発性の電気的書き換えが可能な不揮
発性半導体メモリセルの一種に、MONOS型あるいは
MNOS型の半導体メモリ素子(以下、単に半導体メモ
リ素子と呼ぶ)がある。この半導体メモリ素子の模式的
な一部断面図を図10の(A)に示し、等価回路を図1
0の(B)に示す。この半導体メモリ素子は、半導体基
板10に形成された、ソース/ドレイン領域23、及
び、ソース/ドレイン領域23に挟まれたチャネル形成
領域24と、チャネル形成領域24の上方に設けられ、
積層膜から成る電荷蓄積部20と、電荷蓄積部20の上
に形成されたゲート電極21から構成されている。尚、
MONOS型の半導体メモリ素子における積層膜は、図
10の(A)に示すように、シリコン酸化膜20Aとシ
リコン窒化膜20Bとシリコン酸化膜20Cの3層構造
(ONO膜)を有し、MNOS型の半導体メモリ素子に
おける積層膜は、シリコン酸化膜とシリコン窒化膜の2
層構造(ON膜)を有する。尚、等価回路図において、
符号「WL」は、半導体メモリ素子に接続されたワード
線を示し、符号「BL」は、半導体メモリ素子に接続さ
れたビット線を示す。
【0003】この半導体メモリ素子においては、プログ
ラム時、ゲート電極21に高い電位(例えば10ボル
ト)を加えることによって電荷蓄積部20に電荷(電
子)が注入され、情報(データ)が記憶される。電荷蓄
積部20における電荷の蓄積は、シリコン窒化膜とシリ
コン酸化膜の境界に存在する離散化された電荷トラップ
に基づいて行われる。電荷蓄積部20に電荷が存在する
か否かによって半導体メモリ素子の閾値電圧が変わるこ
とにより情報の読み出しを行うことができる。
【0004】ゲート電極21に加える電位を低くするた
めの技術として、ブースター・ゲートを設ける技術が知
られている。模式的な一部断面図を図11の(A)に示
し、等価回路を図11の(B)に示す半導体メモリ素子
は、図10の(A)に示した半導体メモリ素子のゲート
電極21の上に、絶縁膜100が形成され、絶縁膜10
0の上に、例えばポリシリコンから成るブースター・ゲ
ート101が形成されている。ブースター・ゲート10
1の平面形状は、ゲート電極21の平面形状と略同じで
ある。
【0005】この半導体メモリ素子に情報を書き込むプ
ログラム時、ゲート電極21にプリチャージ電位Vprc
を与えた後、昇圧用ラインBGからブースター・ゲート
101に電位Vboostを与えることによってゲート電極
21を昇圧する。ブースター・ゲート101とゲート電
極21との間の容量をCbg、ゲート電極21とチャネル
形成領域24との間の容量をConoとしたとき、昇圧後
のゲート電極21の電位Vgは、以下の式(1)で表さ
れる。
【0006】[数1] Vg=Vprc+[Cbg/(Cbg+Cono)]Vboost (1)
【0007】
【発明が解決しようとする課題】半導体メモリ素子に備
えられたブースター・ゲート101は、半導体メモリ素
子に情報を書き込むプログラム時、プリチャージ電位V
prcを低減する上で効果的な手段である。しかしなが
ら、このような構造を得るためには、絶縁膜100の形
成、ブースター・ゲート101の形成といった、半導体
メモリ素子の製造工程の追加が必要とされ、半導体メモ
リ素子の製造コストの増加、製造時間の延長に繋がる。
【0008】従って、本発明の目的は、例えばMONO
S型あるいはMNOS型といった不揮発性の電気的書き
換えが可能な半導体メモリ素子であって、ブースター・
ゲートと同じ機能を有し、しかも、製造工程が増えるこ
とのない半導体メモリ素子を提供することにある。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性の電気的書き換えが可能なメモリ
素子は、(イ)半導体基板に形成された、ソース/ドレ
イン領域、及び、該ソース/ドレイン領域に挟まれたチ
ャネル形成領域、(ロ)チャネル形成領域の上方に設け
られ、積層膜から成り、チャネル形成領域と対向する平
面内に離散化された電荷トラップを有し、電荷が注入さ
れ、あるいは又、引き抜かれることによって情報を記憶
する電荷蓄積部、並びに、(ハ)電荷蓄積部の上に形成
されたゲート電極、から成り、(ニ)半導体基板に形成
された、メモリ素子のプログラム時にゲート電極を昇圧
するための昇圧用電極、を更に備えていることを特徴と
する。
【0010】本発明の半導体メモリ素子は、ゲート電極
から延在するゲート電極延在部を更に備え、昇圧用電極
はゲート電極延在部と容量結合していることが好まし
い。この場合、昇圧用電極とゲート電極延在部との容量
結合を達成するために、昇圧用電極とゲート電極延在部
との間に絶縁膜が形成されていることが好ましい。ま
た、ゲート電極延在部はワード線に相当し、昇圧用電極
はワード線と平行に延びていることが、構成の簡素化の
観点から好ましい。
【0011】本発明の半導体メモリ素子において、電荷
蓄積部は、シリコン酸化膜とシリコン窒化膜の積層膜
(ON膜)、若しくは、シリコン酸化膜とシリコン窒化
膜とシリコン酸化膜の積層膜(ONO膜)から成ること
が望ましい。また、製造上の容易さの観点から、昇圧用
電極の有する導電型は、ソース/ドレイン領域の導電型
と同じであることが好ましい。具体的には、昇圧用電極
は、半導体基板に形成された帯状の高濃度不純物領域、
あるいは、ウエルから構成することができる。
【0012】本発明の半導体メモリ素子においては、昇
圧用電極が半導体基板に形成されている。半導体メモリ
素子を製造するとき、通常、周辺回路も併せて製造す
る。例えば、このとき、併せて、昇圧用電極を半導体基
板に形成すればよい。従って、半導体メモリ素子の製造
工程が実質的に増加することはない。
【0013】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態に基づき本発明を説明する。
【0014】本発明の半導体メモリ素子の模式的な一部
断面図を図1の(A)及び(B)に示し、模式的な平面
図を図2に示す。また、等価回路を図3に示す。尚、図
1には、半導体メモリ素子と直列に接続された選択トラ
ンジスタも併せて図示してある。ここで、図1の(A)
及び図1の(B)は、それぞれ、図2の線A−A及びB
−Bに沿った模式的な一部断面図である。また、図2に
おいては、ゲート電極、ゲート電極延在部を明確にする
ために、これらに斜線を付し、2つの半導体メモリ素子
を表示した。更には、半導体メモリ素子から構成された
16ビットのメモリセルアレイの等価回路を図5に示
す。
【0015】本発明の半導体メモリ素子は、ソース/ド
レイン領域23、及び、ソース/ドレイン領域23に挟
まれたチャネル形成領域24、チャネル形成領域24の
上方に設けられた電荷蓄積部20、電荷蓄積部20の上
に形成されたゲート電極21、並びに、メモリ素子のプ
ログラム時にゲート電極を昇圧するための昇圧用電極3
0から構成されている。n型不純物を含有するソース/
ドレイン領域23及びチャネル形成領域24は、半導体
基板10、より具体的には、p型シリコン半導体基板1
0に形成されたn型ウエル11内に形成されたp型ウエ
ル12内に設けられている。電荷蓄積部20は、積層膜
から成り、チャネル形成領域と対向する平面内に離散化
された電荷トラップを有し、電荷が注入され、あるいは
又、引き抜かれることによって情報を記憶する。具体的
には、電荷蓄積部20は、シリコン酸化膜(SiO2
20Aとシリコン窒化膜(SiN)20Bとシリコン酸
化膜(SiO2)20Cの積層膜(ONO膜)から成
る。尚、電荷蓄積部20は、シリコン酸化膜(Si
2)とシリコン窒化膜(SiN)の積層膜(ON膜)
から構成されていてもよい。即ち、電荷蓄積部20は、
チャネル形成領域24と対向する平面内(具体的には、
シリコン窒化膜とシリコン酸化膜の境界)に離散化され
た電荷トラップを有する。各半導体メモリ素子は、例え
ばLOCOS構造を有する素子分離領域13によって電
気的に分離されている。
【0016】半導体メモリ素子は、ゲート電極21から
延在するゲート電極延在部22を更に備えている。そし
て、昇圧用電極30はゲート電極延在部22と容量結合
している。具体的には、昇圧用電極30とゲート電極延
在部22との間には、SiO 2から成る絶縁膜31が形
成されている。尚、ゲート電極延在部22はワード線W
Lに相当し、昇圧用電極30(図5では、記号「BG」
で表す)はワード線WLと平行に延びている。また、昇
圧用電極30は、半導体基板10に形成された帯状の高
濃度不純物領域(n+領域)から構成されている。昇圧
用電極30の有する導電型は、ソース/ドレイン領域2
3の導電型と同じn型である。
【0017】図3に示す等価回路において、符号
「Cbg」は、昇圧用電極30とゲート電極延在部22と
の間の容量を示し、符号「Cono」は、ゲート電極21
とチャネル形成領域24との間の容量を示し、符号「W
L」は、半導体メモリ素子に接続されたワード線を示
し、符号「BG」は昇圧用電極を示す。
【0018】半導体メモリ素子と直列に接続された選択
トランジスタは、p型ウエル12内に形成された、ソー
ス/ドレイン領域43と、これらのソース/ドレイン領
域43に挟まれたチャネル形成領域44、及び、チャネ
ル形成領域44の上方にSiO2から成るゲート絶縁膜
40を介して形成されたゲート電極41から構成されて
いる。ゲート電極41の延在部42は、ワード線SGに
相当する。尚、一方のソース/ドレイン領域(ドレイン
領域)43は、半導体メモリ素子を構成するソース/ド
レイン領域(ソース領域)23と共通である。他方のソ
ース/ドレイン領域(ソース領域)43は、共通のソー
ス線SLに接続されている。
【0019】半導体メモリ素子及び選択トランジスタは
層間絶縁層50で覆われており、層間絶縁層上にはビッ
ト線BLが形成されている。半導体メモリ素子の一方の
ソース/ドレイン領域23(ドレイン領域)は、コンタ
クトホール51を介してビット線BLに接続されてい
る。
【0020】図5に示すように、半導体メモリ素子を構
成するゲート電極延在部22に相当するワード線WL、
選択トランジスタから延びるワード線SG及び昇圧用電
極30(BG)は、ロウ・デコーダに接続されており、
ロウ・デコーダによってワード線WL、ワード線SG及
び昇圧用電極30(BG)の選択が行われる。一方、ビ
ット線BLはカラム・デコーダに接続されており、カラ
ム・デコーダによってビット線BLの選択が行われる。
【0021】尚、半導体メモリ素子から構成された16
ビットのメモリセルアレイの等価回路を図6に示すよう
に、半導体メモリ素子を構成するゲート電極延在部22
に相当するワード線WL、及び、選択トランジスタから
延びるワード線SGをロウ・デコーダに接続し、ロウ・
デコーダによってワード線WL及びワード線SGの選択
を行い、昇圧用電極30(BG)を昇圧制御回路に接続
してもよい。
【0022】半導体メモリ素子に情報を書き込むプログ
ラム動作を、図4を参照して、以下、説明する。尚、ロ
ウ・デコーダと半導体メモリ素子及び昇圧用電極30と
の間には、トランスファー・トランジスタM1,M2が配
設されている。先ず、カラム・デコーダによりビット線
BLを選択し、選択された半導体メモリ素子のビット線
に適切な電圧を印加し、且つ、選択された半導体メモリ
素子に直列接続された選択トランジスタをオフ状態とす
る。次いで、半導体メモリ素子のゲート電極21にトラ
ンスファー・トランジスタM1を介してプリチャージ電
位Vprcを加えるが、このとき、トランスファー・トラ
ンジスタM1,M2のゲート電極にはプリチャージ電位V
prc以上の電位を加える。尚、トランスファー・トラン
ジスタM1,M2のトランジスタの閾値電圧Vthにプリチ
ャージ電位Vprcを加えた電位を、トランスファー・ト
ランジスタM1,M2のゲート電極に与えることが望まし
い。これによって、トランスファー・トランジスタ
1,M2はオン状態となり、半導体メモリ素子のゲート
電極21にはプリチャージ電位Vprcが加えられる。
【0023】プリチャージ時間の経過後、昇圧のための
ブースト電位Vboostを、トランスファー・トランジス
タM2を介して昇圧用電極30(BG)に加える。昇圧
用電極30はゲート電極延在部22と容量結合している
ので、ゲート電極延在部22、更には、ゲート電極21
の昇圧が開始する。これに伴い、トランスファー・トラ
ンジスタM1はオフ状態となり、ゲート電極21はフロ
ーティング状態となる。そして、最終的にゲート電極2
1の電位Vgは、前述の式(1)のとおりとなる。
【0024】例えば、Vg=10ボルトにてプログラム
(情報の書込み)を行う場合であって、[Cbg/(Cbg
+Cono)]=0.67、Vprc=Vboostとした場合、
prc=Vboost=6ボルトとなる。従って、ロウ・デコ
ーダを、10ボルト系の代わりに6ボルト系のトランジ
スタから構成すればよい。これによって、ロウ・デコー
ダの回路面積の縮小化、低電圧化を図ることができる。
【0025】以下、本発明の半導体メモリ素子の製造方
法の概要を、図7及び図8を参照して説明する。尚、図
7及び図8の模式的な一部断面図は、図2の線A−Aに
沿ったと同様の模式的な一部断面図である。
【0026】[工程−100]先ず、p型シリコン半導
体基板から成る半導体基板10にLOCOS法あるいは
トレンチ・アイソレーション法にて素子分離領域13を
形成する。そして、図示しない周辺回路を作製する。こ
の周辺回路の作製においてイオン注入を実行するとき、
併せて、半導体基板10に、n型不純物を含有する帯状
の高濃度不純物領域(n+領域)から構成される昇圧用
電極30をイオン注入法にて形成する。その後、半導体
メモリ素子及び選択トランジスタを形成すべき半導体基
板10の領域にイオン注入を行い、n型ウエル11、p
型ウエル12を形成する。尚、ウエルの形成と昇圧用電
極30の形成の順序は任意である。こうして、図7の
(A)に示す構造を得ることができる。
【0027】[工程−110]次に、露出した半導体基
板の表面に、3層構造の積層膜を形成する。即ち、熱酸
化法にてシリコン酸化膜(SiO2膜)20Aを形成
し、次いで、その上に、シリコン窒化膜(SiN膜)2
0B、シリコン酸化膜(SiO2膜)20CをCVD法
に基づき形成する。その後、ゲート電極を形成する領域
以外の領域の積層膜を除去する。そして、露出した半導
体基板10の表面を熱酸化することによって、昇圧用電
極30の表面に絶縁膜31を形成し、併せて、選択トラ
ンジスタを構成するゲート絶縁膜40を形成する。その
後、全面に、n型不純物を含有するポリシリコン層をC
VD法にて形成し、リソグラフィ技術及びドライエッチ
ング技術に基づきポリシリコン層をパターニングする。
これによって、半導体メモリ素子を構成するゲート電極
21及びゲート電極延在部22、並びに、選択トランジ
スタを構成するゲート電極41を得ることができる(図
7の(B)参照)。
【0028】[工程−120]その後、半導体基板10
にn型不純物をイオン注入することによって、半導体メ
モリ素子を構成するソース/ドレイン領域23、及び、
選択トランジスタを構成するソース/ドレイン領域43
を形成する。ゲート電極21,41の直下の半導体基板
10には、ソース/ドレイン領域23に挟まれたチャネ
ル形成領域24、及び、ソース/ドレイン領域43に挟
まれたチャネル形成領域44が形成される(図8参
照)。
【0029】[工程−130]次いで、全面に、例えば
SiO2から成る層間絶縁層50をCVD法にて形成し
た後、半導体メモリ素子を構成する一方のソース/ドレ
イン領域23の上方の層間絶縁層50に開口部を形成
し、開口部内を含む層間絶縁層50上に配線材料層をス
パッタ法にて形成する。そして、層間絶縁層50上の配
線材料層をパターニングすることによって、ビット線B
Lを形成することができる。ビット線BLは、開口部内
に埋め込まれた配線材料層から構成されたコンタクトホ
ール51を介して一方のソース/ドレイン領域23に電
気的に接続されている。
【0030】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれに限定されるものではな
い。昇圧用電極を、例えば、n型ウエルから構成しても
よい。このような構成例を図9の模式的な一部断面図に
示す。尚、図9の模式的な一部断面図は、図2の線A−
Aに沿ったと同様の模式的な一部断面図である。この例
では、n型ウエル60が昇圧用電極に相当し、ゲート電
極21から延びるゲート電極延在部22は、絶縁膜61
を介してn型ウエル60と対向している。n型ウエル6
0の表面領域には、p型不純物を含有する拡散領域62
が形成されているが、この拡散領域62はどこにも電気
的に接続されておらず、何ら機能しない。このような構
成は、例えば、周辺回路にpチャネル型MOSトランジ
スタを作製するとき、併せて作製することができる。
【0031】
【発明の効果】本発明の半導体メモリ素子においては、
周辺回路を製造するとき、併せて、昇圧用電極を半導体
基板に形成すればよいので、半導体メモリ素子の製造工
程が実質的に増加することはない。従って、半導体メモ
リ素子の製造コストの増加、製造時間の延長を回避する
ことができる。しかも、昇圧用電極を備えているので、
ゲート電極に加える電位を低くすることができ、ロウ・
デコーダの回路面積の縮小化、低電圧化を図ることがで
きる。
【図面の簡単な説明】
【図1】本発明のMONOS型半導体メモリ素子の模式
的な一部断面図である。
【図2】本発明のMONOS型半導体メモリ素子の模式
的な平面図である。
【図3】本発明のMONOS型半導体メモリ素子の等価
回路図である。
【図4】選択トランジスタを含めた本発明のMONOS
型半導体メモリ素子の等価回路図、及び、その動作を説
明する図である。
【図5】本発明の半導体メモリ素子から構成された16
ビットのメモリセルアレイの等価回路である。
【図6】本発明の半導体メモリ素子から構成された16
ビットのメモリセルアレイの、図5とは若干異なる等価
回路である。
【図7】本発明のMONOS型半導体メモリ素子の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図8】図7に引き続き、本発明のMONOS型半導体
メモリ素子の製造方法を説明するための半導体基板等の
模式的な一部断面図である。
【図9】本発明のMONOS型半導体メモリ素子の変形
例の模式的な一部断面図である。
【図10】従来のMONOS型半導体メモリ素子の模式
的な一部断面図及び等価回路図である。
【図11】ブースター・ゲートを備えた従来のMONO
S型半導体メモリ素子の模式的な一部断面図及び等価回
路図である。
【符号の説明】
10・・・半導体基板、11・・・n型ウエル、12・
・・p型ウエル、13・・・素子分離領域、20・・・
電荷蓄積部、20A,20C・・・シリコン酸化膜、2
0B・・・シリコン窒化膜、21・・・ゲート電極、2
2・・・ゲート電極延在部、23・・・ソース/ドレイ
ン領域、24・・・チャネル形成領域、30・・・昇圧
用電極、31・・・絶縁膜、40・・・絶縁膜、41・
・・ゲート絶縁膜、43・・・ソース/ドレイン領域、
44・・・チャネル形成領域、60・・・n型ウエル、
61・・・絶縁膜、62・・・拡散領域
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/792

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】(イ)半導体基板に形成された、ソース/
    ドレイン領域、及び、該ソース/ドレイン領域に挟まれ
    たチャネル形成領域、 (ロ)チャネル形成領域の上方に設けられ、積層膜から
    成り、チャネル形成領域と対向する平面内に離散化され
    た電荷トラップを有し、電荷が注入され、あるいは又、
    引き抜かれることによって情報を記憶する電荷蓄積部、
    並びに、 (ハ)電荷蓄積部の上に形成されたゲート電極、から成
    る不揮発性の電気的書き換えが可能なメモリ素子であっ
    て、 (ニ)半導体基板に形成された、メモリ素子のプログラ
    ム時にゲート電極を昇圧するための昇圧用電極、を更に
    備えていることを特徴とする半導体メモリ素子。
  2. 【請求項2】ゲート電極から延在するゲート電極延在部
    を更に備え、 昇圧用電極はゲート電極延在部と容量結合していること
    を特徴とする請求項1に記載の半導体メモリ素子。
  3. 【請求項3】昇圧用電極とゲート電極延在部との間には
    絶縁膜が形成されていることを特徴とする請求項2に記
    載の半導体メモリ素子。
  4. 【請求項4】ゲート電極延在部はワード線に相当し、昇
    圧用電極はワード線と平行に延びていることを特徴とす
    る請求項2に記載の半導体メモリ素子。
  5. 【請求項5】電荷蓄積部は、シリコン酸化膜とシリコン
    窒化膜の積層膜、若しくは、シリコン酸化膜とシリコン
    窒化膜とシリコン酸化膜の積層膜から成ることを特徴と
    する請求項1に記載の半導体メモリ素子。
  6. 【請求項6】昇圧用電極の有する導電型は、ソース/ド
    レイン領域の導電型と同じであることを特徴とする請求
    項1に記載の半導体メモリ素子。
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