KR20020073959A - 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 - Google Patents

모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 Download PDF

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Abstract

모노스(MONOS;Metal-oxide-nitride-oxide-semiconductor)게이트 구조를 갖는 비휘발성 메모리소자 및 그 제조방법을 제공한다. 이 비휘발성 메모리소자는 셀 어레이 영역 내에 형성된 선택 트랜지스터 및 셀 트랜지스터와 주변회로 영역 내에 형성된 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 구비한다. 선택 트랜지스터, 셀 트랜지스터, 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 형성하는 방법은 반도체기판 전면에 차례로 적층된 터널산화막, 실리콘질화막 및 상부산화막으로 이루어진 셀 게이트 절연막을 형성하는 것을 구비한다. 셀 게이트 절연막을 패터닝하여 셀 어레이 영역의 제1 영역 상에 셀 게이트 절연막을 남기고, 셀 어레이 영역의 제2 영역 및 주변회로 영역을 노출시킨다. 셀 어레이 영역의 제2 영역 및 주변회로 영역 상에 선택적으로 고전압 게이트 절연막, 즉 제1 게이트 산화막을 형성한다. 고전압 게이트 절연막을 패터닝하여 주변회로 영역의 일 부분 및 셀 어레이 영역의 제2 영역을 노출시킨다. 셀 어레이 영역의 제2 영역 및 주변회로 영역의 일 부분 상에 선택적으로 제1 게이트 산화막보다 얇은 저전압 게이트 절연막, 즉 제2 게이트 산화막을 형성한다.

Description

모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그 제조방법{Non-volatile memory device having a metal-oxide-nitride-oxide-semiconductor gate structure and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 모노스(MONOS; metal-oxide-nitride-oxide-semiconductor) 게이트 구조를 갖는 비휘발성 메모리소자 및 그 제조방법에 관한 것이다.
반도체 메모리소자들 중에 비휘발성 메모리소자는 전원이 공급되지 않을지라도 전상태의 정보(previous data)가 소멸되지 않는 특징을 갖는다. 따라서, 비휘발성 메모리소자, 예컨대 플래쉬 메모리소자는 이동통신 단말기(mobile tele-communication system) 또는 컴퓨터의 메모리 카드 등에 널리 사용되고 있다.
일반적으로, 적층게이트 구조(stacked gate structure)가 비휘발성 메모리소자의 셀 트랜지스터에 널리 채택되고 있다. 적층게이트 구조는 셀 트랜지스터의 채널 영역 상에 차례로 적층된 터널산화막, 부유게이트, 게이트층간 유전체막 및 제어게이트 전극을 포함한다. 따라서, 이러한 적층게이트 구조를 갖는 비휘발성 메모리소자는 셀 어레이 영역 및 주변회로 영역 사이의 높은 단차를 유발시키어 후속공정의 어려움을 초래한다. 또한, 부유게이트를 패터닝하기 위한 공정이 복잡할 뿐만 아니라 부유게이트의 표면적을 증가시키기가 어렵다. 부유게이트의 표면적은 셀 트랜지스터의 커플링 비율에 영향을 주며, 커플링 비율은 셀 트랜지스터의 프로그램 특성 및 소거 특성과 관련이 있다. 따라서, 프로그램 특성 및 소거 특성을 향상시키기 위해서는 부유게이트의 표면적을 증가시키는 것이 요구된다. 그러나, 고집적 비휘발성 메모리소자의 경우에, 부유게이트의 표면적을 증가시키는 데 한계가 있다.
상기한 적층게이트 구조를 갖는 비휘발성 메모리소자의 문제점을 해결하기 위하여 MONOS 게이트 구조를 갖는 셀 트랜지스터가 제안된 바 있다.
키리하라(Kirihara)에 의한 미국특허 제6,103,572호는 MONOS 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법을 개시한다. 키리하라에 따르면, MONOS 게이트 구조를 갖는 셀 트랜지스터를 갖는 반도체기판 상에 배선전극(interconnection electrode) 및 패시베이션막을 형성한 다음, 질소 분위기 및 약 425℃의 온도에서상기 패시베이션막을 열처리한다. 이에 더하여, 상기 패시베이션막을 형성하기 전에 상기 배선전극을 수소 분위기 및 약 380℃에서 추가로 열처리한다. 이에 따라, 상기 배선전극을 형성하기 위한 플라즈마 식각공정 및 상기 패시베이션막을 증착하기 위한 플라즈마 CVD 공정을 실시하는 동안 상기 MONOS 게이트 구조 내에 트랩된 전하들을 상기 열처리 공정을 사용하여 제거시킴으로써 셀 트랜지스터의 초기 문턱전압을 안정화시킬 수 있다.
한편, 낸드형 플래쉬 메모리소자와 같은 비휘발성 메모리소자는 주변회로 영역 내에 저전압 모스 트랜지스터들 및 고전압 모스 트랜지스터들을 포함하고, 셀 어레이 영역 내에 셀 트랜지스터들 및 선택 트랜지스터들을 포함한다. 저전압 모스 트랜지스터는 주로 읽기 모드(read mode)에서 동작되고, 고전압 모스 트랜지스터는 주로 프로그램 모드(program mode) 및 소거 모드(erase mode)에서 동작된다. 또한, 상기 셀 트랜지스터에는 고전압 및 저전압이 모두 인가되고, 상기 선택 트랜지스터에는 저전압이 인가된다. 따라서, MONOS 게이트 구조를 갖는 셀 트랜지스터를 채택하는 비휘발성 메모리소자에 있어서, 저전압 모스 트랜지스터, 고전압 모스 트랜지스터 및 선택 트랜지스터의 게이트 구조들을 최적화시키는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 MONOS 게이트 구조를 갖는 셀 트랜지스터와 아울러 최적화된 선택 트랜지스터, 최적화된 저전압 모스 트랜지스터 및 최적화된 고전압 모스 트랜지스터를 갖는 비휘발성 메모리소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 MONOS 게이트 구조를 갖는 셀 트랜지스터와 아울러 최적화된 선택 트랜지스터, 최적화된 저전압 모스 트랜지스터 및 최적화된 고전압 모스 트랜지스터를 갖는 비휘발성 메모리소자의 제조방법들을 제공하는 데 있다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리소자의 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제2 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 MONOS 게이트 구조를 갖는 셀 트랜지스터를 채택하는 비휘발성 메모리소자를 제공한다. 이 비휘발성 메모리소자는 셀 어레이 영역 및 주변회로 영역을 포함한다. 상기 셀 어레이 영역은 선택 트랜지스터 및 셀 트랜지스터를 포함하고, 상기 주변회로 영역은 저전압 모스 트랜지스터들 및 고전압 모스 트랜지스터들을 포함한다. 여기서, 상기 셀 트랜지스터는 MONOS 구조를 갖는 셀 게이트 패턴을 포함한다. 좀 더 구체적으로, 상기 셀 게이트 패턴은 반도체기판 상에 차례로 적층된 터널산화막, 실리콘질화막 패턴 및 상부 산화막 패턴(top oxide layer pattern)으로 구성된 셀 게이트 절연막과 상기 셀 게이트 절연막 상에 적층된 셀 게이트 전극을 포함한다. 또한, 상기 저전압 모스 트랜지스터는 반도체기판 상에 차례로 적층된 저전압 게이트 절연막 및 저전압 게이트 전극을 포함하고, 상기 고전압 모스 트랜지스터는 반도체기판 상에 차례로 적층된 고전압 게이트 절연막 및 고전압 게이트 전극을 포함한다. 상기 고전압 게이트 절연막은 제1 산화막으로 형성되고, 상기 저전압 게이트 절연막은 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막으로 형성된다. 상기 제2 게이트 산화막은 상기 셀 게이트 절연막의 등가산화막 두께보다 얇다.
본 발명의 일 양태에 따르면, 상기 선택 트랜지스터는 차례로 적층된 선택 게이트 절연막 및 선택 게이트 전극으로 구성된 선택 게이트 패턴을 포함한다. 상기 선택 게이트 절연막은 상기 제2 게이트 산화막으로 형성된다.
본 발명의 다른 양태에 따르면, 상기 선택 트랜지스터의 게이트 절연막은 상기 셀 게이트 절연막과 동일하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 MONOS 게이트 구조를 갖는 셀 트랜지스터를 채택하는 비휘발성 메모리소자의 제조방법을 제공한다. 이 방법은 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판의 소정영역에 소자분리막을 형성하여 상기 셀 어레이 영역 내에 제1 활성영역을 한정함과 동시에 상기 주변회로 영역 내에 제2 및 제3 활성영역을 한정한다. 상기 소자분리막을 갖는 반도체기판 전면에 터널산화막, 실리콘질화막 및 상부 산화막을 차례로 형성한다. 상기 상부 산화막, 실리콘질화막 및 터널산화막을 연속적으로 패터닝하여 상기 제1 활성영역을 덮는 셀 게이트 절연막을 형성함과 동시에 상기 주변회로 영역 내의 활성영역들, 즉 제2 및 제3 활성영역들을 노출시킨다. 상기 셀 게이트 절연막은 상기 패터닝된 터널산화막, 상기 패터닝된 실리콘질화막 및 상기 패터닝된 상부 산화막으로 구성된다. 이때, 상기 제1 활성영역 내의 일 부분, 즉 제1 영역이 노출될 수도 있다.
상기 노출된 제2 및 제3 활성영역 상에 제1 게이트 산화막을 형성한다. 이때, 상기 제1 활성영역의 제1 영역이 노출된 경우에는 상기 제1 영역 상에도 제1 게이트 산화막이 형성된다. 다음에, 상기 제1 게이트 산화막을 패터닝하여 상기제2 활성영역을 노출시킨다. 이때, 상기 제1 영역 상에 제1 게이트 산화막이 형성된 경우에는 상기 제1 활성영역의 제1 영역 또한 노출시킨다.
상기 노출된 제2 활성영역 상에 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성한다. 상기 제1 영역이 노출된 경우에는 상기 제1 영역 상에도 제2 게이트 산화막이 형성된다. 상기 제2 게이트 산화막은 상기 셀 게이트 절연막의 등가산화막 두께보다 얇다.
이에 더하여, 상기 제2 게이트 산화막이 형성된 결과물 전면에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 제2 영역의 상부를 가로지르는 셀 게이트 전극을 형성함과 동시에 상기 제1 영역의 상부를 가로지르는 선택 게이트 전극, 상기 제2 활성영역의 상부를 가로지르는 저전압 게이트 전극 및 상기 제3 활성영역의 상부를 가로지르는 고전압 게이트 전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리소자의 구조를 보여주는 단면도이고, 도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리소자의 구조를 보여주는 단면도이다. 각 도면에 있어서, 참조부호 "a" 및 "b"로 표시한 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 배치된다. 상기 소자분리막(3)은 셀 어레이 영역(a) 내에 제1 활성영역을 한정함은 물론, 주변회로 영역(b)에 제2 및 제3 활성영역을 한정한다. 또한, 상기 반도체기판(1)에는통상의 3중 웰 기술에 의해 형성된 제1 웰(5), 제2 웰(7b) 및 포켓 웰(7a)이 배치되는 것이 바람직하다. 상기 제1 웰(5)은 셀 어레이 영역(a) 내의 반도체기판(1)에 형성되고, 상기 포켓 웰(7a)은 상기 제1 웰(5)에 의해 둘러싸여진다. 또한, 상기 제2 웰(7b)은 상기 주변회로 영역(b)의 제2 활성영역을 둘러싼다. 여기서, 상기 제1 웰(5)은 반도체기판(1)과 다른 도전형의 불순물로 도우핑되고, 상기 포켓 웰(7a) 및 상기 제2 웰(7b)은 상기 반도체기판(1)과 동일한 도전형의 불순물로 도우핑된다. 따라서, 상기 반도체기판(1)이 P형인 경우에는, 상기 제1 웰(5)은 N형이고, 상기 포켓 웰(7a) 및 상기 제2 웰(7b)은 P형이다. 결과적으로, 상기 포켓 웰(7a)은 상기 반도체기판(1)과 전기적으로 격리된다. 또한, 상기 제2 웰(7b)은 상기 반도체기판(1)보다 높은 불순물 농도를 갖는다.
상기 제3 활성영역의 소정영역 상에는 고전압 게이트 패턴(24h)이 위치한다. 상기 고전압 게이트 패턴(24h)은 차례로 적층된 고전압 게이트 절연막(17) 및 고전압 게이트 전극(23h)으로 구성된다. 여기서, 상기 고전압 게이트 절연막(17)은 비휘발성 메모리소자의 프로그램 전압 또는 소거 전압에 견딜 수 있는 두꺼운 두께를 갖는 제1 게이트 산화막인 것이 바람직하다. 예를 들면, 상기 제1 게이트 산화막은 200Å 내지 400Å의 두께를 갖는다. 상기 고전압 게이트 패턴(24h)의 측벽은 게이트 스페이서(26b)에 의해 덮여진다. 고전압 게이트 패턴(24h)의 양 옆의 제3 활성영역에는 고전압 소오스/드레인 영역(30h)이 형성된다. 상기 고전압 소오스/드레인 영역(30h)은 엘디디 구조를 갖는 것이 바람직하다. 상기 고전압 게이트 패턴(24h) 및 고전압 소오스/드레인 영역(30h)은 고전압 모스 트랜지스터를 구성한다.
상기 제2 활성영역의 소정영역 상에는 저전압 게이트 패턴(24l)이 위치한다. 상기 저전압 게이트 패턴(24l)은 차례로 적층된 저전압 게이트 절연막(21) 및 저전압 게이트 전극(23l)으로 구성된다. 여기서, 상기 저전압 게이트 절연막(21)은 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막인 것이 바람직하다. 예를 들면, 상기 제2 게이트 산화막은 50Å 내지 100Å의 두께를 갖는다. 상기 저전압 게이트 패턴(24l)의 측벽은 게이트 스페이서(26b)에 의해 덮여진다. 저전압 게이트 패턴(24l)의 양 옆의 제2 활성영역에는 저전압 소오스/드레인 영역(28l)이 형성된다. 상기 저전압 소오스/드레인 영역(28l)은 엘디디 구조를 갖는 것이 바람직하다. 또한, 상기 저전압 소오스/드레인 영역(28l)은 상기 고전압 소오스/드레인 영역(30h)보다 얕은 것이 바람직하다. 상기 저전압 게이트 패턴(24l) 및 저전압 소오스/드레인 영역(28l)은 저전압 모스 트랜지스터를 구성한다.
상기 제1 활성영역의 일 부분, 즉 제1 영역 상에는 셀 게이트 패턴(24c)이 위치한다. 상기 셀 게이트 패턴(24c)은 차례로 적층된 셀 게이트 절연막(14) 및 셀 게이트 전극(23c)을 포함한다. 상기 셀 게이트 절연막(14)은 차례로 적층된 터널산화막(9), 실리콘질화막 패턴(11) 및 상부산화막 패턴(13)을 포함한다. 상기 셀 게이트 전극(23c)은 상기 제1 영역의 상부를 가로지른다. 또한, 제1 활성영역의 제2 영역 상에는 선택 게이트 패턴(24s)이 위치한다. 상기 선택 게이트 패턴(24s)은 차례로 적층된 선택 게이트 절연막(21) 및 선택 게이트 전극(23s)을 포함한다. 상기 선택 게이트 전극(23s)은 상기 제2 영역의 상부를 가로지른다.
상기 셀 게이트 전극(23c)은 상기 선택 게이트 전극(23s)과 평행하게 배치된다. 상기 선택 게이트 패턴(24s) 및 셀 게이트 패턴(24c)의 양 옆의 제1 활성영역에 저농도 소오스/드레인 영역(25)이 형성된다. 상기 저농도 소오스/드레인 영역(25)은 상기 저전압 소오스/드레인 영역(28l) 및 고전압 소오스/드레인 영역(30h)보다 낮은 불순물 농도를 갖는다. 여기서, 상기 선택 게이트 패턴(24s) 및 그 양 옆의 저농도 소오스/드레인 영역(25)은 선택 트랜지스터를 구성하고, 상기 셀 게이트 패턴(24c) 및 그 양 옆의 저농도 소오스/드레인 영역(25)은 셀 트랜지스터를 구성한다. 상기 선택 트랜지스터는 낸드형 플래쉬 메모리소자의 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터에 해당한다.
상기 선택 트랜지스터 및 셀 트랜지스터를 포함하는 셀 어레이 영역(a)은 스페이서 절연막 패턴(26a)에 의해 덮여진다. 상기 스페이서 절연막 패턴(26a), 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 포함하는 반도체기판은 층간절연막(31)에 의해 덮여진다.
도 2를 참조하면, 반도체기판(51)에 소자분리막(53), 제1 웰(55), 포켓 웰(57a) 및 제2 웰(57b)이 배치된다. 상기 소자분리막(53), 제1 웰(55), 포켓 웰(57a) 및 제2 웰(57b)은 도 1에 보여진 제1 실시예와 동일한 구조를 갖는다. 또한, 주변회로 영역(b)에 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터가 배치된다. 상기 저전압 모스 트랜지스터는 도 1의 제1 실시예와 동일한 구조를 갖는다. 즉, 상기 저전압 모스 트랜지스터는 제2 웰(57b) 내의 제2 활성영역 상에 형성된 저전압 게이트 패턴(74l) 및 상기 저전압 게이트 패턴(74l)의 양 옆의 제2 활성영역에 형성된 저전압 소오스/드레인 영역(78l)을 포함한다. 상기 저전압 게이트패턴(74l)은 차례로 적층된 저전압 게이트 절연막(71) 및 저전압 게이트 전극(73l)으로 구성된다. 상기 저전압 게이트 절연막(71)은 도 1의 제1 실시예와 마찬가지로 50Å 내지 100Å의 얇은 두께를 갖는 산화막으로 형성하는 것이 바람직하다.
상기 고전압 모스 트랜지스터 역시 도 1의 제1 실시예와 동일한 구조를 갖는다. 즉, 상기 고전압 모스 트랜지스터는 제3 활성영역 상에 형성된 고전압 게이트 패턴(74h) 및 상기 고전압 게이트 패턴(74h)의 양 옆의 제3 활성영역에 형성된 고전압 소오스/드레인 영역(80h)를 포함한다. 상기 고전압 게이트 패턴(74h)은 차례로 적층된 고전압 게이트 절연막(67) 및 고전압 게이트 전극(73h)으로 구성된다. 상기 고전압 게이트 절연막(67)은 도 1의 제1 실시예와 마찬가지로 200Å 내지 400Å의 두께를 갖는 산화막으로 형성된다. 상기 고전압 게이트 패턴(74h) 및 상기 저전압 게이트 패턴(74l)의 측벽들은 스페이서(76b)에 의해 덮여진다.
상기 셀 어레이 영역(a)에는 선택 트랜지스터 및 셀 트랜지스터가 배치된다. 상기 셀 트랜지스터는 도 1의 제1 실시예와 동일한 구조를 갖는다. 즉, 상기 셀 트랜지스터는 상기 포켓 웰(57a) 내에 한정된 제1 활성영역의 제1 영역 상에 차례로 적층된 셀 게이트 절연막(64) 및 셀 게이트 전극(73c)을 포함하고, 상기 셀 게이트 절연막(64)은 차례로 적층된 터널산화막(59), 실리콘질화막 패턴(61) 및 상부 산화막 패턴(63)으로 구성된다. 여기서, 상기 셀 게이트 절연막(64)의 등가산화막 두께는 상기 저전압 게이트 절연막(74l)보다 두껍다.
한편, 상기 선택 트랜지스터는 도 1의 제1 실시예와는 달리 상기 셀 트랜지스터와 동일한 구조를 갖는다. 즉, 상기 선택 트랜지스터는 상기 제1 활성영역의제2 영역 상에 차례로 적층된 셀 게이트 절연막(64) 및 선택 게이트 전극(73s)으로 구성된 선택 게이트 패턴(74s)을 포함한다. 상기 선택 게이트 패턴(74s) 및 셀 게이트 패턴(74c)의 양 옆의 제1 활성영역에 저농도 소오스/드레인 영역(75)이 형성된다.
상기 선택 트랜지스터 및 셀 트랜지스터를 포함하는 셀 어레이 영역(a)은 스페이서 절연막 패턴(76a)에 의해 덮여진다. 또한, 상기 스페이서 절연막 패턴(76a), 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 포함하는 반도체기판 전면은 층간절연막(81)에 의해 덮여진다.
다음에, 도 3 내지 도 11을 참조하여 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기로 한다. 각 도면에 있어서, 참조부호 "a" 및 "b"로 표시한 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다.
도 3 내지 도 7은 도 1에 보여진 비휘발성 메모리소자를 제조하는 방법을 설명하기 위한 단면도들이고, 도 8 내지 도 11은 도 2에 보여진 비휘발성 메모리소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, P형 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 셀 어레이 영역(a)에 제1 활성영역을 한정함과 동시에 주변회로 영역(b)에 제2 활성영역 및 제3 활성영역을 한정한다. 상기 소자분리막(3)이 형성된 반도체기판(1)의 셀 어레이 영역(a)에 N형 불순물을 주입하여 P형의 제1 웰(5)을 형성한다. 상기 제1 웰(5) 및 상기 주변회로 영역(b) 내에 P형 불순물을 주입하여 상기 제1 웰(5)에 의해 둘러싸여진 P형 포켓 웰(pocket well; 7a) 및 제2 활성영역을 둘러싸는 P형의 제2 웰(7b)을 형성한다. 상기 제1 웰(5), 제2 웰(7b) 및 포켓 웰(7a)은 통상의 3중 웰(triple well) 공정을 통하여 형성한다. 결과적으로, 상기 포켓 웰(7a)은 반도체기판(1)과 전기적으로 격리되고, 상기 제2 웰(7b)은 반도체기판(1)보다 높은 불순물 농도를 갖는다.
상기 소자분리막(3), 제1 웰(5), 제2 웰(7b) 및 포켓 웰(7a)을 갖는 반도체기판 전면에 셀 게이트 절연막(14)을 형성한다. 상기 셀 게이트 절연막(14)은 터널산화막(9), 실리콘질화막(11) 및 상부 산화막(13)을 차례로 적층시키어 형성한다. 상기 상부 산화막(top oxide layer; 13)은 상기 실리콘질화막(11)을 열산화시키어 형성하거나 상기 실리콘질화막(11) 상에 CVD 산화막을 적층시키어 형성할 수도 있다. 상기 상부 산화막(13) 상에 상기 제1 활성영역의 제1 영역을 덮는 제1 포토레지스트 패턴(15)을 형성한다.
도 4를 참조하면, 상기 제1 포토레지스트 패턴(15)을 식각 마스크로 사용하여 상기 셀 게이트 절연막(14)을 식각하여 상기 주변회로 영역(b) 내의 제2 및 제3 활성영역을 노출시킴과 동시에 상기 제1 활성영역의 제2 영역을 노출시킨다. 이에 따라, 도 4에 도시된 바와 같이 상기 제2 영역과 인접한 제1 영역 상에 셀 게이트 절연막(14)이 잔존한다. 상기 제1 포토레지스트 패턴(15)을 제거한다. 상기 제1 포토레지스트 패턴(15)이 제거된 결과물을 열산화시키어 상기 노출된 제2 활성영역, 상기 노출된 제3 활성영역 및 상기 노출된 제2 영역 상에 고전압 게이트 절연막(17), 즉 제1 게이트 산화막을 형성한다. 이때, 상기 셀 게이트 절연막(14) 상에는 고전압 게이트 절연막(17), 즉 열산화막이 더 이상 형성되지 않는다. 상기고전압 게이트 절연막(17)은 비휘발성 메모리소자의 프로그램 전압 또는 소거 전압에 견딜 수 있는 두께로 형성한다. 예를 들면, 상기 고전압 게이트 절연막(17)은 200Å 내지 400Å의 두께를 갖는 열산화막으로 형성하는 것이 바람직하다. 이어서, 상기 고전압 게이트 절연막(17)을 포함하는 반도체기판 상에 제2 포토레지스트 패턴(19)을 형성한다. 상기 제2 포토레지스트 패턴(19)은 제2 활성영역 상의 고전압 게이트 절연막(17) 및 상기 제2 영역 상의 고전압 게이트 절연막(17)을 노출시킨다.
도 5를 참조하면, 상기 제2 포토레지스트 패턴(19)을 식각 마스크로 사용하여 상기 노출된 고전압 게이트 절연막(17)을 식각하여 제2 영역 및 제2 활성영역을 노출시킨다. 다음에, 상기 제2 포토레지스트 패턴(19)을 제거한다. 상기 제2 포토레지스트 패턴(19)이 제거된 결과물을 열산화시키어 상기 노출된 제2 영역 및 제2 활성영역 상에 저전압 게이트 절연막(21)을 형성한다. 상기 저전압 게이트 절연막(21)은 상기 고전압 게이트 절연막(17)보다 얇은 두께를 갖는 제2 게이트 산화막으로 형성한다. 예를 들면, 상기 제2 게이트 산화막은 50Å 내지 100Å의 두께를 갖는 열산화막으로 형성하는 것이 바람직하다. 상기 저전압 게이트 절연막(21)을 포함하는 반도체기판 전면에 도전막(23)을 형성한다. 상기 도전막(23)은 도우핑된 폴리실리콘막 또는 금속 폴리사이드막으로 형성한다.
도 6을 참조하면, 상기 도전막(23)을 패터닝하여 상기 제1 영역의 상부를 가로지르는 셀 게이트 전극(23c) 및 상기 제2 영역의 상부를 가로지르는 선택 게이트 전극(23s)을 형성함과 동시에, 상기 제2 활성영역의 상부를 가로지르는 저전압 게이트 전극(23l) 및 상기 제3 활성영역의 상부를 가로지르는 고전압 게이트 전극(23h)을 형성한다. 상기 선택 게이트 전극(23s) 및 그 아래의 저전압 게이트 절연막(21)은 선택 게이트 패턴(24s)을 구성하고, 상기 셀 게이트 전극(23c) 및 그 아래의 셀 게이트 절연막(14)은 셀 게이트 패턴(24c)을 구성한다. 이와 마찬가지로, 상기 저전압 게이트 전극(23l) 및 그 아래의 저전압 게이트 절연막(21)은 저전압 게이트 패턴(24l)을 구성하고, 상기 고전압 게이트 전극(23h) 및 그 아래의 고전압 게이트 절연막(17)은 고전압 게이트 패턴(24h)을 구성한다.
상기 게이트 전극들(23s, 23c, 23l, 23h) 및 상기 소자분리막(3)을 이온주입 마스크로 사용하여 상기 제1 내지 제3 활성영역에 N형 불순물을 1×1012내지 1×1014ion atoms/㎠의 도우즈로 주입하여 상기 게이트 전극들(23s, 23c, 23l, 23h)의 양 옆의 활성영역들에 저농도 소오스/드레인 영역(25)을 형성한다. 상기 셀 어레이 영역(a) 내에 형성된 저농도 소오스/드레인 영역(25)은 선택 트랜지스터 및 셀 트랜지스터의 소오스/드레인 영역, 즉 제1 소오스/드레인 영역에 해당한다. 상기 저농도 소오스/드레인 영역(25)을 포함하는 반도체기판 전면에 스페이서 절연막(26)을 형성한다.
도 7을 참조하면, 상기 주변회로 영역(b) 내의 스페이서 절연막(26)을 선택적으로 이방성 식각하여 상기 저전압 게이트 패턴(24l) 및 고전압 게이트 패턴(24h)의 측벽에 스페이서(26b)를 형성한다. 이에 따라, 상기 셀 어레이 영역(a)에 스페이서 절연막 패턴(26a)이 잔존한다. 상기 저전압 게이트 패턴(24l),고전압 게이트 패턴(24h), 스페이서(26b) 및 소자분리막(3)을 이온주입 마스크로 사용하여 상기 제2 활성영역 및 제3 활성영역에 N형 불순물을 5×1014내지 5×1015ion atoms/㎠의 도우즈로 주입하여 고농도 소오스/드레인 영역들(27, 29)를 형성한다. 제3 활성영역에 형성된 고농도 소오스/드레인 영역(29)은 제2 활성영역에 형성된 고농도 소오스/드레인 영역(27)보다 깊은 것이 바람직하다.
제2 활성영역에 형성된 저농도 소오스/드레인 영역(25) 및 고농도 소오스/드레인 영역(27)은 저전압 모스 트랜지스터의 소오스/드레인 영역(28l), 즉 제2 소오스/드레인 영역에 해당한다. 이와 마찬가지로, 제3 활성영역에 형성된 저농도 소오스/드레인 영역(25) 및 고농도 소오스/드레인 영역(29)은 고전압 모스 트랜지스터의 소오스/드레인 영역(28h), 즉 제3 소오스/드레인 영역에 해당한다. 결과적으로, 도 7에 도시된 바와 같이 상기 제2 및 제3 소오스/드레인 영역들은 엘디디(LDD; lightly doped drain) 형태를 갖는다. 상기 고농도 소오스/드레인 영역들(27, 29)을 포함하는 반도체기판 전면에 층간절연막(31)을 형성한다.
상술한 바와 같이 본 발명의 실시예는 주변회로 영역(b)에 N형 저전압 모스 트랜지스터 및 N형 고전압 모스 트랜지스터를 갖는 비휘발성 메모리소자의 제조방법을 개시하고 있으나, 본 발명이 주변회로 영역(b)에 N형 저전압 모스 트랜지스터 및 N형 고전압 모스 트랜지스터와 아울러 P형 저전압 모스 트랜지스터 및 P형 고전압 모스 트랜지스터를 갖는 비휘발성 메모리소자의 제조방법에 적용될 수 있음은 당업자에게 자명하다.
도 8을 참조하면, P형 반도체기판(51)에 도 3에서와 동일한 방법을 사용하여 소자분리막(53), 제1 웰(55), 포켓 웰(57a) 및 제2 웰(57b)을 형성한다. 이에 따라, 셀 어레이 영역(a)에 제1 활성영역이 한정되고, 주변회로 영역(b)에 제2 및 제3 활성영역이 한정된다. 상기 소자분리막(53), 제1 웰(55), 포켓 웰(57a) 및 제2 웰(57b)을 포함하는 반도체기판 전면에 셀 게이트 절연막을 형성한다. 상기 셀 게이트 절연막은 도 3에서와 동일한 방법을 사용하여 형성한다. 즉, 상기 셀 게이트 절연막은 터널산화막(59), 실리콘질화막(61) 및 상부 산화막(63)을 차례로 적층시키어 형성한다. 상기 셀 게이트 절연막 상에 상기 셀 어레이 영역(a)을 덮는 제1 포토레지스트 패턴(65)을 형성한다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(65)을 식각 마스크로 사용하여 상기 주변회로 영역(b) 내의 셀 게이트 절연막을 식각하여 제2 및 제3 활성영역을 노출시킨다. 이어서, 상기 제1 포토레지스트 패턴(65)을 제거한다. 상기 제1 포토레지스트 패턴(65)이 제거된 결과물을 열산화시키어 상기 노출된 제2 및 제3 활성영역 상에 고전압 게이트 절연막(67), 즉 제1 게이트 산화막을 형성한다. 상기 제1 게이트 산화막은 200Å 내지 400Å의 두께를 갖는 열산화막으로 형성하는 것이 바람직하다. 이때, 상기 셀 어레이 영역(a) 내에 잔존하는 셀 게이트 절연막 상에는 열산화막이 추가로 형성되지 않는다. 상기 고전압 게이트 절연막(67)을 포함하는 반도체기판 상에 제2 활성영역 상의 고전압 게이트 절연막(67)을 노출시키는 제2 포토레지스트 패턴(69)을 형성한다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(69)을 식각 마스크로 사용하여 상기 노출된 고전압 게이트 절연막(67)을 식각하여 제2 활성영역을 노출시킨다. 다음에, 상기 제2 포토레지스트 패턴(69)을 제거한다. 상기 제2 포토레지스트 패턴(69)이 제거된 결과물을 열산화시키어 상기 노출된 제2 활성영역 상에 상기 고전압 게이트 절연막(67)보다 얇은 저전압 게이트 절연막(71), 즉 제2 게이트 산화막을 형성한다. 상기 제2 게이트 산화막은 50Å 내지 100Å의 두께를 갖는 열산화막으로 형성하는 것이 바람직하다. 상기 저전압 게이트 절연막(71)을 포함하는 반도체기판 전면에 도전막(73)을 형성한다.
도 11을 참조하면, 도 6 및 도 7에서와 동일한 방법을 사용하여 상기 도전막(73)을 패터닝하여 선택 게이트 전극(73s), 셀 게이트 전극(73c), 저전압 게이트 전극(73l) 및 고전압 게이트 전극(73h)을 형성한다. 이에 따라, 상기 선택 게이트 전극(73s) 아래에 형성되는 선택 게이트 절연막은 도 3 내지 도 7에서 설명된 제1 실시예와 다르다. 즉, 상기 선택 게이트 절연막은 상기 셀 게이트 전극(73c) 아래에 형성된 셀 게이트 절연막(64)과 동일한 구조를 갖는다. 다시 말해서, 상기 선택 게이트 절연막은 차례로 적층된 터널산화막(59), 실리콘질화막 패턴(61) 및 상부산화막 패턴(63)으로 구성된다. 상기 선택 게이트 전극(73s) 및 그 아래의 선택 게이트 절연막(64)은 선택 게이트 패턴(74s)을 구성하고, 상기 셀 게이트 전극(73c) 및 그 아래의 셀 게이트 절연막(64)은 셀 게이트 패턴(74c)을 구성한다.
한편, 상기 주변회로 영역(b)에는 제1 실시예와 동일한 저전압 게이트 패턴(74l) 및 고전압 게이트 패턴(74h)이 형성된다. 상기 저전압 게이트 패턴(74l)은 차례로 적층된 저전압 게이트 절연막(71) 및 저전압 게이트 전극(73l)으로 구성되고, 상기 고전압 게이트 패턴(74h)은 차례로 적층된 고전압 게이트 절연막(67) 및 고전압 게이트 전극(73h)으로 구성된다.
계속해서, 제1 실시예와 동일한 방법을 사용하여 스페이서 절연막 패턴(76a), 스페이서(76b), 제1 소오스/드레인 영역, 제2 소오스/드레인 영역 및 제3 소오스/드레인 영역을 형성한다. 상기 제1 소오스/드레인 영역은 저농도 소오스/드레인 영역(75)으로 이루어지고, 상기 제2 소오스/드레인 영역은 저농도 소오스 영역(75) 및 고농도 소오스/드레인 영역(77)을 포함한다. 또한, 상기 제3 소오스/드레인 영역은 저농도 소오스/드레인 영역(75) 및 고농도 소오스/드레인 영역(79)을 포함한다. 상기 제1 내지 제3 소오스/드레인 영역들을 포함하는 반도체기판 전면에 층간절연막(81)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 셀 트랜지스터, 선택 트랜지스터, 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 최적화시킬 수 있다.

Claims (15)

  1. 셀 어레이 영역 및 주변회로 영역을 갖는 비휘발성 메모리소자에 있어서,
    상기 셀 어레이 영역 내의 반도체기판 상에 차례로 적층된 선택 게이트 절연막 및 선택 게이트 전극으로 구성된 선택 게이트 패턴을 갖는 선택 트랜지스터;
    상기 셀 어레이 영역 내의 반도체기판 상에 차례로 적층된 셀 게이트 절연막 및 셀 게이트 전극으로 구성된 셀 게이트 패턴을 갖고, 상기 셀 게이트 절연막은 차례로 적층된 터널산화막, 실리콘질화막 및 상부산화막(top oxide layer)으로 구성된 셀 트랜지스터;
    상기 주변회로 영역 내의 반도체기판 상에 차례로 적층된 고전압 게이트 절연막 및 고전압 게이트 전극으로 구성된 고전압 게이트 패턴을 갖고, 상기 고전압 게이트 절연막은 제1 게이트 산화막으로 형성된 고전압 모스 트랜지스터; 및
    상기 주변회로 영역 내의 반도체기판 상에 차례로 적층된 저전압 게이트 절연막 및 저전압 게이트 전극으로 구성된 저전압 게이트 패턴을 갖는 저전압 모스 트랜지스터를 포함하되, 상기 저전압 게이트 절연막은 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막으로 형성되고, 상기 제2 게이트 산화막은 상기 셀 게이트 절연막의 등가산화막 두께(equivalent oxide thickness)보다 얇은 것을 특징으로 하는 비휘발성 메모리소자.
  2. 제 1 항에 있어서,
    상기 선택 게이트 절연막은 상기 제2 산화막과 동일한 것을 특징으로 하는 비휘발성 메모리소자.
  3. 제 1 항에 있어서,
    상기 선택 게이트 절연막은 상기 셀 게이트 절연막과 동일한 것을 특징으로 하는 비휘발성 메모리소자.
  4. 제 1 항에 있어서,
    상기 선택 게이트 패턴의 양 옆의 상기 반도체기판 및 상기 셀 게이트 패턴의 양 옆의 상기 반도체기판에 형성된 제1 소오스/드레인 영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
  5. 제 4 항에 있어서,
    상기 저전압 게이트 패턴의 양 옆의 상기 반도체기판에 형성된 제2 소오스/드레인 영역을 더 포함하되, 상기 제2 소오스/드레인 영역은 상기 제1 소오스/드레인 영역의 불순물 농도보다 높은 불순물 농도를 갖고 엘디디형(LDD-type; lightly doped drain type)인 것을 특징으로 하는 비휘발성 메모리소자.
  6. 제 5 항에 있어서,
    상기 고전압 게이트 패턴의 양 옆의 상기 반도체기판에 형성된 제3 소오스/드레인 영역을 더 포함하되, 상기 제3 소오스/드레인 영역은 상기 제2 소오스/드레인 영역의 불순물 농도와 동일하거나 낮은 불순물 농도를 갖고 엘디디형인 것을 특징으로 하는 비휘발성 메모리소자.
  7. 제 6 항에 있어서,
    상기 제3 소오스/드레인 영역은 상기 제2 소오스/드레인 영역보다 깊은 것을 특징으로 하는 비휘발성 메모리소자.
  8. 제 1 항에 있어서,
    상기 셀 어레이 영역 내의 상기 반도체기판에 형성된 포켓 웰; 및
    상기 포켓 웰을 둘러싸는 제1 웰을 더 포함하되, 상기 셀 트랜지스터 및 상기 선택 트랜지스터는 상기 포켓 웰 내에 형성되는 것을 특징으로 비휘발성 메모리소자.
  9. 제 8 항에 있어서,
    상기 주변회로 영역 내의 상기 반도체기판의 소정영역에 형성된 제2 웰을 더 포함하되, 상기 저전압 모스 트랜지스터는 상기 제2 웰 내에 형성되는 것을 특징으로 비휘발성 메모리소자.
  10. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판 상에 비휘발성 메모리소자를 제조방법에 있어서,
    상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 셀 어레이 영역에 제1 활성영역을 한정함과 동시에 상기 주변회로 영역에 제2 및 제3 활성영역을 한정하는 단계;
    상기 소자분리막이 형성된 결과물 전면에 터널산화막, 실리콘질화막 및 상부 산화막을 차례로 형성하는 단계;
    상기 상부 산화막, 상기 실리콘질화막 및 상기 터널산화막을 연속적으로 패터닝하여 상기 제1 활성영역의 제1 영역 상에 차례로 적층된 터널산화막 패턴, 실리콘질화막 패턴 및 상부 산화막 패턴으로 구성된 셀 게이트 절연막을 형성함과 동시에 상기 제1 활성영역의 제2 영역, 상기 제2 활성영역 및 상기 제3 활성영역을 노출시키는 단계;
    상기 노출된 제2 영역, 상기 노출된 제2 활성영역 및 상기 노출된 제3 활성영역 상에 제1 게이트 산화막을 형성하는 단계;
    상기 제1 게이트 산화막을 패터닝하여 상기 제1 활성영역의 제2 영역 및 상기 제2 활성영역을 노출시키는 단계; 및
    상기 노출된 제2 영역 및 상기 노출된 제2 활성영역 상에 상기 제1 게이트 산화막보다 얇고 상기 셀 게이트 절연막의 등가산화막 두께보다 얇은 제2 게이트 산화막을 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 셀 어레이 영역 내의 상기 반도체기판에 제1 웰을 형성하는 단계;
    상기 제1 웰 내에 상기 제1 웰에 의해 둘러싸여진 포켓 웰을 형성하는 단계; 및
    상기 주변회로 영역 내의 상기 반도체기판에 상기 제2 활성영역을 둘러싸는 제2 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 제2 게이트 산화막이 형성된 결과물 전면에 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여 상기 제1 활성영역의 제1 영역의 상부를 가로지르는 셀 게이트 전극을 형성함과 동시에 상기 제1 활성영역의 제2 영역의 상부를 가로지르는 선택 게이트 전극, 상기 제2 활성영역의 상부를 가로지르는 저전압 게이트 전극 및 상기 제3 활성영역의 상부를 가로지르는 고전압 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  13. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판 상에 비휘발성 메모리소자를 제조방법에 있어서,
    상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 셀 어레이 영역에 제1 활성영역을 한정함과 동시에 상기 주변회로 영역에 제2 및 제3 활성영역을한정하는 단계;
    상기 소자분리막이 형성된 결과물 전면에 터널산화막, 실리콘질화막 및 상부 산화막을 차례로 형성하는 단계;
    상기 상부 산화막, 상기 실리콘질화막 및 상기 터널산화막을 연속적으로 패터닝하여 상기 제1 활성영역 상에 차례로 적층된 터널산화막 패턴, 실리콘질화막 패턴 및 상부 산화막 패턴으로 구성된 셀 게이트 절연막을 형성함과 동시에 상기 제2 활성영역 및 상기 제3 활성영역을 노출시키는 단계;
    상기 노출된 제2 활성영역 및 상기 노출된 제3 활성영역 상에 제1 게이트 산화막을 형성하는 단계;
    상기 제1 게이트 산화막을 패터닝하여 상기 제2 활성영역을 노출시키는 단계; 및
    상기 노출된 제2 활성영역 상에 상기 제1 게이트 산화막보다 얇고 상기 셀 게이트 절연막의 등가산화막 두께보다 얇은 제2 게이트 산화막을 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 셀 어레이 영역 내의 상기 반도체기판에 제1 웰을 형성하는 단계;
    상기 제1 웰 내에 상기 제1 웰에 의해 둘러싸여진 포켓 웰을 형성하는 단계; 및
    상기 주변회로 영역 내의 상기 반도체기판에 상기 제2 활성영역을 둘러싸는제2 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 제2 게이트 산화막이 형성된 결과물 전면에 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여 상기 제1 활성영역의 제1 영역의 상부를 가로지르는 셀 게이트 전극을 형성함과 동시에 상기 제1 활성영역의 제2 영역의 상부를 가로지르는 선택 게이트 전극, 상기 제2 활성영역의 상부를 가로지르는 저전압 게이트 전극 및 상기 제3 활성영역의 상부를 가로지르는 고전압 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
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