JP4942323B2 - 半導体装置とその製造方法 - Google Patents
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Description
その半導体メモリとして、電気的にデータの書き換えができ、電源をオフにしても記憶データを保持する不揮発性メモリが多用されている。この不揮発性メモリとして、従来はフローティングゲート型メモリが殆どであったが、近年はMONOS型メモリが使用されるようになってきている。
例えば、書き込み時には、メモリゲート電極に書込み電圧を印加し、シリコン基板を接地電位とすることにより、シリコン基板の表面近傍の電荷がトンネル酸化膜を通過してメモリ窒化膜へ蓄積される。消去時には、メモリゲート電極を接地電位としシリコン基板に消去電圧を印加することにより、メモリ窒化膜に蓄積されている電荷がトンネル酸化膜を通過してシリコン基板へ引き抜かれる。
そして、耐電圧が異なるMOS型トランジスタは、そのゲート酸化膜の膜厚が異なる。
このように、同一の半導体基板上にMONOS型メモリ素子と、通常耐圧のMOS型トランジスタと、高耐圧のMOS型トランジスタとを混載した半導体装置の一例を、図12に模式的な断面図で示す。
また、MONOS型メモリ素子と、その周辺回路の高耐圧のMOS型トランジスタとを同一の半導体基板上に形成して、不揮発性半導体メモリ装置を製造する技術も知られている(例えば、特許文献3参照。)。
まず、図13に示すように、図12で説明した半導体基板1の各ウエル1a〜1cをフィールド酸化膜3によって隔離して複数の素子領域2A,2B,2Cを形成し、その半導体基板1上の素子領域内のMONOS型メモリ素子10を設ける部分に、ONO膜11を形成する。そして、半導体基板1上のONO膜11を形成した部分を除く全領域に膜厚が厚い第1ゲート酸化膜41を形成する。
そして、エッチング処理によって、第1ゲート酸化膜エッチング用レジストマスク5が形成されなかった部分を除去する。
このとき、図15に示すようにONO膜11の側面もサイドエッチングされ、特にメモリ窒化膜14を挟むトップ酸化膜15とトンネル酸化膜13との両側部が一部除去されてしまう。
この性能低下を防ぐために、第1ゲート酸化膜41をエッチングする際にONO膜11上に形成するレジストマスク5の幅を広くして、トップ酸化膜15とトンネル酸化膜13との両側部がエッチングされても充分な幅を確保できるようにすることが考えられるが、それは、素子の集積度を高める微細化に反することになる。
このように、レジストマスク5をMONOS型メモリ素子10を形成する位置上に所定の幅で精度よくアライメントして形成するのは非常に難しいという問題もあった。
上記半導体基板上の上記MONOS型メモリ素子を設けた素子領域内に、そのMONOS型メモリ素子の一方の側には膜厚が厚い第1ゲート酸化膜が、他方の側には膜厚が薄い第2ゲート酸化膜がそれぞれ存在し、その第2ゲート酸化膜は上記MONOS型メモリ素子と隣接する上記耐電圧が低い方のMOS型トランジスタのゲート酸化膜であり、上記第1ゲート酸化膜は、別の素子領域内に設けられた耐電圧が高い方のMOS型トランジスタのゲート酸化膜と同じ膜であり、
上記MONOS型メモリ素子における上記耐電圧が低い方のMOS型トランジスタと隣接する側と反対側の側面では、上記ONO膜の上記トンネル酸化膜とメモリ窒化膜とトップ酸化膜とが一平面をなしており、その全面が上記第1ゲート酸化膜に接していることを特徴とする。
上記半導体基板上の上記ONO膜を形成した部分を除く全領域に第1ゲート酸化膜を形成する工程と、
その第1ゲート酸化膜及び上記ONO膜上の耐電圧が低い方のMOS型トランジスタを設ける部分を除く全面に上記第1ゲート酸化膜エッチング用のレジストマスクを少なくとも上記ONO膜上から上記耐電圧が低い方のMOSトランジスタを設ける部分と反対側の上記フィールド酸化膜上まで連続して形成した後、エッチング処理によって上記第1ゲート酸化膜の上記レジストマスクが形成されなかった部分を除去する工程と、
上記半導体基板上の上記第1ゲート酸化膜が除去された部分に、その第1ゲート酸化膜より膜厚が薄い第2ゲート酸化膜を形成する工程と、
上記第1ゲート酸化膜上の耐電圧が高い方のMOS型トランジスタを形成する部分と、上記第2ゲート酸化膜上及び上記ONO膜上にそれぞれゲート電極を形成する工程とを有することを特徴とする。
〔半導体装置の実施例〕
図1は、本発明による半導体装置の一実施例を示す図であって、図12と同様な模式的な断面図である。そして、図12と対応する部分には同一の符号を付してある。なお、MONOS型メモリ素子10の部分は拡大して示している。
NチャネルMOS型トランジスタ20(耐電圧が低い方のMOS型トランジスタ)と同一の素子領域2A内に、それと隣接して、トンネル酸化膜13とメモリ窒化膜14とトップ酸化膜15とを積層したONO膜11とゲート電極12とを有するMONOS型メモリ素子10を設けている。
また、MONOS型メモリ素子10の片側に第1ゲート酸化膜41の厚い酸化膜が存在するため、ドレイン−ゲート又はソース−ゲート間電界が緩和され、ドレイン又はソースの耐圧低下を防止することもできる。
さらに、トップ酸化膜のサイドエッチングを抑制できるため、MONOS型メモリ素子10の書き換え時のメモリゲート電極からのキャリア注入を抑制でき、メモリの信頼性が向上する。
第2ゲート酸化膜21は、MONOS型メモリ素子10と隣接する耐電圧が低いNチャネルMOS型トランジスタ20のゲート酸化膜を兼ねている。同様に第1ゲート酸化膜41は、別の素子領域2C内に設けられた高耐圧のNチャネルMOS型トランジスタ40のゲート酸化膜を兼ねている。
なお、半導体基板1およびその各ウエルの導電型はこの実施例に限るものではなく、その導電型の変更によって、MOS型トランジスタが、NチャネルMOS型になるかPチャネルMOS型になるかが決まってくる。また、実際に設けられる各素子の数は極めて多数である。
次に、上述した半導体装置を作る製造方法の実施例について、図2から図9を参照して工程順に説明する。なお、この製造方法の説明では、第1ゲート酸化膜41がNチャネルMOS型トランジスタ40のゲート酸化膜を、第2ゲート酸化膜21がNチャネルMOS型トランジスタ20とPチャネルMOS型トランジスタ30とのゲート酸化膜をそれぞれ兼ねる構成を例にして説明する。
まず、図2に示す工程では、第2P型ウエル1a、N型ウエル1b、及び第1P型ウエル1cが設けられた半導体基板1上に、フィールド酸化膜3によってそれらの各ウエルを隔離した複数の素子領域2A,2B,2Cを形成する。
その後、シリコン酸化膜によるトンネル酸化膜を20オングストロームの膜厚で、シリコン窒化膜によるメモリ窒化膜を120オングストロームの膜厚で、シリコン酸化膜によるトップ酸化膜を40オングストロームの膜厚で順次積層してONO膜11を形成する。
そして、エッチング処理を行ってレジストマスク7に覆われていない部分のONO膜11と犠牲酸化膜4とを除去してから、レジストマスク7も除去する。
第1ゲート酸化膜エッチング用のレジストマスク6のNチャネルMOS型トランジスタ20を設ける部分側の側面は、ONO膜11の側面と一致しておらず、ややNチャネルMOS型トランジスタ20を設ける部分側にはみ出している。これについては、後述する。
このエッチング処理工程を、MONOS型メモリ素子10を形成する素子領域2Aとその周囲を拡大して示す模式的な断面図である図4及び図5を用いて説明する。図4及び図5では、フッ酸緩衝液はHFで表記している。
しかし、図5に示すように、ONO膜11の上部から図面左側はレジストマスク6に覆われているため、エッチングされることはなく、左側の第1ゲート酸化膜41と共に変化なく残る。
そこで、レジストマスク6を除去して、半導体基板1上の第1ゲート酸化膜41が除去された部分に、第1ゲート酸化膜41より膜厚が薄い膜厚100オングストロームの第2ゲート酸化膜21を形成すると、図7に示すように、半導体基板1上に膜厚が異なる第1ゲート酸化膜41と第2ゲート酸化膜21とが選択的に形成された状態になる。
そして、その多結晶ポリシリコン層8上に、ゲート電極形成用のレジストマスク9を形成し、エッチング処理を行って、図1に示したMONOS型メモリ素子10のゲート電極12、NチャネルMOS型トランジスタ20のゲート電極22、PチャネルMOS型トランジスタ30のゲート電極32、及び高耐圧のNチャネルMOS型トランジスタ40のゲート電極42をそれぞれ形成する。その後、必要な位置にコンタクトホールを形成し、配線電極を形成すれば半導体装置が完成する。
すなわち、この実施例では前述したように、MONOS型メモリ素子10の図1で左側に膜厚がONO膜より厚い第1ゲート酸化膜41が残っており、ONO膜の左側面は一平面をなし、その全面が第1ゲート酸化膜41と接していて、全くエッチングされていない点が特徴である。
このレジストマスク6は、図17に示した従来技術のレジストマスク5と比べて幅の細い部分が少なく、開口の数も少ないので、アライメントマージンが増加し、微細化が容易になる。特に、MONOS型メモリ素子10の位置に対応した細い部分がなくなるので、レジストマスク6の作成上の最小寸法に制限されることなく、メモリゲートの微細化が可能になる。
図10の横軸は、ゲート酸化膜エッチングマスク距離(μm)であり、図11に示す第1ゲート酸化膜エッチング用のレジストマスク6がメモリゲート電極12を覆い、メモリゲート電極12の幅方向へのはみ出し距離Xである。縦軸は、書き込み及び消去の閾値電圧Vth(V)である。
そして、図10における曲線のプロット点が白三角の線は従来技術の消去、白丸の線は従来技術の書き込み、黒三角の線は本発明の消去、黒丸の線は本発明の書き込みの場合をそれぞれ示す。
例えば、内部動作電圧を抑制した付加価値が高い携帯機器用ICや、高耐圧デバイスと不揮発性メモリデバイスとを混載することにより付加価値を高めた液晶得駆動用IC等に適用するとよい。
4:犠牲酸化膜 5,6:第1ゲート酸化膜エッチング用のレジストマスク
7:ONO膜エッチング用のレジストマスク 8:多結晶ポリシリコン層
9:ポリシリコン層エッチング用のレジストマスク
10:MONOS型メモリ素子 10X:MONOS型メモリ素子形成位置
11:ONO膜 12:メモリゲート電極 13:トンネル酸化膜
14:メモリ窒化膜 15:トップ酸化膜
20:NチャネルMOS型トランジスタ
20X:NチャネルMOS型トランジスタ形成位置
21:第2ゲート酸化膜 22:ゲート電極
25:コンタクトホール形成位置 30:PチャネルMOS型トランジスタ
40:高耐圧のNチャネルMOS型トランジスタ
41:第1ゲート酸化膜 42:ゲート電極
Claims (2)
- 同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、該素子領域のうちの異なる素子領域に耐電圧が異なるMOS型トランジスタを設け、該MOS型トランジスタのうち耐電圧が低い方の少なくとも一部のMOS型トランジスタと同一の素子領域内に、該MOS型トランジスタに隣接して、トンネル酸化膜とメモリ窒化膜とトップ酸化膜とを積層したONO膜とゲート電極とからなるMONOS型メモリ素子を設けた半導体装置であって、
前記半導体基板上の前記MONOS型メモリ素子を設けた素子領域内に、該MONOS型メモリ素子の一方の側には膜厚が厚い第1ゲート酸化膜が、他方の側には膜厚が薄い第2ゲート酸化膜がそれぞれ存在し、該第2ゲート酸化膜は前記MONOS型メモリ素子と隣接する前記耐電圧が低い方のMOS型トランジスタのゲート酸化膜であり、前記第1ゲート酸化膜は、別の素子領域内に設けられた耐電圧が高い方のMOS型トランジスタのゲート酸化膜と同じ膜であり、
前記MONOS型メモリ素子における前記耐電圧が低い方のMOS型トランジスタと隣接する側と反対側の側面では、前記ONO膜の前記トンネル酸化膜とメモリ窒化膜とトップ酸化膜とが一平面をなしており、その全面が前記第1ゲート酸化膜に接していることを特徴とする半導体装置。 - 同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、該素子領域のうちの異なる素子領域に耐電圧が異なるMOS型トランジスタを設け、該MOSトランジスタのうち耐電圧が低い方の少なくとも一部のMOS型トランジスタと同一の素子領域内に、該MOS型トランジスタに隣接してMONOSメモリ素子を設けた半導体装置の製造方法であって、
前記半導体基板上の前記MONOS型メモリ素子を設ける素子領域内の該MONOS型メモリ素子を設ける部分に、トンネル酸化膜とメモリ窒化膜とトップ酸化膜とを積層したONO膜を形成する工程と、
前記半導体基板上の前記ONO膜を形成した部分を除く全領域に第1ゲート酸化膜を形成する工程と、
該第1ゲート酸化膜及び前記ONO膜上の前記耐電圧が低い方のMOS型トランジスタを設ける部分を除く全面に前記第1ゲート酸化膜エッチング用のレジストマスクを、少なくとも前記ONO膜上から前記耐電圧が低い方のMOSトランジスタを設ける部分と反対側の前記フィールド酸化膜上まで連続して形成した後、エッチング処理によって前記第1ゲート酸化膜の前記レジストマスクが形成されなかった部分を除去する工程と、
前記半導体基板上の前記第1ゲート酸化膜が除去された部分に、該第1ゲート酸化膜より膜厚が薄い第2ゲート酸化膜を形成する工程と、
前記第1ゲート酸化膜上の耐電圧が高い方の前記MOS型トランジスタを形成する部分と、前記第2ゲート酸化膜上及び前記ONO膜上にそれぞれゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
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