JPH07183408A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【構成】半導体基板２００上に素子分離用絶縁膜と、こ
れに直交する浮遊ゲート２０８、制御ゲート２０９を形
成する工程と、制御ゲート２０９間の領域を一つおきに
レジスト材でマスクし、このレジスト材と制御ゲート２
０９とをマスクとして素子分離用絶縁膜にエッチングを
施しこの下の半導体基板２００を露出させる工程と、レ
ジスト材と制御ゲート２０９をマスクとして半導体基板
２００上に酸化膜２１２を選択成長させる工程と、レジ
スト材を除去し、酸化膜２１２をマスクとして浮遊ゲー
ト２０８及び制御ゲート２０９の側壁に酸化処理を施
し、半導体基板２００と浮遊ゲート２０８との間にバー
スビーク２１３を発生させる工程とを具備することを特
徴とする不揮発性半導体記憶装置の製造方法 【効果】本発明を用いると、高速消去・高速読出動作が
可能であり、微細化に好適な、片側のみにより大きなバ
ーズビークを有する、非対称セルを容易に製造すること
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関する。特に、不揮発性メモリセルのドレ
イン側のみにバースビークを形成した非対称セルの製造
方法に関する。

【０００２】

【従来の技術】従来より、不揮発性半導体記憶装置に
は、浮遊ゲート及び制御ゲートを積層形成したＭＯＳト
ランジスタをメモリセルとして用いている。なかでも、
書き込み・消去特性の向上及びデータ保持特性の向上を
目的として、ドレイン側とソース側との浮遊ゲートの形
状が非対象であるメモリセルが開発されている。米国登
録特許5,051,794 にはドレイン側とソース側とでバーズ
ビークの大きさを調節する技術が開示されている。以
下、ドレイン側のバーズビークをソース側よりも大きく
形成する方法を説明する。

【０００３】［図１５］に示すように、Ｐ型の半導体基
板上３００上にゲート絶縁膜３０１、ポリシリコン膜か
らなる浮遊ゲート３０２、ゲート間絶縁膜３０３、ポリ
シリコン膜３０４及びタングステンポリサイド膜３４１
からなる制御ゲート３０５からなる積層膜を形成し、こ
れをゲート形状にエッチング加工する。続いてＮ型のソ
ース領域３０７、ドレイン領域３０６を形成し、ソース
領域３０７上及び積層膜の一部を覆う窒化膜３０８を形
成する。続いて、この窒化膜３０８をマスクとして酸化
処理を施し、浮遊ゲート３０２及び制御ゲート３０５の
ドレイン領域側に熱酸化膜を形成する。すると半導体基
板３００と浮遊ゲート３０２との間にバーズビーク３１
１が形成され、距離が若干増大する。続いて、層間絶縁
膜３１０を全面に形成する。このようにして、左右非対
象のメモリセルが得られる。

【０００４】以上説明したような非対象メモリセルはド
イレンと浮遊ゲートとの距離が離れているため、ドレイ
ンからの電子の放出が起こりにくく、データの保持特性
がよい。また、ソース側のバーズビークは小さいため、
消去特性に影響を与えることもない。

【０００５】しかし、窒化膜を耐酸化マスクとして用い
るため、ストレスの問題を無視することができない。
［図１５］のように制御ゲートをポリシリコン膜及びポ
リサイド膜の積層構造とし、さらにこの直上に窒化膜を
形成すると、熱ストレスによりポリサイド膜がポリシリ
コン膜より剥がれてしまうという問題が発生する。ま
た、窒化膜がソース領域上に形成されているため、層間
絶縁膜によるゲッタリング効果を期待することができな
い。

【０００６】

【発明が解決しようとする課題】上記したように、従来
の非対象セルの形成方法では、窒化膜を耐酸化マスクと
して用いるため、ゲート電極をポリシリコン・ポリサイ
ドの積層構造とした場合に、熱ストレスによりポリサイ
ド膜がポリシリコン膜より剥がれてしまうという問題が
あった。また、窒化膜がソース領域上に形成されている
ため、層間絶縁膜によるゲッタリング効果が阻害される
という問題があった。

【０００７】本発明は、上記欠点を除去し、熱ストレス
による積層制御ゲート電極の剥がれやゲッタリング効果
の阻害の生じない非対象セルの形成方法を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、半導体基板上の素子分離領域に素子分
離用絶縁膜を形成する工程と、この上にゲート絶縁膜を
介して第１の半導体膜を形成する工程と、素子分離用絶
縁膜上の第１の半導体膜の一部にエッチングを施しこれ
を帯状に切断する工程と、第１の半導体膜上にゲート間
絶縁膜を介して第２の半導体膜を形成する工程と、第１
の半導体膜及び前記第２の半導体膜にエッチングを施
し、第１の半導体膜を浮遊ゲートに第２の半導体膜を制
御ゲートに形成する工程と、制御ゲート間の領域を一つ
おきにレジスト材でマスクし、このレジスト材と制御ゲ
ートとをマスクとして前記素子分離用絶縁膜にエッチン
グを施し、この素子分離用絶縁膜下の半導体基板を露出
させる工程と、レジスト材と制御ゲートをマスクとして
半導体基板上に酸化膜を成長させる工程と、レジスト材
を除去し、酸化膜をマスクとして浮遊ゲートの側壁に酸
化処理を施し、半導体基板と浮遊ゲートとの間にバース
ビークを発生させる工程と、半導体基板、制御ゲート及
び酸化膜上に層間絶縁膜を形成し、金属配線を形成する
工程とを具備することを特徴とする不揮発性半導体記憶
装置の製造方法を提供する。

【０００９】また、同様の目的を達成するため、本発明
ではさらに、半導体基板上の素子分離領域に素子分離用
絶縁膜を形成する工程と、この上にゲート絶縁膜を介し
て第１の半導体膜を形成する工程と、素子分離用絶縁膜
上の第１の半導体膜の一部にエッチングを施し第１の半
導体膜を帯状に切断する工程と、第１の半導体膜上にゲ
ート間絶縁膜を介して第２の半導体膜を形成する工程
と、第１の半導体膜及び第２の半導体膜にエッチングを
施し、第１の半導体膜を浮遊ゲートに第２の半導体膜を
制御ゲートに形成する工程と、制御ゲート間の領域を一
つおきにに酸化膜で充填し、浮遊ゲート及び制御ゲート
の片側領域を酸化膜で覆う工程と、酸化膜をマスクとし
て浮遊ゲートの側壁に酸化処理を施し、半導体基板と浮
遊ゲートとの間にバースビークを発生させる工程と、半
導体基板、制御ゲート及び酸化膜上に層間絶縁膜を形成
し、さらに金属配線を形成する工程とを具備することを
特徴とする不揮発性半導体記憶装置の製造方法を提供す
る。

【００１０】

【作用】本発明で提供する第１の手段及び第２の手段を
用いると、トランジスタの片側のみにバーズビークを発
生させるために熱処理をする際、従来例のように窒化膜
ではなく酸化膜をマスクとして用いるため、ゲート電極
の熱ストレスによる剥がれが生じず、ゲッタリング効果
に影響を与えることもない。さらに、制御ゲート間の領
域をひとつおきに酸化膜で埋め込むため、金属配線の段
切れ等の問題も生じない。

【００１１】さらに、本発明で提供する第１の手段を用
いると、素子分離用絶縁膜にエッチングを施すために用
いたレジスト材を、再度、酸化膜の選択成長のマスクに
兼用することが可能になる。その結果、第２の手段と比
較しても製造プロセスが簡略化される。

【００１２】

【実施例】以下、本発明の各実施例を図面を参照して説
明する。［図１］は本発明の不揮発性半導体記憶装置に
用いるメモリセルの断面図及びその拡大図である。［図
１］（ａ）に示すように、このメモリセルは、Ｐ型の半
導体基板上１００上にゲート絶縁膜１０１、ポリシリコ
ン膜からなる浮遊ゲート１０２、ゲート間絶縁膜１０
３、ポリシリコン膜１０４及びタングステンポリサイド
膜１４１からなる制御ゲート１０５からなる積層膜を形
成し、これをゲート形状にエッチング加工する。続いて
Ｎ型のソース領域１０７、ドレイン領域１０６を形成
し、ソース領域１０７上及び積層膜のほぼ全てを覆い隣
接するセル間を埋め尽くす酸化膜１０８を形成する。続
いて、この酸化膜１０８をマスクとして酸化処理を施
し、浮遊ゲート１０２及び制御ゲート１０５のドレイン
領域側に熱酸化膜を形成する。すると半導体基板１００
と浮遊ゲート１０２との間にバーズビーク１１１が形成
され、距離が若干増大する。続いて、図示しない層間絶
縁膜を全面に形成する。このようにして、左右非対称の
メモリセルが得られる。なお、［図１］（ｂ）、（ｃ）
は領域１４２及び領域１４３の拡大図である。

【００１３】このような非対称メモリセルはドイレンと
浮遊ゲートとの距離が離れているため、ドレインからの
電子の放出が起こりにくく、データの保持特性がよい。
また、ソース側のバーズビークは小さいため、消去特性
に影響を与えることもない。

【００１４】さらに、ドレイン側の容量が小さくなるた
め、ビット線を介して複数個のメモリセルを接続した場
合に、ビット線自体の寄生容量が低下し、読み出し速度
が向上する。また、ドレイン側のバーズビークはサーフ
ェースブレイクダウン耐圧の向上に寄与するため、書き
込み時のドレイン電圧を向上することができ。これは、
書き込み速度の向上に寄与する。

【００１５】さらに、バーズビークをドレイン側のみに
形成するため、ソース拡散層と浮遊ゲートとのオーバー
ラップ領域を縮小させることができる。これは、微細化
にも有利であり、微細化による読み出し、書き込み、消
去特性の向上に寄与する。

【００１６】また、トランジスタの片側のみにバーズビ
ークを発生させるための熱処理をする際、従来例のよう
に窒化膜ではなく酸化膜をマスクとして用いるため、ゲ
ート電極の熱ストレスによる剥がれが生じず、ゲッタリ
ング効果に影響を与えることもない。さらに、制御ゲー
ト間の領域をひとつおきに酸化膜で埋め込むため、平坦
化され、その上に金属配線層を形成しても、その金属配
線の段切れ等の問題も生じない。

【００１７】続いて、本発明の第１の実施例の製造工程
を［図２］〜［図１０］を参照して説明する。Ｐ型半導
体基板２００表面にＬＯＣＯＳ（選択酸化法）を用いて
複数の帯状の素子分離用絶縁膜を形成する（［図２］参
照）。すなわち、図示しない酸化膜及び窒化膜からなる
積層膜を形成した後これを帯状にエッチングし、さらに
この積層膜をマスクとして水蒸気中で酸化を行う。続い
て、この積層膜をエッチング除去することにより複数の
帯状の素子分離用絶縁膜２０１を得る。

【００１８】続いて、Ｐ型半導体基板２００及び素子分
離用絶縁膜２０１上にゲート絶縁膜２０２を介してポリ
シリコン膜２０３を形成し、ポリシリコン膜２０３の一
部にエッチングを施し、ポリシリコン膜２０３を帯状に
切断する（［図３］参照）。すなわち、Ｐ型半導体基板
表面を熱酸化し、厚さ１０ｎｍの熱酸化膜を形成し、こ
れをゲート絶縁膜２０２とする。続いて、ＬＰＣＶＤ法
（減圧化学的気相堆積法）を用いて全面にリンをドープ
したポリシリコン膜２０３を１００ｎｍ形成する。この
ポリシリコン膜２０３に対し、素子分離用絶縁膜２０１
上の領域をこれと平行に、選択的にエッチング除去し、
スリット２０４を形成する。このスリット２０４によっ
てポリシリコン膜２０３が各素子領域毎に分離される。

【００１９】続いて、ポリシリコン膜２０３上にゲート
間絶縁膜２０５を介してポリシリコン膜２０６、タング
ステンシリサイド膜２０７を積層形成する（［図４］参
照）。すなわち、ポリシリコン膜２０３を熱酸化し、厚
さ１０ｎｍの熱酸化膜を形成し、これに引き続きＬＰＣ
ＶＤ法により、厚さ１５ｎｍのシリコン窒化膜を形成
し、続いて熱酸化により窒化膜上に６ｎｍの熱酸化膜を
形成することで、ＯＮＯ構造（酸化膜、窒化膜、酸化膜
の複合膜）のゲート間絶縁膜２０５を形成する。続い
て、ＬＰＣＶＤ法を用いて、全面にリンをドープしたポ
リシリコン膜２０６を１５０ｎｍ形成する。さらに、ス
パッタ法を用いて、全面にタングステンシリサイド膜２
０７を２００ｎｍ形成する。なお、タングステンシリサ
イドに限られるものではなく、モリブデンシリサイド等
の高融点シリサイドや高融点金属との積層膜であれば良
い。また、当然であるが、ポリシリコンの単層膜でも良
い。

【００２０】続いて、タングステンシリサイド膜２０
７、ポリシリコン膜２０６及びポリシリコン膜２０３に
対してエッチングを施し、素子分離用絶縁膜２０１と直
行する方向の複数の帯状に加工し、浮遊ゲート、制御ゲ
ート形状に加工形成する（［図５］参照）。すなわち、
図示しないレジスト素子分離用絶縁膜２０１と直交する
方向に帯状に選択的に形成し、このレジストをマスクと
する異方性エッチング法を用いて、タングステンシリサ
イド膜２０７、ポリシリコン膜２０６及びポリシリコン
膜２０３を順次エッチングする。この結果、各メモリセ
ル毎に浮遊ゲート２０８及び制御ゲート２０９が形成さ
れる。

【００２１】続いて、制御ゲート２０９間の領域を一つ
おきにレジスト材２１０でマスクし、このレジスト材２
１０と制御ゲート２０９とをマスクとして素子分離用絶
縁膜２０１に異方性エッチングを施し、この素子分離用
絶縁膜２０１下のＰ型半導体基板２００を露出させる。
さらに、同一のマスクを用いてソース拡散層予定領域で
あるＰ型半導体基板の露出部にＮ型不純物を注入する。
この時の条件は、ヒ素を加速エネルギーを６０ｋｅＶ
で、ドーズ量を１×１０¹⁵ｃｍ^-2でイオン注入する。こ
の結果、ソース拡散層２１１が形成される（［図６］参
照）。

【００２２】続いてレジスト材２１０、制御ゲート２０
９、浮遊ゲートをマスクとしてＰ型半導体基板２００上
に酸化膜２１２を選択成長させる（［図７］参照）。こ
の選択成長は酸化膜の液相堆積法で形成し、この液相堆
積法は硅弗化水素水に室温で６時間程度放置することで
６００ｎｍの酸化膜を堆積させている。この反応は以下
の化学式で示される。

【００２３】 Ｈ₂ ＳｉＦ₆ ＋２Ｈ₂ Ｏ → ＳｉＯ₂ ＋６ＨＦ 式１ ６ＨＦ＋２Ａｌ → ２ＡｌＦ₃ ＋２Ｈ₂ Ｏ 式２ すなわち、式１で示される平衡溶液に対して、アルミニ
ウムを加えることによって、式２に示す反応を生ぜせし
め、この結果、式１の平衡をくずし、左辺から右辺への
反応を促進させる。撹拌を加えることによって、より均
質な酸化膜が堆積される。このように堆積された酸化膜
を通常ＳＯＲＤ膜と呼んでいる。ＳＯＲＤ膜はレジスト
が形成された領域を除いて選択的に成長するため、［図
７］に示したような形状となる。

【００２４】続いて、レジスト材２１０を除去し、酸化
膜２１２をマスクとして浮遊ゲート２０８及び制御ゲー
ト２０９の側壁に熱酸化を施し、Ｐ型半導体基板２００
と浮遊ゲート２０８との間にバーズビーク２１３を発生
させる。熱酸化の条件は、Ｄｒｙ雰囲気中、８５０℃、
５０分である。この結果、酸化膜２１２におおわれてい
ない領域につき酸化膜２１４を発生させると共に、浮遊
ゲート２０８及び制御ゲート２０９の側面に丸みが生
じ、バーズビーク２１３が発生する。同時に、ソース拡
散層２１１は横方向に拡散すると共に活性化される。続
いて、酸化膜２１２及び制御ゲート２０９をマスクにド
レイン拡散層予定領域であるＰ型半導体基板の露出部に
Ｎ型不純物を注入する。この時の条件は、ヒ素を加速エ
ネルギーを６０ｋｅＶで、ドーズ量を５×１０¹⁵ｃｍ^-2
でイオン注入する。この結果、ドレイン拡散層２１９が
形成される（［図８］参照）。続いて、窒素雰囲気中
で、９５０℃、３０分のアニールを行うことによって、
ドレイン拡散層２１９は活性化される。ここで、ソース
拡散層も若干の横方向拡散が起こるため、ソースの接合
深さ及び浮遊ゲート直下の延在距離が増加し、形成され
たメモリセルの消去特性の向上にも寄与する。このよう
に、本発明の製造工程を経ることによって、ソース・ド
レイン拡散層のアニール時間を異ならせることが可能に
なり、形成されたメモリセルの特性向上につながる。

【００２５】続いて、全面に層間絶縁膜であるＢＰＳＧ
膜２１５を形成する（［図９］参照）。さらに、ビット
線となる素子分離用絶縁膜２０１の方向と平行な金属配
線２１６（アルミ配線が望ましい）を例えばスパッタ法
で形成する（［図１０］参照）。

【００２６】以上説明したように、トランジスタの片側
のみにバーズビークを発生させるために熱処理をする際
に、従来例のように窒化膜ではなく酸化膜をマスクとし
て用いるため、ゲート電極の熱ストレスによる剥がれが
生じず、ゲッタリング効果に影響を与えることもない。
さらに、制御ゲート間の領域をひとつおきに酸化膜で埋
め込むため、金属配線の段切れ等の問題も生じない。

【００２７】さらに、素子分離用絶縁膜にエッチングを
施すために用いたレジスト材を、再度、酸化膜の選択成
長のマスクに兼用することが可能になる。その結果、製
造プロセスが簡略化される。

【００２８】また、ソースの拡散及びドレインの拡散時
間に差を設けることができ、上述の工程ではソースの拡
散時間の方をより長くできる。この結果、消去特性の向
上したメモリセルを得ることができる。

【００２９】以上、第１の実施例を液相堆積膜による酸
化膜を用いて、ソース拡散層上の、浮遊ゲート及び制御
ゲートによって囲まれた領域を埋め込む例を説明した
が、液相堆積膜を用いず、ＳＯＧ膜（スピン・オン・グ
ラス膜）を用いても良い。これは、低融点ガラスを全面
に回転塗布し、ソース拡散層上の、浮遊ゲート及び制御
ゲートによって囲まれた領域を埋め込むものである。よ
り具体的な製造工程は、［図６］に示したような、レジ
スト材２１０をドレイン拡散層の予定領域上に形成し、
素子分離用絶縁膜２０１をエッチング除去し、ソース拡
散層２１１を形成した状態の後、低融点ガラスを全面に
塗布する。続いて、研磨処理を施し、レジスト材２１０
を露出させることにより、［図７］とほぼ同様にソース
拡散層上の、浮遊ゲート及び制御ゲートによって囲まれ
た領域を埋め込むことができる。その後の工程は第一の
実施例とほぼ同様である。

【００３０】以上、第一の実施例の変形例としてＳＯＧ
膜を用いた例を説明した。この場合、工程数は若干増加
するが、液相堆積膜よりも一般に不純物の少ない良い膜
質が得られる。これを、ＥＥＰＲＯＭ等に用いると、メ
モリセルの特性向上に寄与する。

【００３１】なお、第一の実施例のさらなる変形とし
て、ソース拡散層を制御ゲートとのセルフアラインで形
成しない例が考えられる。すなわち、素子分離領域の形
成時に既にソース拡散層領域を形成しておき、その後に
浮遊ゲート、制御ゲートを形成する。続いて、制御ゲー
ト間の領域をひとつおきにレジストでマスクし、このレ
ジストと制御ゲートとをマスクとして用いてＳＯＲＤ膜
を堆積させる。このレジストは、ソース拡散層領域の不
純物イオン注入のマスクとして共用できる。すなわち、
イオン注入用のマスクと選択成長用のマスクとを共用す
ることにより、新たなるマスクの増加無しに本発明の目
的を達成している。この場合、ソース形成をゲート電極
とのセルフアラインエッチングで行わないため、微細な
セルの実現にはやや不向きではあるが、浮遊ゲートの側
壁を長時間のエッチングにさらさないこと等からメモリ
セルの特性向上が可能になる。また、本発明の一目的で
ある、高速消去、高速読出動作が可能となる。

【００３２】続いて、本発明の第２の実施例［図１１］
から［図１４］を参照して説明する。第一の実施例と共
通な要素は同様の図番を用いて説明を省略する。第一の
実施例の［図２］から［図６］に示したように、Ｐ型半
導体基板２００上に浮遊ゲート２０８、制御ゲート２０
９を成形加工し、レジスト材２１０をドレイン拡散層の
予定領域上に形成するとともに素子分離用絶縁膜２０１
をエッチング除去し、ソース拡散層２１１を形成する。

【００３３】続いて、レジスト材２１０を除去し、ソー
ス拡散層２１１上の、浮遊ゲート２０８及び制御ゲート
２０９によって囲まれた領域を酸化膜２５０で埋め込む
（［図１１］参照）。すなわち、レジスト材２１０を除
去した後、ＬＰＣＶＤ法を用いて、全面に、厚さ１μｍ
の酸化膜２５０を形成する。さらに、ドレイン拡散層予
定領域上のみに帯状に図示しないレジスト材を形成し、
これをマスクに酸化膜２５０をエッチング除去する。続
いて、マスクとして用いたレジスト材を除去する。

【００３４】続いて、酸化膜２５０をマスクとして浮遊
ゲート２０８及び制御ゲート２０９のドレイン側の側壁
に熱酸化を施し、Ｐ型半導体基板２００と浮遊ゲート２
０８との間にバーズビーク２１３を発生させる。熱酸化
の条件は、第一の実施例と同様、Ｄｒｙ雰囲気中、８５
０℃、５０分である。この結果、酸化膜２５０におおわ
れていない領域につき酸化膜２１９を発生すると共に、
浮遊ゲート２０８及び制御ゲート２０９の側面に丸みが
生じ、バーズビーク２１３が発生する。同時に、ソース
拡散層２１１は横方向に拡散すると共に活性化される。
続いて、酸化膜２１２及び制御ゲート２０９をマスクに
ドレイン拡散層予定領域であるＰ型半導体基板の露出部
にＮ型不純物を注入し、ドレイン拡散層２１９を形成す
る（［図１２］参照）。

【００３５】続いて、窒素雰囲気中で、アニールを行
い、ドレイン拡散層２１９を活性化する。ここでも、第
一の実施例と同様にソース拡散層でも若干の横方向拡散
が起こるため、ソースの接合深さ及び浮遊ゲート直下の
延在距離が増加し、形成されたメモリセルの消去特性の
向上にも寄与する。このように、本発明の製造工程を経
ることによって、ソース・ドレイン拡散層のアニール時
間を異ならせることが可能になり、形成されたメモリセ
ルの特性向上につながる。

【００３６】続いて、全面に層間絶縁膜であるＢＰＳＧ
膜２１５を形成する（［図１３］参照）。さらに、ビッ
ト線となる素子分離用絶縁膜２０１の方向と平行な金属
配線２１６（アルミ配線が望ましい）を例えばスパッタ
法で形成する（［図１４］参照）。

【００３７】以上説明したように、トランジスタの片側
のみにバーズビークを発生させるために熱処理をする際
に、従来例のように窒化膜ではなく酸化膜をマスクとし
て用いるため、ゲート電極の熱ストレスによる剥がれが
生じず、ゲッタリング効果に影響を与えることもない。
さらに、制御ゲート間の領域をひとつおきに酸化膜で埋
め込むため、金属配線の段切れ等の問題も生じない。

【００３８】また、ソースの拡散及びドレインの拡散時
間に差を設けることができ、上述の工程ではソースの拡
散時間の方をより長くできる。この結果、消去特性の向
上したメモリセルを得ることができる。

【００３９】また、第２の実施例によると、第一の実施
例と比較すると若干の製造工程の増加があるが、長時間
の液相堆積膜を形成するために要す工程を省略できるた
め、より結果的に製造コストを低減することができる。

【００４０】さらに、第２の実施例によると、ＬＰＣＶ
Ｄ法による酸化膜は液相堆積膜と比較して高品質な酸化
膜を形成することができるため、ＥＥＰＲＯＭ等に用い
ると、データ保持特性の向上など、さらなる効果が得ら
れる。

【００４１】なお、第２の実施例のさらなる変形とし
て、ソース拡散層を制御ゲートとのセルフアラインで形
成しない例が考えられる。すなわち、素子分離領域の形
成時に既にソース拡散層領域を形成しておき、その後に
浮遊ゲート、制御ゲートを形成する例である。この場
合、ソース形成をゲート電極とのセルフアラインエッチ
ングで行わないため、微細なセルの実現にはやや不向き
ではあるが、浮遊ゲートの側壁を長時間のエッチングに
さらさないこと等からメモリセルの特性向上が可能にな
る。また、本発明の一目的である、高速消去、高速読出
動作が可能となる。

【００４２】

【発明の効果】以上のように、本発明を用いると、高速
消去・高速読出動作が可能であり、微細化に好適な、片
側のみにより大きなバーズビークを有する、非対称セル
を容易に製造することが可能となる。

【００４３】特に、トランジスタの片側のみにバーズビ
ークを発生させるために熱処理をする際に、従来例のよ
うに窒化膜ではなく酸化膜をマスクとして用いるため、
ゲート電極の熱ストレスによる剥がれが生じず、ゲッタ
リング効果に影響を与えることもない。さらに、制御ゲ
ート間の領域をひとつおきに酸化膜で埋め込むため、金
属配線の段切れ等の問題も生じない。

【００４４】また、ソースの拡散及びドレインの拡散時
間に差を設けることができ、上述の工程ではソースの拡
散時間の方をより長くできる。この結果、消去特性の向
上したメモリセルを得ることができる。

【００４５】特に、第一の実施例によると、素子分離用
絶縁膜にエッチングを施すために用いたレジスト材を、
再度、酸化膜の選択成長のマスクに兼用することが可能
になる。その結果、製造プロセスが簡略化される。

【００４６】また、第２の実施例によると、長時間の液
相堆積膜を形成するために要す工程を省略できるため、
より結果的に製造コストを低減することができる。さら
に、第２の実施例によると、ＬＰＣＶＤ法により、液相
堆積膜と比較して高品質な酸化膜を形成することができ
るため、ＥＥＰＲＯＭ等に用いると、データ保持特性の
向上など、さらなる効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施例による不揮発性半導体メモリセ
ルの断面図及びその拡大図

【図２】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図３】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図４】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図５】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図６】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図７】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図８】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図９】本発明の第１の実施例による半導体記憶装置の
製造工程を示す斜視図

【図１０】本発明の第１の実施例による半導体記憶装置
の製造工程を示す斜視図

【図１１】本発明の第２の実施例による半導体記憶装置
の製造工程を示す斜視図

【図１２】本発明の第２の実施例による半導体記憶装置
の製造工程を示す斜視図

【図１３】本発明の第２の実施例による半導体記憶装置
の製造工程を示す斜視図

【図１４】本発明の第２の実施例による半導体記憶装置
の製造工程を示す斜視図

【図１５】従来の非対称メモリセルを示した断面図

【符号の説明】

２００ シリコン基板 ２０２ ゲート絶縁膜 ２０３ ポリシリコン膜 ２０５ ゲート間絶縁膜 ２０６ ポリシリコン膜 ２０７ タングステンシリサイド膜 ２０８ 浮遊ゲート ２０９ 制御ゲート ２１１ ソース拡散層 ２１２ 液相堆積により形成した酸化膜 ２１３ バーズビーク ２１４ ドレイン拡散層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に素子分離領域に素子分離
   用絶縁膜を形成する工程と、 前記素子分離用絶縁膜上に及びゲート絶縁膜を介して前
   記半導体基板上に第１の半導体膜を形成する工程と、 前記素子分離用絶縁膜上の前記第１の半導体膜の一部に
   エッチングを施し前記第１の半導体膜を帯状に切断する
   工程と、 前記第１の半導体膜上にゲート間絶縁膜を介して第２の
   半導体膜を形成する工程と、 前記第１の半導体膜及び前記第２の半導体膜にエッチン
   グを施し、前記第１の半導体膜を浮遊ゲートに前記第２
   の半導体膜を制御ゲートに形成する工程と、 前記制御ゲート間の領域を一つおきにレジスト材でマス
   クし、このレジスト材と前記制御ゲートをマスクとして
   前記半導体基板上に酸化膜を選択成長させる工程と、 前記レジスト材を除去し、前記酸化膜をマスクとして前
   記浮遊ゲートの側壁に酸化処理を施し、前記半導体基板
   と前記浮遊ゲートとの間にバースビークを発生させる工
   程と、 前記半導体基板、前記制御ゲート及び前記酸化膜上に層
   間絶縁膜を形成し、金属配線を形成する工程とを具備す
   ることを特徴とする不揮発性半導体記憶装置の製造方法
2. 【請求項２】 半導体基板上に複数の帯状の素子分離用
   絶縁膜を形成する工程と、 前記素子分離用絶縁膜上に及びゲート絶縁膜を介して前
   記半導体基板上に第１の半導体膜を形成する工程と、 前記素子分離用絶縁膜上の前記第１の半導体膜の一部に
   エッチングを施し前記第１の半導体膜を帯状に切断する
   工程と、 前記第１の半導体膜上にゲート間絶縁膜を介して第２の
   半導体膜を形成する工程と、 前記第１の半導体膜及び前記第２の半導体膜にエッチン
   グを施し、前記素子分離用絶縁膜と直行する方向の複数
   の帯状に加工し、前記第１の半導体膜を浮遊ゲートに前
   記第２の半導体膜を制御ゲートに形成する工程と、 前記制御ゲート間の領域を一つおきにレジスト材でマス
   クし、このレジスト材と前記制御ゲートとをマスクとし
   て前記素子分離用絶縁膜にエッチングを施し、この素子
   分離用絶縁膜下の半導体基板を露出させる工程と、 前記レジスト材と前記制御ゲートをマスクとして前記半
   導体基板上に酸化膜を選択成長させる工程と、 前記レジスト材を除去し、前記酸化膜をマスクとして前
   記浮遊ゲートの側壁に酸化処理を施し、前記半導体基板
   と前記浮遊ゲートとの間にバースビークを発生させる工
   程と、 前記半導体基板、前記制御ゲート及び前記酸化膜上に層
   間絶縁膜を形成し、前記素子分離用絶縁膜と平行な金属
   配線を形成する工程とを具備することを特徴とする不揮
   発性半導体記憶装置の製造方法
3. 【請求項３】 半導体基板上の素子分離領域に素子分離
   用絶縁膜を形成する工程と、 前記素子分離用絶縁膜上に及びゲート絶縁膜を介して前
   記素子分離用絶縁膜上に第１の半導体膜を形成する工程
   と、 前記素子分離用絶縁膜上の前記第１の半導体膜の一部に
   エッチングを施し前記第１の半導体膜を帯状に切断する
   工程と、 前記第１の半導体膜上にゲート間絶縁膜を介して第２の
   半導体膜を形成する工程と、 前記第１の半導体膜及び前記第２の半導体膜にエッチン
   グを施し、前記第１の半導体膜を浮遊ゲートに前記第２
   の半導体膜を制御ゲートに形成する工程と、 前記制御ゲート間の領域を一つおきにに酸化膜で充填
   し、前記浮遊ゲート及び前記制御ゲートの片側領域を前
   記酸化膜で覆う工程と、 前記酸化膜をマスクとして前記浮遊ゲートの側壁に酸化
   処理を施し、前記半導体基板と前記浮遊ゲートとの間に
   バースビークを発生させる工程と、 前記半導体基板、前記制御ゲート及び前記酸化膜上に層
   間絶縁膜を形成し、金属配線を形成する工程とを具備す
   ることを特徴とする不揮発性半導体記憶装置の製造方法