JPH04168765A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH04168765A JPH04168765A JP2296233A JP29623390A JPH04168765A JP H04168765 A JPH04168765 A JP H04168765A JP 2296233 A JP2296233 A JP 2296233A JP 29623390 A JP29623390 A JP 29623390A JP H04168765 A JPH04168765 A JP H04168765A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
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- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置およびその製造方法に関し
、特に、トランジスタとキャパシタとからなる複数のメ
モリセルが形成される少なくとも１つのメモリセルアレ
イ領域と、複数の周辺回路用トランジスタが形成される
周辺回路領域とを有する半導体基板上に形成される半導
体記憶装置およびその製造方法に関する。
、特に、トランジスタとキャパシタとからなる複数のメ
モリセルが形成される少なくとも１つのメモリセルアレ
イ領域と、複数の周辺回路用トランジスタが形成される
周辺回路領域とを有する半導体基板上に形成される半導
体記憶装置およびその製造方法に関する。
［従来の技術］
近年、半導体記憶装置は、コンピュータなどの情報機器
の目覚しい普及によってその需要が急速に拡大している
。さらに、機能的には大規模な記憶容量を有し、かつ高
速動作が可能なものが要求されている。これに伴って、
半導体記憶装置の高集積化および高速応答性あるいは高
信頼性に関する技術開発が進められている。
の目覚しい普及によってその需要が急速に拡大している
。さらに、機能的には大規模な記憶容量を有し、かつ高
速動作が可能なものが要求されている。これに伴って、
半導体記憶装置の高集積化および高速応答性あるいは高
信頼性に関する技術開発が進められている。
半導体記憶装置のうぢ、記憶情報のランダムな入出力が
可能なものとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｒｎ Ａｃｃｅｓｓ Ｍｅｍ。
可能なものとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｒｎ Ａｃｃｅｓｓ Ｍｅｍ。
ｒｙ）が知られている。一般に、ＤＲＡＭは、多数の記
憶情報を蓄積する記憶領域であるメモリセルアレイ部と
、外部との人出ツノに必要な周辺回路部とから構成され
ている。第４図は、一般的なりＲＡＭの構成を示すブロ
ック図である。第４図を参照して、ＤＲＡＭ５０は、記
憶情報のデータ信号を蓄積するためのメモリセルアレイ
５１と、単位記憶回路を構成するメモリセルを選択する
ためのアドレス信号を外部から受けるためのロウアンド
カラムアドレスバッファ５２と、そのアドレス信号を解
読することによってメモリセルを指定するためのロウデ
コーダ５３およびカラムデコーダ５４と、指定されたメ
モリセルに蓄積された信号を増幅して読出すためのセン
スリフレッシュアンプ５５と、データ入出力のためのデ
ータインバッファ５６およびデータアウトバッファ５７
と、クロック信号を発生するためのクロックジェネレー
タ５８とを含む。
憶情報を蓄積する記憶領域であるメモリセルアレイ部と
、外部との人出ツノに必要な周辺回路部とから構成され
ている。第４図は、一般的なりＲＡＭの構成を示すブロ
ック図である。第４図を参照して、ＤＲＡＭ５０は、記
憶情報のデータ信号を蓄積するためのメモリセルアレイ
５１と、単位記憶回路を構成するメモリセルを選択する
ためのアドレス信号を外部から受けるためのロウアンド
カラムアドレスバッファ５２と、そのアドレス信号を解
読することによってメモリセルを指定するためのロウデ
コーダ５３およびカラムデコーダ５４と、指定されたメ
モリセルに蓄積された信号を増幅して読出すためのセン
スリフレッシュアンプ５５と、データ入出力のためのデ
ータインバッファ５６およびデータアウトバッファ５７
と、クロック信号を発生するためのクロックジェネレー
タ５８とを含む。
半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配置されて形成されている。すな
わち、通常、メモリセルは、１個のＭＯＳ）ランジスタ
と、これに接続された１個のキャパシタとから構成され
るいわゆる１トランジスタ１キヤパシタ型のメモリセル
が知られている。このような構成を有するメモリセルは
、構造が簡単なため、メモリセルアレイの集積度を向上
させることが容易であり、大容量のＤＲＡＭに広く用い
られている。
５１は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配置されて形成されている。すな
わち、通常、メモリセルは、１個のＭＯＳ）ランジスタ
と、これに接続された１個のキャパシタとから構成され
るいわゆる１トランジスタ１キヤパシタ型のメモリセル
が知られている。このような構成を有するメモリセルは
、構造が簡単なため、メモリセルアレイの集積度を向上
させることが容易であり、大容量のＤＲＡＭに広く用い
られている。
また、ＤＲＡＭのメモリセルは、キャパシタの構造によ
っていくつかのタイプに分けることができる。この中で
、スタックドタイプキャパシタは、キャパシタの主要部
をゲート電極やフィールド分離膜の上部にまで延在させ
ることにより、キャパシタの電極間の対向面積を増大さ
せキャパシタ容量を増加させることができる。スタック
ドタイプキャパシタは、このような特徴点を有するので
、半導体装置の集積化に伴い素子が微細化された場合に
もキャパシタ容量を確保することができる。
っていくつかのタイプに分けることができる。この中で
、スタックドタイプキャパシタは、キャパシタの主要部
をゲート電極やフィールド分離膜の上部にまで延在させ
ることにより、キャパシタの電極間の対向面積を増大さ
せキャパシタ容量を増加させることができる。スタック
ドタイプキャパシタは、このような特徴点を有するので
、半導体装置の集積化に伴い素子が微細化された場合に
もキャパシタ容量を確保することができる。
この結果、半導体装置の集積化に伴ってスタックドタイ
プのキャパシタか多く用いられるようになった。また、
半導体装置の集積化は、さらに進められており、これに
対応して、スタックドタイプキャパシタの開発も進めら
れている。
プのキャパシタか多く用いられるようになった。また、
半導体装置の集積化は、さらに進められており、これに
対応して、スタックドタイプキャパシタの開発も進めら
れている。
第５図は第４図に示したＤＲＡＭの各構成部分の配置図
である。第５図を参照して、メモリセルアレイ５１の横
方向には、カラムデコーダ５４およびセンスリフレッシ
ュアンプ５５が隣接して配置されている。メモリセルア
レイ５１の縦方向には、ロウデコーダ５３が隣接して配
置されている。
である。第５図を参照して、メモリセルアレイ５１の横
方向には、カラムデコーダ５４およびセンスリフレッシ
ュアンプ５５が隣接して配置されている。メモリセルア
レイ５１の縦方向には、ロウデコーダ５３が隣接して配
置されている。
このように縦方向および横方向に、それぞれローデコー
ダ５３およびカラムデコーダ５４．センスリフレッシュ
アンプ５５が配置されたメモリセルアレイ５１が、複数
個配置されている。メモリセルアレイ５１には、記憶容
量に対応した複数のメモリセル（図示せず）が配置され
ている。ＤＲＡＭ５０の中央部には、ロウアンドカラム
アドレスバッファ５２が縦方向に延びて配置されている
。
ダ５３およびカラムデコーダ５４．センスリフレッシュ
アンプ５５が配置されたメモリセルアレイ５１が、複数
個配置されている。メモリセルアレイ５１には、記憶容
量に対応した複数のメモリセル（図示せず）が配置され
ている。ＤＲＡＭ５０の中央部には、ロウアンドカラム
アドレスバッファ５２が縦方向に延びて配置されている
。
アドレス人力Ａｏ−Ａ９に対応する入力部が、複数のメ
モリセルアレイ５１を囲むように配置されている。また
、データアウトバッファ５７やＶ。
モリセルアレイ５１を囲むように配置されている。また
、データアウトバッファ５７やＶ。
５などの外部と接続される部分は、ＤＲＡＭ５０の両側
端に縦方向に配置されている。
端に縦方向に配置されている。
第６図は第５図に示したＤＲＡＭのＸ−Ｘ断面での配線
パターンを示した平面図であり、第７図は第６図に示し
たＤＲＡＭの断面構造図である。
パターンを示した平面図であり、第７図は第６図に示し
たＤＲＡＭの断面構造図である。
まず、第６図を参照して、従来のＤＲＡＭでは、周辺回
路部（Ｖｏｃ電源部、カラムデコーダ）とメモリセル部
とでは、形成される配線パターン密度が異なる。すなわ
ち、メモリセル部では、配線パターンが密に形成されて
いるのに対し、周辺回路部では、配線パターンが疎に形
成されている。
路部（Ｖｏｃ電源部、カラムデコーダ）とメモリセル部
とでは、形成される配線パターン密度が異なる。すなわ
ち、メモリセル部では、配線パターンが密に形成されて
いるのに対し、周辺回路部では、配線パターンが疎に形
成されている。
これは、メモリセル部では、記憶容量の増大化の要求に
伴って、記憶部であるメモリセルの集積化がさらに進む
のに対し、周辺回路部では、メモリセル部に比べてそれ
ほど集積化する必要がないからである。第６図および第
７図を参照して、メモリセル部には、１つのメモリセル
を構成するトランスファーゲートトランジスタ２０のゲ
ート電極６ａが、所定の間隔を隔てて複数本配列されて
いる。周辺回路部のうちカラムデコーダが形成される領
域には、トランスファーゲートトランジスタ２１のゲー
ト電極１０６ｂが、メモリセル部のゲート電極６ａより
広い間隔で配列されている。また、周辺回路部のうちＶ
。Ｃ電源部には、配線層１０６Ｃが、メモリセル部のゲ
ート電極６ａより広い間隔で配列されている。
伴って、記憶部であるメモリセルの集積化がさらに進む
のに対し、周辺回路部では、メモリセル部に比べてそれ
ほど集積化する必要がないからである。第６図および第
７図を参照して、メモリセル部には、１つのメモリセル
を構成するトランスファーゲートトランジスタ２０のゲ
ート電極６ａが、所定の間隔を隔てて複数本配列されて
いる。周辺回路部のうちカラムデコーダが形成される領
域には、トランスファーゲートトランジスタ２１のゲー
ト電極１０６ｂが、メモリセル部のゲート電極６ａより
広い間隔で配列されている。また、周辺回路部のうちＶ
。Ｃ電源部には、配線層１０６Ｃが、メモリセル部のゲ
ート電極６ａより広い間隔で配列されている。
次に、第７図を参照して、従来のＤＲＡＭの構成につい
て説明する。まず、ＤＲＡＭは、メモリセル部と周辺回
路部とを備えている。メモリセル部は、１つのトランス
ファーゲートトランジスタ２０および１つのキャパシタ
３０からなるメモリセルと、メモリセルのキャパシタ３
０に蓄えられる電荷を伝達するためのビット線１２とを
含んでいる。
て説明する。まず、ＤＲＡＭは、メモリセル部と周辺回
路部とを備えている。メモリセル部は、１つのトランス
ファーゲートトランジスタ２０および１つのキャパシタ
３０からなるメモリセルと、メモリセルのキャパシタ３
０に蓄えられる電荷を伝達するためのビット線１２とを
含んでいる。
メモリセルを構成するトランスファーゲートトランジス
タ２０は、半導体基板１の上の酸化膜５上に形成される
前述したゲート電極６ａと、ゲート電極６ａの両側方の
半導体基板１上に形成された不純物領域３，４とを備え
ている。
タ２０は、半導体基板１の上の酸化膜５上に形成される
前述したゲート電極６ａと、ゲート電極６ａの両側方の
半導体基板１上に形成された不純物領域３，４とを備え
ている。
キャパシタ３０は、トランスファーゲートトランジスタ
２０の一方の不純物領域３に電気的に接続されたストレ
ージノード８と、ストレージノード８上に誘電膜９を介
して形成されたセルプレート１０とを備えている。ビッ
ト線１２は、トランスファーゲートトランジスタ２０の
他方の不純物領域４に電気的に接続されている。半導体
基板１上には、さらに、隣接する素子間を分離するため
のフィールド絶縁膜２が形成されている。フィールド絶
縁膜２上にも、酸化膜５を介してゲート電極６ａが、所
定の間隔を隔てて形成されている。
２０の一方の不純物領域３に電気的に接続されたストレ
ージノード８と、ストレージノード８上に誘電膜９を介
して形成されたセルプレート１０とを備えている。ビッ
ト線１２は、トランスファーゲートトランジスタ２０の
他方の不純物領域４に電気的に接続されている。半導体
基板１上には、さらに、隣接する素子間を分離するため
のフィールド絶縁膜２が形成されている。フィールド絶
縁膜２上にも、酸化膜５を介してゲート電極６ａが、所
定の間隔を隔てて形成されている。
キャパシタ３０のセルプレート１０とビット線１２との
間には、層間絶縁膜１１が形成されている。
間には、層間絶縁膜１１が形成されている。
ストレージノード８とゲート電極６ａとの間には層間絶
縁膜７が形成されている。ビット線１２上には、層間絶
縁膜１３が形成されている。層間絶縁膜１３上には、ゲ
ート電極６ａに対応してアルミ配線層１４が、所定の間
隔を隔てて形成されている。
縁膜７が形成されている。ビット線１２上には、層間絶
縁膜１３が形成されている。層間絶縁膜１３上には、ゲ
ート電極６ａに対応してアルミ配線層１４が、所定の間
隔を隔てて形成されている。
周辺回路部のうちカラムデコーダは、２つのトランスフ
ァーゲートトランジスタ２１を含んでいる。トランスフ
ァーゲートトランジスタ２１は、半導体基板１上の酸化
膜５上に形成されたゲート電極１０６ｂと、ゲート電極
１０６ｂの両側方の半導体基板１上にそれぞれ形成され
た不純物領域３．４とから構成されている。トランスフ
ァーゲートトランジスタ２１上には、層間絶縁膜１１が
形成されており、層間絶縁膜１１上には、ゲート電極１
０６ｂに対応するアルミ配線１４が形成されている。
ァーゲートトランジスタ２１を含んでいる。トランスフ
ァーゲートトランジスタ２１は、半導体基板１上の酸化
膜５上に形成されたゲート電極１０６ｂと、ゲート電極
１０６ｂの両側方の半導体基板１上にそれぞれ形成され
た不純物領域３．４とから構成されている。トランスフ
ァーゲートトランジスタ２１上には、層間絶縁膜１１が
形成されており、層間絶縁膜１１上には、ゲート電極１
０６ｂに対応するアルミ配線１４が形成されている。
周辺回路部のうちＶ。。電源部は、ＶＣＣ電源に接続さ
れる配線層１０６ｃを備えている。配線層１０６ｃは、
半導体基板１上の酸化膜５上に、隣接する配線層１０６
ｃと所定の間隔を隔てて形成されている。配線層１０６
ｃ上には、層間絶縁膜１１が形成されており、層間絶縁
膜１１上には、配線層１０６ｃに対応してアルミ配線１
４が形成されている。
れる配線層１０６ｃを備えている。配線層１０６ｃは、
半導体基板１上の酸化膜５上に、隣接する配線層１０６
ｃと所定の間隔を隔てて形成されている。配線層１０６
ｃ上には、層間絶縁膜１１が形成されており、層間絶縁
膜１１上には、配線層１０６ｃに対応してアルミ配線１
４が形成されている。
このような構成を有する従来のＤＲＡＭの書込動作とし
ては、まず、周辺回路部のカラムデコーダなどによって
メモリセルが指定される。そして、その指定されたメモ
リセルに、ビット線１２を介して信号電荷が伝達される
。ビット線１２により伝達される信号電荷は、ゲート電
極６ａに所定の電荷を印加することにより、キャパシタ
３０のストレージノード８に伝達される。ストレージノ
ード８に伝達された信号電荷がキャパシタ３０に蓄えら
れる。一方、読出動作としては、ゲー）［極６ａに所定
の電圧を印加することにより、ビット線１２に信号電荷
が伝達される。ビット線１２に伝達された信号電荷はカ
ラムデコーダ（第４図参照）などを介して外部に読出さ
れる。
ては、まず、周辺回路部のカラムデコーダなどによって
メモリセルが指定される。そして、その指定されたメモ
リセルに、ビット線１２を介して信号電荷が伝達される
。ビット線１２により伝達される信号電荷は、ゲート電
極６ａに所定の電荷を印加することにより、キャパシタ
３０のストレージノード８に伝達される。ストレージノ
ード８に伝達された信号電荷がキャパシタ３０に蓄えら
れる。一方、読出動作としては、ゲー）［極６ａに所定
の電圧を印加することにより、ビット線１２に信号電荷
が伝達される。ビット線１２に伝達された信号電荷はカ
ラムデコーダ（第４図参照）などを介して外部に読出さ
れる。
このような構成および動作を有する従来のＤＲＡＭでは
、上記のように、メモリセル部に形成される配線パター
ンの密度は、周辺回路部に形成される配線パターンの密
度より高くなっている。第８国人図ないしｍｇＤ図は第
６図に示したＤＲＡＭの配線パターンの形成プロセスを
説明するための断面図である。第８Ａ図ないし第８Ｄ図
を参照して、配線パターンの形成プロセスについて説明
する。まず、第８Ａ図を参照して、半導体基板１上に、
フィールド絶縁膜２を形成する。半導体基板１上および
フィールド絶縁膜２上に酸化膜５を形成する。酸化膜５
上にポリシリコン層６を形成し、ポリシリコン層６上に
レジスト１４０を塗布する。予め配線パターンに対応し
て形成されたフォトマスク１４１を用いて、露光を行な
う。その後、現像処理を行なうことにより、配線パター
ンが形成されない領域のレジスト１４０が除去される。
、上記のように、メモリセル部に形成される配線パター
ンの密度は、周辺回路部に形成される配線パターンの密
度より高くなっている。第８国人図ないしｍｇＤ図は第
６図に示したＤＲＡＭの配線パターンの形成プロセスを
説明するための断面図である。第８Ａ図ないし第８Ｄ図
を参照して、配線パターンの形成プロセスについて説明
する。まず、第８Ａ図を参照して、半導体基板１上に、
フィールド絶縁膜２を形成する。半導体基板１上および
フィールド絶縁膜２上に酸化膜５を形成する。酸化膜５
上にポリシリコン層６を形成し、ポリシリコン層６上に
レジスト１４０を塗布する。予め配線パターンに対応し
て形成されたフォトマスク１４１を用いて、露光を行な
う。その後、現像処理を行なうことにより、配線パター
ンが形成されない領域のレジスト１４０が除去される。
第８Ｂ図を参照して、残されたレジスト１４０をマスク
として、エツチングを行なう。これによって、第８Ｃ図
に示すような、配線パターンが形成される。第８Ｄ図に
示すように、レジスト１４０を除去することにより、所
定の配線パターンを得ることができる。このような工程
の後、通常の工程を経て、第７図に示したようなりＲＡ
Ｍが完成される。
として、エツチングを行なう。これによって、第８Ｃ図
に示すような、配線パターンが形成される。第８Ｄ図に
示すように、レジスト１４０を除去することにより、所
定の配線パターンを得ることができる。このような工程
の後、通常の工程を経て、第７図に示したようなりＲＡ
Ｍが完成される。
［発明が解決しようとする課題］
前述のように、従来のＤＲＡＭでは、メモリセル部に形
成される配線パターンの密度が、周辺回路部に形成され
る配線パターンの密度より高くなっている。すなわち、
第６図に示したように、メモリセル部に形成されるゲー
ト電極６ａ間の間隔は、周辺回路部に形成されるゲート
電極１０６ｂ間の間隔より狭くなっている。このように
ゲート電極間の間隔が異なる場合には、製造プロセス上
以下のような問題点が生じる。
成される配線パターンの密度が、周辺回路部に形成され
る配線パターンの密度より高くなっている。すなわち、
第６図に示したように、メモリセル部に形成されるゲー
ト電極６ａ間の間隔は、周辺回路部に形成されるゲート
電極１０６ｂ間の間隔より狭くなっている。このように
ゲート電極間の間隔が異なる場合には、製造プロセス上
以下のような問題点が生じる。
すなわち、配線間隔が広い周辺回路部では、レジスト１
４０を露光して現像する際に、メモリセル部に比べてそ
の現像量が多くなる。現Ｉｓ！量が多い場合には、少な
い場合に比べて、最終的に形成されるレジスト幅が太く
なってしまうという不都合がある。これは、レジストの
単位面積当りの現像量が多いと、現像密度が小さくなる
などの理由によるものである。これと同様の理由で、配
線間隔の広い周辺回路部では、配線パターン形成時のエ
ツチング量も多くなることから、最終的に得られる配線
パターンの幅が太くなるという問題点があった。これら
の現象はローディング効用と呼ばれている。これらは、
たとえば、５ＯＬＩＤ−８ＴＡＴＥ ５ＣＩＥＮＣＥ
ＡＮＤ ＴＥＣＨＮ０ＬＯＧＹ Ａｕｇｕｓｔ
１９７７−ＴＨＥＬｏａｄｉｎｇ Ｅｆｆｅｃ
ｔ ｉｎ Ｐｌａｓｍａ Ｅｔｃｈｉｎｇに
開示されている。
４０を露光して現像する際に、メモリセル部に比べてそ
の現像量が多くなる。現Ｉｓ！量が多い場合には、少な
い場合に比べて、最終的に形成されるレジスト幅が太く
なってしまうという不都合がある。これは、レジストの
単位面積当りの現像量が多いと、現像密度が小さくなる
などの理由によるものである。これと同様の理由で、配
線間隔の広い周辺回路部では、配線パターン形成時のエ
ツチング量も多くなることから、最終的に得られる配線
パターンの幅が太くなるという問題点があった。これら
の現象はローディング効用と呼ばれている。これらは、
たとえば、５ＯＬＩＤ−８ＴＡＴＥ ５ＣＩＥＮＣＥ
ＡＮＤ ＴＥＣＨＮ０ＬＯＧＹ Ａｕｇｕｓｔ
１９７７−ＴＨＥＬｏａｄｉｎｇ Ｅｆｆｅｃ
ｔ ｉｎ Ｐｌａｓｍａ Ｅｔｃｈｉｎｇに
開示されている。
つまり、従来のＤＲＡＭでは、周辺回路部の配線パター
ンを形成する際に、メモリセル部に比べて、単位面積当
りのレジストの現像量およびポリシリコン層のエツチン
グ量が多くなるので、最終的に得られる配線パターンは
、予め設計された寸法より太くなってしまうという問題
点があった。
ンを形成する際に、メモリセル部に比べて、単位面積当
りのレジストの現像量およびポリシリコン層のエツチン
グ量が多くなるので、最終的に得られる配線パターンは
、予め設計された寸法より太くなってしまうという問題
点があった。
このように、設計どおりの寸法が得られないと、その配
線パターンが、たとえば第７図に示した周辺回路部のト
ランスファーゲートトランジスタ２１を構成するゲート
電極１０６ｂである場合には、トランジスタ特性を悪化
させてしまうという問題点があった。周辺回路部のトラ
ンスファーゲートトランジスタ２１のトランジスタ特性
が悪化すると、これがひいてはメモリ特性の悪化につな
がることになる。すなわち、前述のようにＤＲＡＭの読
出し、書込み動作は周辺回路のトランスファーゲートト
ランジスタ２１を用いて行なわれる。したがって、この
トランスファーゲートトランジスタ２１の特性が悪化す
ると、ＤＲＡＭの読出し。
線パターンが、たとえば第７図に示した周辺回路部のト
ランスファーゲートトランジスタ２１を構成するゲート
電極１０６ｂである場合には、トランジスタ特性を悪化
させてしまうという問題点があった。周辺回路部のトラ
ンスファーゲートトランジスタ２１のトランジスタ特性
が悪化すると、これがひいてはメモリ特性の悪化につな
がることになる。すなわち、前述のようにＤＲＡＭの読
出し、書込み動作は周辺回路のトランスファーゲートト
ランジスタ２１を用いて行なわれる。したがって、この
トランスファーゲートトランジスタ２１の特性が悪化す
ると、ＤＲＡＭの読出し。
書込み動作が良好に行なわれなくなる。この結果、ＤＲ
ＡＭのメモリ特性が悪化してしまうという不都合が生じ
る。
ＡＭのメモリ特性が悪化してしまうという不都合が生じ
る。
この発明は、上記のような課題を解決するためになされ
たもので、メモリセルアレイ領域と周辺回路領域とに形
成されるゲート電極層の配線密度が相違する場合にも、
周辺回路用トランジスタのトランジスタ特性を悪化させ
ることなく良好なメモリ特性を得ることが可能な半導体
記憶装置およびその製造方法を提供することを目的とす
る。
たもので、メモリセルアレイ領域と周辺回路領域とに形
成されるゲート電極層の配線密度が相違する場合にも、
周辺回路用トランジスタのトランジスタ特性を悪化させ
ることなく良好なメモリ特性を得ることが可能な半導体
記憶装置およびその製造方法を提供することを目的とす
る。
［課題を解決するための手段］
この発明における半導体記憶装置は、メモリセルアレイ
領域に形成された１組のゲート電極層と、周辺回路領域
に形成されたゲート電極層およびダミー配線層とを含む
。メモリセルアレイ領域に形成された１組のゲート電極
層は、所定の間隔を隔てて平行に配置され、それぞれが
トランジスタを構成する。周辺回路領域に形成されるゲ
ート電極層およびダミー配線層は、それぞれが所定の間
隔を隔てて平行に配置され、そのゲート電極層は、周辺
回路用トランジスタを構成する。そして、メモリセルア
レイ領域に形成される１組のゲート電極層の間隔と周辺
回路領域に形成されるゲート電極層およびダミー配線層
の間隔とをほぼ等しくなるように形成している。
領域に形成された１組のゲート電極層と、周辺回路領域
に形成されたゲート電極層およびダミー配線層とを含む
。メモリセルアレイ領域に形成された１組のゲート電極
層は、所定の間隔を隔てて平行に配置され、それぞれが
トランジスタを構成する。周辺回路領域に形成されるゲ
ート電極層およびダミー配線層は、それぞれが所定の間
隔を隔てて平行に配置され、そのゲート電極層は、周辺
回路用トランジスタを構成する。そして、メモリセルア
レイ領域に形成される１組のゲート電極層の間隔と周辺
回路領域に形成されるゲート電極層およびダミー配線層
の間隔とをほぼ等しくなるように形成している。
この発明における半導体記憶装置の製造方法は、半導体
基板上に導電層およびその導電層上にレジストを形成す
る。そして、トランジスタおよび周辺回路用トランジス
タを構成するゲート電極層となる導電層上のレジストが
残り、周辺回路領域にゲート電極層と所定の間隔を隔て
て形成されるダミー配線層となる導電層上のレジストが
残るように、他の領域のレジストを除去する。そして、
残されたレジストをマスクとして導電層をエツチングし
てパターニングする。そして、残されたレジストを除去
する。
基板上に導電層およびその導電層上にレジストを形成す
る。そして、トランジスタおよび周辺回路用トランジス
タを構成するゲート電極層となる導電層上のレジストが
残り、周辺回路領域にゲート電極層と所定の間隔を隔て
て形成されるダミー配線層となる導電層上のレジストが
残るように、他の領域のレジストを除去する。そして、
残されたレジストをマスクとして導電層をエツチングし
てパターニングする。そして、残されたレジストを除去
する。
［作用〕
この発明に係る半導体記憶装置では、メモリセルアレイ
領域に形成される１組のゲート電極層の間隔と、周辺回
路領域に形成されるゲート電極層およびダミー配線層と
の間隔がほぼ等しくなるように形成されるので、メモリ
セルアレイ領域と周辺回路領域とのゲート電極層を形成
するときに、メモリセルアレイ領域と周辺回路領域とに
おける単位面積当りのレジストの現像量およびエツチン
グ量が均一化される。この結果、メモリセルアレイ領域
と周辺回路領域とに形成されるゲート電極層の寸法精度
が均一化されるとともに周辺回路領域でのゲート電極層
の寸法精度が従来に比べて向上される。
領域に形成される１組のゲート電極層の間隔と、周辺回
路領域に形成されるゲート電極層およびダミー配線層と
の間隔がほぼ等しくなるように形成されるので、メモリ
セルアレイ領域と周辺回路領域とのゲート電極層を形成
するときに、メモリセルアレイ領域と周辺回路領域とに
おける単位面積当りのレジストの現像量およびエツチン
グ量が均一化される。この結果、メモリセルアレイ領域
と周辺回路領域とに形成されるゲート電極層の寸法精度
が均一化されるとともに周辺回路領域でのゲート電極層
の寸法精度が従来に比べて向上される。
この発明に係る半導体装置の製造方法では、トランジス
タおよび周辺回路用トランジスタを構成するゲート電極
層となる導電層上のレジストが残り、周辺回路領域にゲ
ート電極層と所定の間隔を隔てて形成されるダミー配線
層となる導電層上のレジストが残るように、他の領域の
レジストが除去されるので、メモリセルアレイ領域と周
辺回路領域とのゲート電極層を形成するときに、メモリ
ー １７ ＝ セルアレイ領域と周辺回路領域とにおけるレジストの現
像量およびエツチング量が均一化される。
タおよび周辺回路用トランジスタを構成するゲート電極
層となる導電層上のレジストが残り、周辺回路領域にゲ
ート電極層と所定の間隔を隔てて形成されるダミー配線
層となる導電層上のレジストが残るように、他の領域の
レジストが除去されるので、メモリセルアレイ領域と周
辺回路領域とのゲート電極層を形成するときに、メモリ
ー １７ ＝ セルアレイ領域と周辺回路領域とにおけるレジストの現
像量およびエツチング量が均一化される。
この結果、メモリセルアレイ領域と周辺回路領域とのゲ
ート電極層が同一条件下で形成されるとともに、周辺回
路領域のゲート電極層が従来に比べて高い寸法精度で形
成される。
ート電極層が同一条件下で形成されるとともに、周辺回
路領域のゲート電極層が従来に比べて高い寸法精度で形
成される。
［発明の実施例］
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例によるＤＲＡＭの配線パター
ンを示した平面図であり、第２図は第１図に示したＤＲ
ＡＭの断面構造図である。第１図および第２図を参照し
て、本実施例のＤＲＡＭは、従来と同様にメモリセル部
と周辺回路部とを含んでいる。メモリセル部は、第７図
に示した従来のメモリセル部と同様のものであるので、
説明を省略する。
ンを示した平面図であり、第２図は第１図に示したＤＲ
ＡＭの断面構造図である。第１図および第２図を参照し
て、本実施例のＤＲＡＭは、従来と同様にメモリセル部
と周辺回路部とを含んでいる。メモリセル部は、第７図
に示した従来のメモリセル部と同様のものであるので、
説明を省略する。
周辺回路部のうちカラムデコーダは、半導体基板１上に
所定の間隔を隔てて形成されたトランスファーゲートト
ランジスタ２１を含んでいる。トランスファーゲートト
ランジスタ２１は、半導体基板１上の酸化膜５上に形成
されたゲート電極６ｂと、ゲート電極６ｂの両側方の半
導体基板１上に形成された不純物領域３．４とを備えて
いる。
所定の間隔を隔てて形成されたトランスファーゲートト
ランジスタ２１を含んでいる。トランスファーゲートト
ランジスタ２１は、半導体基板１上の酸化膜５上に形成
されたゲート電極６ｂと、ゲート電極６ｂの両側方の半
導体基板１上に形成された不純物領域３．４とを備えて
いる。
また、カラムデコーダは、２つのゲート電極６ｂ間に、
そのぞれぞれのゲート電極６ｂと所定の間隔を隔てて形
成されたダミーパターン６ｄと、トランスファーゲート
トランジスタ２１およびダミーパターン６ｄ上に形成さ
れた層間絶縁膜１１と、層間絶縁膜１１上に形成され、
ゲート電極６ｂに対応するアルミ配線１４とをさらに含
んでいる。
そのぞれぞれのゲート電極６ｂと所定の間隔を隔てて形
成されたダミーパターン６ｄと、トランスファーゲート
トランジスタ２１およびダミーパターン６ｄ上に形成さ
れた層間絶縁膜１１と、層間絶縁膜１１上に形成され、
ゲート電極６ｂに対応するアルミ配線１４とをさらに含
んでいる。
周辺回路部のうち■。Ｃ電源部は、■、。電源と接続さ
れる配線層６ｃを含んでいる。配線層６Ｃは、半導体基
板１上の酸化膜５上に形成されており、所定の間隔を隔
てて配置されている。Ｖ。
れる配線層６ｃを含んでいる。配線層６Ｃは、半導体基
板１上の酸化膜５上に形成されており、所定の間隔を隔
てて配置されている。Ｖ。
。電源部は、配線層６ｃ間に、そのそれぞれの配線層６
Ｃと所定の間隔を隔てて形成された２つのダミーパター
ン６ｄと、配線層６ｃとダミーパターン６ｄ上に形成さ
れた層間絶縁膜１１と、層間絶縁膜１１上に形成された
配線層６ｃに対応するアルミ配線１４とをさらに含んで
いる。ここで、カラムデコーダのゲート電極６ｂとダミ
ーパターン６ｄとの間隔Ｓ２はメモリセル部のゲート電
極６ａ間の間隔Ｓ１とほぼ同一になるように形成されて
いる。また、ＶＣＣ電源部の配線層６Ｃとダミーパター
ン６ｄとの間隔Ｓ３も、メモリセル部のゲート電極６８
間の間隔Ｓ１とほぼ同一になるように形成されている。
Ｃと所定の間隔を隔てて形成された２つのダミーパター
ン６ｄと、配線層６ｃとダミーパターン６ｄ上に形成さ
れた層間絶縁膜１１と、層間絶縁膜１１上に形成された
配線層６ｃに対応するアルミ配線１４とをさらに含んで
いる。ここで、カラムデコーダのゲート電極６ｂとダミ
ーパターン６ｄとの間隔Ｓ２はメモリセル部のゲート電
極６ａ間の間隔Ｓ１とほぼ同一になるように形成されて
いる。また、ＶＣＣ電源部の配線層６Ｃとダミーパター
ン６ｄとの間隔Ｓ３も、メモリセル部のゲート電極６８
間の間隔Ｓ１とほぼ同一になるように形成されている。
このように、本実施例においては、周辺回路部の配線パ
ターン間隔の広い部分に、ダミーパターン６ｄを形成す
ることにより、周辺回路部での配線パターンの密度（間
隔）をメモリセル部の配線密度（間隔）とほぼ同一にし
ている。この結果、従来問題であった写真製版時やエツ
チング時のローディング効果によって設計寸法が同じ箇
所でも違った寸法に仕上ってしまうという問題点が解決
される。また、周辺回路部での寸法精度が向上するので
、設計寸法値に近い寸法を有するゲート電極６ｂを得る
ことができ、従来のように、トランジスタ特性を悪化さ
せることもない。この結果、従来に比べて良好なメモリ
特性を得ることができる。また、メモリセル部と周辺回
路部とで寸法精度が均一にされるので、ＤＲＡＭ全体と
して寸法制御性が向上する。
ターン間隔の広い部分に、ダミーパターン６ｄを形成す
ることにより、周辺回路部での配線パターンの密度（間
隔）をメモリセル部の配線密度（間隔）とほぼ同一にし
ている。この結果、従来問題であった写真製版時やエツ
チング時のローディング効果によって設計寸法が同じ箇
所でも違った寸法に仕上ってしまうという問題点が解決
される。また、周辺回路部での寸法精度が向上するので
、設計寸法値に近い寸法を有するゲート電極６ｂを得る
ことができ、従来のように、トランジスタ特性を悪化さ
せることもない。この結果、従来に比べて良好なメモリ
特性を得ることができる。また、メモリセル部と周辺回
路部とで寸法精度が均一にされるので、ＤＲＡＭ全体と
して寸法制御性が向上する。
第３八図ないし第３Ｄ図は、第１図にボしたＤＲＡＭの
配線パターンの形成プロセスを説明するための断面図で
ある。第３Ａ図ないし第３Ｄ図を参照して、配線パター
ンの形成プロセスについて説明する。まず、第３Ａ図を
参照して、半導体基板］上に素子分離のためのフィール
ド絶縁膜２を形成する。フィールド絶縁膜２および半導
体基板１上に酸化膜５を形成し、酸化膜５上にポリシリ
コン層６を形成する。ポリシリコン層６上にレジスト４
０を塗布する。予めダミーパターンを形成するように設
計されたフォトマスク４１を用いて、レジスト４０を露
光する。そして第３Ｂ図に示すように、レジストの現像
処理を行ない、レジスト４０をパターニングする。即ち
、メモリセル部のレジスト４０間の間隔Ｓ１と、周辺回
路分のレジスト４０間の間隔Ｓ２．Ｓ３とがほぼ等しく
なる＝ ２１− ようにレジスト４０をパターニングする。レジスト４０
をマスクとして、エツチングを行なう。これによって、
第３Ｃ図に示すような配線パターン形状が得られる。そ
の後、第３Ｄ図に示すように、レジスト４０を除去して
所定のパターンを得ることができる。このように、本実
施例の配線パターンの形成プロセスでは、従来と同様の
形成プロセスで、工程数を増やすことなくダミーパター
ン６ｄを形成することができる。したがって、ダミーパ
ターン６ｄを新たに追加することによって製造工程が複
雑化することがない。また、このようにダミーパターン
６ｄを形成することにより、ゲート電極６ｂおよび配線
層６ｃの寸法精度が従来に比べて向上する。この結果、
メモリセル部および周辺回路分の双方で、設計寸法値ど
おりの配線パターンを得ることができ、精度の高い品質
の安定したＤＲＡＭを得ることができる。
配線パターンの形成プロセスを説明するための断面図で
ある。第３Ａ図ないし第３Ｄ図を参照して、配線パター
ンの形成プロセスについて説明する。まず、第３Ａ図を
参照して、半導体基板］上に素子分離のためのフィール
ド絶縁膜２を形成する。フィールド絶縁膜２および半導
体基板１上に酸化膜５を形成し、酸化膜５上にポリシリ
コン層６を形成する。ポリシリコン層６上にレジスト４
０を塗布する。予めダミーパターンを形成するように設
計されたフォトマスク４１を用いて、レジスト４０を露
光する。そして第３Ｂ図に示すように、レジストの現像
処理を行ない、レジスト４０をパターニングする。即ち
、メモリセル部のレジスト４０間の間隔Ｓ１と、周辺回
路分のレジスト４０間の間隔Ｓ２．Ｓ３とがほぼ等しく
なる＝ ２１− ようにレジスト４０をパターニングする。レジスト４０
をマスクとして、エツチングを行なう。これによって、
第３Ｃ図に示すような配線パターン形状が得られる。そ
の後、第３Ｄ図に示すように、レジスト４０を除去して
所定のパターンを得ることができる。このように、本実
施例の配線パターンの形成プロセスでは、従来と同様の
形成プロセスで、工程数を増やすことなくダミーパター
ン６ｄを形成することができる。したがって、ダミーパ
ターン６ｄを新たに追加することによって製造工程が複
雑化することがない。また、このようにダミーパターン
６ｄを形成することにより、ゲート電極６ｂおよび配線
層６ｃの寸法精度が従来に比べて向上する。この結果、
メモリセル部および周辺回路分の双方で、設計寸法値ど
おりの配線パターンを得ることができ、精度の高い品質
の安定したＤＲＡＭを得ることができる。
［発明の効果］
この発明に係る半導体記憶装置によれば、メモリセルア
レイ領域に形成される１組のゲート電極層の間隔と、周
辺回路領域に形成されるゲート電極層およびダミー配線
層の間隔とをほぼ等しくなるように形成することにより
、メモリセルアレイ領域と周辺回路領域とのゲート電極
層を形成するときに、メモリセルアレイ領域と周辺回路
領域とにおける単位面積当りのレジストの現像量および
エツチング量か均一化される。この結果、メモリセルア
レイ領域と周辺回路領域とに形成されるゲート電極層の
寸法精度が均一化されるとともに、周辺回路領域でのゲ
ート電極層の寸法精度が従来に比べて向上されるので、
メモリセルアレイ領域と周辺回路領域とに形成されるゲ
ート電極層の配線密度が相違する場合にも、周辺回路用
トランジスタのトランジスタ特性を悪化させることなく
良好なメモリ特性を得ることができる。
レイ領域に形成される１組のゲート電極層の間隔と、周
辺回路領域に形成されるゲート電極層およびダミー配線
層の間隔とをほぼ等しくなるように形成することにより
、メモリセルアレイ領域と周辺回路領域とのゲート電極
層を形成するときに、メモリセルアレイ領域と周辺回路
領域とにおける単位面積当りのレジストの現像量および
エツチング量か均一化される。この結果、メモリセルア
レイ領域と周辺回路領域とに形成されるゲート電極層の
寸法精度が均一化されるとともに、周辺回路領域でのゲ
ート電極層の寸法精度が従来に比べて向上されるので、
メモリセルアレイ領域と周辺回路領域とに形成されるゲ
ート電極層の配線密度が相違する場合にも、周辺回路用
トランジスタのトランジスタ特性を悪化させることなく
良好なメモリ特性を得ることができる。
この発明に係る半導体記憶装置の製造方法によれば、ト
ランジスタおよび周辺回路用トランジスタを構成するゲ
ート電極層となる導電層上のレジストが残り、周辺回路
領域にゲート電極層と所定の間隔を隔てて形成されるダ
ミー配線層となる専電層上のレジストが残るように、他
の領域のレジストを除去することにより、メモリセルア
レイ領域と周辺回路領域とのゲート電極層を形成すると
きに、メモリセルアレイ領域と周辺回路領域とにおける
レジストの現像量およびエツチング量が均一化される。
ランジスタおよび周辺回路用トランジスタを構成するゲ
ート電極層となる導電層上のレジストが残り、周辺回路
領域にゲート電極層と所定の間隔を隔てて形成されるダ
ミー配線層となる専電層上のレジストが残るように、他
の領域のレジストを除去することにより、メモリセルア
レイ領域と周辺回路領域とのゲート電極層を形成すると
きに、メモリセルアレイ領域と周辺回路領域とにおける
レジストの現像量およびエツチング量が均一化される。
この結果、メモリセルアレイ領域と周辺回路領域とのゲ
ート電極層が同一条件下で形成されるとともに、周辺回
路領域のゲート電極層が従来に比べて高い寸法精度で形
成される。したがって、メモリセルアレイ領域と周辺回
路領域とに形成されるゲート電極層の密度が相違する場
合にも、周辺回路用トランジスタのトランジスタ特性を
悪化させることなく良好なメモリ特性を得ることができ
る。また、従来と比べて製造工程を複雑化させることな
く、寸法精度の高い半導体記憶装置を形成することがで
きる。
ート電極層が同一条件下で形成されるとともに、周辺回
路領域のゲート電極層が従来に比べて高い寸法精度で形
成される。したがって、メモリセルアレイ領域と周辺回
路領域とに形成されるゲート電極層の密度が相違する場
合にも、周辺回路用トランジスタのトランジスタ特性を
悪化させることなく良好なメモリ特性を得ることができ
る。また、従来と比べて製造工程を複雑化させることな
く、寸法精度の高い半導体記憶装置を形成することがで
きる。
第１図は本発明の一実施例によるＤＲＡＭの配線パター
ンを示した平面図、第２図は第１図に示したＤＲＡＭの
断面構造図、第３Ａ図ないし第３Ｄ図は第１図に示した
ＤＲＡＭの配線パターンの形成プロセスを説明するため
の断面図、第４図は従来の一般的なりＲＡＭの構成を示
したブロック図、第５図は第４図に示したＤＲＡＭの各
構成部分の配置図、第６図は第５図に示したＤＲＡＭの
Ｘ−Ｘ断面での配線パターンを示した平面図、第７図は
第６図に示したＤＲＡＭの断面構造図、第８八図ないし
第８Ｄ図は第６図に示したＤＲＡＭの配線パターンの形
成プロセスを説明するための断面図である。 図において、１は半導体基板、６ａ、６ｂはゲート電極
、６ｃは配線層、６ｄはダミーパターン、８はストレー
ジノード、９は誘電膜、１ｏはセルプレート、１２はビ
ット線、］４はアルミ配線、２０．２１はトランスファ
ーゲートトランジスタ、３０はキャパシタである。 なお、各図中、同一？〕号は、同一または相当部分を示
す。
ンを示した平面図、第２図は第１図に示したＤＲＡＭの
断面構造図、第３Ａ図ないし第３Ｄ図は第１図に示した
ＤＲＡＭの配線パターンの形成プロセスを説明するため
の断面図、第４図は従来の一般的なりＲＡＭの構成を示
したブロック図、第５図は第４図に示したＤＲＡＭの各
構成部分の配置図、第６図は第５図に示したＤＲＡＭの
Ｘ−Ｘ断面での配線パターンを示した平面図、第７図は
第６図に示したＤＲＡＭの断面構造図、第８八図ないし
第８Ｄ図は第６図に示したＤＲＡＭの配線パターンの形
成プロセスを説明するための断面図である。 図において、１は半導体基板、６ａ、６ｂはゲート電極
、６ｃは配線層、６ｄはダミーパターン、８はストレー
ジノード、９は誘電膜、１ｏはセルプレート、１２はビ
ット線、］４はアルミ配線、２０．２１はトランスファ
ーゲートトランジスタ、３０はキャパシタである。 なお、各図中、同一？〕号は、同一または相当部分を示
す。
Claims (2)
- （１）トランジスタとキャパシタとからなる複数のメモ
リセルが形成される少なくとも１つのメモリセルアレイ
領域と、複数の周辺回路用トランジスタが形成される周
辺回路領域とを有する半導体基板上に形成される半導体
記憶装置であって、前記メモリセルアレイ領域に所定の
間隔を隔てて平行に配置され、それぞれが前記トランジ
スタを構成する１組のゲート電極層と、 それぞれが前記周辺回路領域に所定の間隔を隔てて平行
に配置され、前記周辺回路用トランジスタを構成するゲ
ート電極層およびダミー配線層とを含み、 前記メモリセルアレイ領域に形成される１組のゲート電
極層の間隔と、前記周辺回路領域に形成されるゲート電
極層およびダミー配線層の間隔とをほぼ等しくなるよう
に形成したことを特徴とする、半導体記憶装置。 - （２）トランジスタとキャパシタとからなる複数のメモ
リセルが形成される少なくとも１つのメモリセルアレイ
領域と、複数の周辺回路用トランジスタが形成される周
辺回路領域とを有する半導体基板上に形成される半導体
記憶装置の製造方法であって、 前記半導体基板上に導電層および該導電層上にレジスト
を形成するステップと、 前記トランジスタおよび前記周辺回路用トランジスタを
構成するゲート電極層となる導電層上のレジストが残り
、前記周辺回路領域に前記ゲート電極層と所定の間隔を
隔てて形成するダミー配線層となる導電層上のレジスト
が残るように、他の領域のレジストを除去するステップ
と、 前記残されたレジストをマスクとして前記導電層をエッ
チングしてパターニングするステップと、前記残された
レジストを除去するステップとを含む、半導体記憶装置
の製造方法。
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