KR0168362B1 - 반도체 장치의 커패시터 제조방법 - Google Patents

Abstract

HSG(Hemi-Spherical Grain)를 이용한 커패시터 제조방법에 관하여 개시한다. 본 발명은 반도체기판 상에 접촉창을 갖는 제1절연층을 형성하는 단계와, 상기 접촉창에 매립되도록 상기 기판의 전면에 하부전극용으로 제1도전층을 형성하는 단계와, 상기 제1도전층 상에 제1HSG폴리실리콘층과 제2절연층을 순차적으로 형성하는 단계와, 상기 제2절연층, 제1HSG폴리실리콘층 및 제1도전층을 사진식각공정을 이용하여 패터닝하는 단계와, 상기 패터닝된 제1도전층의 측면을 식각하여 언더컷을 형성하는 단계와, 상기 기판의 전면에 제2HSG폴리실리콘층을 형성하는 단계와, 상기 패터닝된 제2절연층의 상면 및 측면에 형성된 상기 제2HSG폴리실리콘층을 식각하는 단계와, 상기 패터닝된 제2절연층을 제거하는 단계와, 상기 기판의 전면에 유전막과 상부전극용 제2도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면, 커패시터 하부전극의 표면과 측면에 손상되지 않는 표면단차를 갖는 HSG폴리실리콘층을 형성하여 효과적으로 용량을 증가시킬 수 있다.

Description

반도체 장치의 커패시터 제조방법

제1a도 내지 제1c도는 종래 기술에 의하여 HSG폴리실리콘층을 이용한 반도체 장치의 커패시터 제조방법을 나타낸 단면도들이다.

제2a도 내지 제2e도는 본 발명에 따른 HSG폴리실리콘층을 이용한 반도체 장치의 커패시터 제조방법을 나타낸 단면도들이다.

본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 HSG(Hemi-Spherical Grain)를 이용한 커패시터 제조방법에 관한 것이다.

반도체 장치의 집적도 증가에 따른 셀 사이즈 감소는 커패시터의 용량 증대를 필요로 한다. 용량 증대를 위해서는 커패시터의 표면적을 증가시켜야 하며, 이를 충족시키기 위해서, 셀의 구조를 3차원화하는 연구가 진행 중에 있다. 그러나 이 연구방향은 공정이 복잡해짐에 따라 셀 사이즈가 극단적으로 감소되는 설계 룰(rule)을 갖는 소자에서는 더 이상 실효성이 없어졌다. 따라서 현 시점에서는 3차원의 복잡한 구조가 아닌 단순 구조에서 표면적을 늘리는 공정이 필요하게 되었으며, 이에 대응하는 방법으로 커패시터의 스토리지 전극에 HSG(Hemi-Spherical Grain) 폴리실리콘층을 이용하는 방법이 가장 부각되고 있다.

제1a도 내지 제1c도는 종래 기술에 의하여 HSG폴리실리콘층을 이용한 반도체 장치의 커패시터 제조방법을 나타낸 단면도들이다.

제1a도는 하부전극용 폴리실리콘층(6)을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(2), 예컨대 실리콘 기판 상에 접촉창을 갖는 절연층(4)를 형성한다. 이어서, 상기 접촉창을 매립하는 폴리실리콘층(6)을 형성한다.

제1b도는 HSG폴리실리콘층(8)을 형성하는 단계를 나타낸다.

구체적으로, 하부전극용 폴리실리콘층(6)이 형성된 기판(2)의 전면에 HSG폴리실리콘층(8)을 형성한다. 상기 HSG폴리실리콘(8)은 통상의 폴리실리콘층 형성시 장비의 온도를 540℃~560℃ 정도로 낮춤으로써 형성이 가능하다.

제1c도는 상기 HSG폴리실리콘층(8)을 식각하는 단계를 나타낸다. 구체적으로, 커패시터 전극간의 전기적 분리와 폴리실리콘층(6) 상에 표면요철을 제공하기 위해서 기판(2) 전면에 형성된 HSG폴리실리콘층(8)을 이방성 식각한다. 이때 하부전극용 폴리실리콘층(6) 상에 형성된 HSG폴리실리콘층(8)의 표면단차는 폴리실리콘층(6) 상에 A으로 표시한 바와 같이 그대로 전사된다. 그러나, 폴리실리콘층(6)의 측면은 B로 표시한 바와 같이 이방성 식각의 특성, 다시 말하면, 기판의 수직한 방향으로만 식각되는 특성 때문에 HSG폴리실리콘층(8)의 표면요철이 없어져 폴리실리콘층(6)과 HSG폴리실리콘층(8)으로 구성되는 하부전극의 표면적을 극대화 할 수 없는 문제점이 있다.

따라서 본 발명의 목적은 하부전극의 표면적을 극대화 할 수 있도록 커패시터 하부전극의 상부와 측면에 손상되지 않은 표면단차를 갖는 HSG폴리실리콘층을 형성할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 접촉창을 갖는 제1절연층을 형성하는 단계와, 상기 접촉창에 매립되도록 상기 기판의 전면에 하부전극용으로 제1도전층을 형성하는 단계와, 상기 제1도전층 상에 제1HSG폴리실리콘층과 제2절연층을 순차적으로 형성하는 단계와, 상기 제2절연층, 제1HSG폴리실리콘층 및 제1도전층을 사진식각공정을 이용하여 패터닝하는 단계와, 상기 패터닝된 제1도전층의 측면을 식각하여 언더컷을 형성하는 단계와, 상기 패터닝된 제2절연층의 상면 및 측면에 형성된 상기 제2HSG폴리실리콘층을 식각하는 단계와, 상기 패터닝된 제2절연층을 제거하는 단계와, 상기 기판의 전면에 유전막과 상부전극용 제2도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.

상기 제1도전층은 폴리실리콘층으로 구성할 수 있으며, 상기 제2절연층은 실리콘산화막 또는 실리콘질화막으로 구성할 수 있다. 또한, 상기 제1도전층의 측면식각은 습식 또는 화학드라이 식각방법을 이용하여 수행하며, 상기 습식식각에 사용되는 식각용액은 질산, 초산 및 불산으로 구성된 화학용액을 이용한다.

본 발명의 일예에 의하면, 본 발명은 하부도전층 상에 접촉상을 갖는 제1절연층을 형성하는 단계와, 상기 접촉상에 매립되도록 상기 제1절연층의 전면에 하부전극용으로 제1도전층을 형성하는 단계와, 상기 제1도전층 상에 제1HSG폴리실리콘층과 제2절연층을 순차적으로 형성하는 단계와, 상기 제2절연층, 제1HSG폴리실리콘층 및 제1도전층을 사진식각공정을 이용하여 패터닝하는 단계와, 상기 패터닝된 제1도전층의 측면을 식각하여 언더컷을 형성하는 단계와, 상기 기판의 전면에 제2HSG폴리실리콘층을 형성하는 단계와, 상기 패터닝된 제2절연층의 상면 및 측면에 형성된 상기 제2HSG폴리실리콘층을 식각하는 단계와, 상기 패터닝된 제2절연층을 제거하는 단계와, 상기 하부도전층의 전면에 유전막과 상부전극용 제2도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.

상기 제1도전층은 폴리실리콘층으로 구성할 수 있으며, 상기 제2절연층은 실리콘산화막 또는 실리콘질화막으로 구성할 수 있다. 또한 상기 제1도전층의 측면식각은 습식 또는 화학드라이 식각방법을 이용하여 수행하며, 상기 습식식각에 사용되는 식각용액은 질산, 초산 및 불산으로 구성된 화학용액을 이용한다.

본 발명에 의하면, 커패시터 하부전극의 표면과 측면에 손상되지 않는 표면단차를 갖는 HSG폴리실리콘층을 형성하여 효과적으로 용량를 증가시킬 수 있다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제2a도 내지 제2e도는 본 발명에 따른 HSG폴리실리콘층을 이용한 반도체 장치의 커패시터 제조방법을 나타낸 단면도들이다.

제2a도는 제1도전층(1), 제1HSG폴리실리콘층(12), 제2절연층(14) 및 포토레지스트 패턴(16)을 형성하는 단계를 나타낸다.

구체적으로, 반도체 기판(22), 예컨대 실리콘 기판 상에 접촉창을 갖는 제1절연층(24)을 형성한다. 이어서, 상기 접촉창에 매립하도록 하부전극용 제1도전층(10)을 형성한다. 상기 제1도전층(10)은 본 실시예에서는 폴리실리콘층을 사용한다. 다음에, 상기 제1도전층(10)상에 제1HSG폴리실리콘층(12)을 300Å 내지 500Å의 두께로 형성한 후 제2절연층(14)을 500Å 내지 1000Å의 두께로 형성한다. 상기 제1HSG폴리실리콘층(12)은 통상의 폴리실리콘층 형성시 장비의 온도를 540℃~560℃ 정도까지 낮추어 형성하거나, 54℃ 이하의 온도에서 비정질실리콘층을 형성하고 SiH₄또는 Si₂H₆가스를 조사하여 결정핵을 만든 후 열처리하여 상기 결정핵을 중심으로 결정을 성장시킴으로써 가능하다. 상기 제2절연층(14)은 본 실시예에서는 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있다. 이후, 사진공정을 이용하여 커패시터 하부전극을 형성을 위한 포토레지스터 패턴(16)을 형성한다.

제2b도는 제2절연층(14), 제1HSG폴리실리콘층(12) 및 제1도전층(10)을 식각하는 단계를 나타낸다.

구체적으로, 포토레지스트 패턴(16)을 마스크로 하여 제2절연층(14)을 식각한 후 제1HSG폴리실리콘층(12)과 제1도전층(10)을 연속적으로 식각한다. 여기서, 제1HSG폴리실리콘층(12)과 제1도전층(10)은 같은 실리콘 재질이므로 식각조건의 변경없이 연속식각할 수 있다. 이렇게 되면, 기판 상에 식각된 제1도전층(10a), 제1도전층(10a), 제1HSG폴리실리콘층(12a) 및 제2절연층(14)이 정해진 형상으로 형성된 상태가 된다.

제2c도는 제1도전층(10a)의 측면을 식각하고 제2HSG폴리실리콘(18)을 형성하는 단계를 나타낸다.

먼저, 포토레지스트 패턴(16)을 제거한다. 상기 포토레지스트패턴(16)의 제거는 황산이 포함된 화학용액으로 쉽게 제거할 수 있다. 다음에, 제1도전층(10a)의 측면을 식각하여 언더컷트를 갖는 제1도전층(10b)을 형성한다. 이때, 제1도전층(10a)상에 형성되어 있는 제1HSG폴리실리콘층(12a)의 일부분도 제1도전층(10a)과 같은 재질이므로 같이 식각된다.

상기 제1도전층(10a)의 측면식각은 제2절연층(14a)보다 제1도전층(10a)의 식각율이 빠른 식각특성을 갖는 습식식각용액을 이용하여 습식식각한다. 예를 들면, 제2절연층(14a)이 실리콘산화막이고 제1도전층(10a)이 폴리실리콘막일 경우 습식식각용액은 질산, 초산, 불산으로 구성되며, 각각의 구성비는 20~200: 20~80:1으로 한다. 이 식각용액을 이용할 경우, 식각특성은 실리콘산화막과 폴리실리콘막의 식각선택비는 1:2~5정도이며, 폴리실리콘막의 식각율은 분당 500Å~3500Å정도이며, 폴리실리콘막의 식각율은 분당 500Å~3500Å이다. 상술한 습식식각용액으로 식각하면 제2절연층(14a)보다 제1도전층(10a)의 식각율이 2배 내지 5배 빠르므로 식각후는 제2c도에 도시한 바와 같이 언더컷트 모양이 된다. 이때 언더컷트 정도는 후에 형성되는 제2HSG폴리실리콘층의 두께인 300Å~500Å정도가 되도록 한다. 언더컷트를 형성하기 위한 다른 방법은 등방성 건식식각 방식은 화학드라이 방법을 이용할 수 도 있다.

그 다음에, 기판(22)의 전면에 제2HSG폴리실리콘층(18)을 제1폴리실리콘층(18)을 제1폴리실리콘층(12)과 동일한 조건으로 형성한다.

제2d도는 제2 HSG폴리실리콘층(18)을 식각하는 단계를 나타낸다. 구체적으로, 기판(22)의 전면에 형성된 제2HSG폴리실리콘층(18)을 이방성식각방법에 의해 전면식각으로 상기 언더컷을 갖는 제1도전층(10a)의 측벽 및 제1절연층(24) 상에 제2HSG폴리실리콘층(18a)을 형성한다. 이때 제1도전층(10a)의 측면에 형성된 제2HSG폴리실리콘층(18a)은 종래 기술의 제1c도와는 다르게 본 발명의 제2c도에서 형성된 언더컷트, 다시 말하면 제2절연층(14a)의 마스크 효과도 식각되지 않는다.

제2e도는 제2절연층(14a)을 제거하는 단계를 나타낸다.

구체적으로, 제2HSG폴리실리콘층(18)의 식각시 마스크 역할을 한 제2절연층(14a)을 실리콘산화막 식각용액 또는 실리콘질화막 식각용액에 의하여 제거한다. 이후의 공정은 통상의 방법에 의하여 커패시터의 유전막을 형성하고 제2도전층인 상부전극을 형성하여 커패시터를 완성한다. 본 발명에서, 상기 기판과 하부전극을 제1도전층을 접속하는 것으로 설명하였으나, 상기 기판 대신에 하부도전층이 사용될 수 있다.

본 발명에 의하면, 커패시터의 하부전극인 제1도전층의 폭을 제2절연층보다 작게 형성하여 기판의 전면에 형성된 제2HSG폴리실리콘층을 식각시 제1도전층의 측면에 형성된 제2폴리실리콘층을 보호한다. 따라서, 커패시터의 하부전극의 상부는 제1HSG폴리실리콘층, 측면은 손상되지 않은 표면단차를 갖는 제2HSG폴리실리콘층이 형성되어 하부전극의 표면적을 극대화할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 발명이 본 발명의 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (10)

1. 반도체기판 상에 접촉창을 갖는 제1절연층을 형성하는 단계; 상기 접촉창에 매립되도록 상기 기판의 전면에 하부전극용으로 제1도전층을 형성하는 단계; 상기 제1도전층 상에 제1HSG폴리실리콘층과 제2절연층을 순차적으로 형성하는 단계; 상기 제2절연층, 제1HSG폴리실리콘층과 제1도전층을 사진식각공정을 이용하여 패터닝하는 단계; 상기 패터닝된 제1도전층의 측면을 식각하여 언더컷을 형성하는 단계; 상기 기판의 전면에 제2HSG폴리실리콘을 형성하는 단계; 상기 패터닝된 제2절연층의 상면 및 측면에 형성된 상기 제2HSG폴리실리콘층을 식각하는 단계; 상기 패터닝된 제2절연층을 제거하는 단계; 및 상기 기판의 전면에 유전막과 상부전극용 제2도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 제1도전층은 폴리실리콘층으로 구성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 제2절연층은 실리콘산화막 또는 실리콘산화막으로 구성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 제1도전층의 측면식각은 습식 또는 화학드라이 식각방법을 이용하여 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
5. 제4항에 있어서, 상기 습식식각에 사용되는 식각용액은 질산, 초산 및 불산으로 구성된 화학용액인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
6. 하부도전층 상에 접촉창을 갖는 제1절연층을 형성하는 단계; 상기 접촉창에 매립되도록 상기 제1절연층의 전면에 하부전극용으로 제1도전층을 형성하는 단계; 상기 제1도전층 상에 제1HSG폴리실리콘층과 제2절연층을 순차적으로 형성하는 단계; 상기 제2절연층, 제1HSG폴리실리콘층 및 제1도전층을 사진식각공정을 이용하여 정해진 형상으로 패터닝하는 단계; 상기 패터닝된 제1도전층의 측면을 식각하여 언더컷을 형성하는 단계; 상기 기판의 전면에 제2HSG폴리실리콘층을 형성하는 단계; 상기 패터닝된 제2절연층의 상면 및 측면에 형성된 상기 제2HSG폴리실리콘을 식각하는 단계; 상기 패터닝된 제2절연층을 제거하는 단계; 및 상기 하부도전층의 전면에 유전막과 상부전극용 제2도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
7. 제6항에 있어서, 상기 제1도전층은 폴리실리콘층으로 구성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
8. 제6항에 있어서, 상기 제2절연층은 실리콘산화막 또는 실리콘질화막으로 구성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
9. 제6항에 있어서, 상기 제1도전층의 측면식각은 습식 또는 화학드라이 식각방법을 이용하여 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
10. 제9항에 있어서, 상기 습식식각에 사용되는 식각용액은 질산, 초산 및 불산으로 구성된 화학용액인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.