WO2001009946A1 - Verfahren zur herstellung integrierter halbleiterbauelemente - Google Patents

Verfahren zur herstellung integrierter halbleiterbauelemente Download PDF

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WO2001009946A1
WO2001009946A1 PCT/DE1999/002339 DE9902339W WO0109946A1 WO 2001009946 A1 WO2001009946 A1 WO 2001009946A1 DE 9902339 W DE9902339 W DE 9902339W WO 0109946 A1 WO0109946 A1 WO 0109946A1
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semiconductor substrate
gate tracks
produced
gate
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PCT/DE1999/002339
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Lars-Peter Heineck
Tobias Jacobs
Josef Winner
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Infineon Technologies Ag
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Publication date
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/01—Manufacture or treatment
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Definitions

  • the present invention relates to a method for producing an integrated semiconductor component.
  • the present invention relates in particular to a method for producing an integrated DRAM or embedded DRAM or embedded SRAM semiconductor component.
  • the goal of many developments in microelectronics is to constantly reduce the costs that are required to implement a specific electronic function and thus to continuously increase productivity.
  • the guarantor for the increase in productivity in recent years was and is the constant reduction in structure of the semiconductor components.
  • field effect transistors are constantly reduced in size and arranged in integrated circuits with the highest packing density.
  • field effect transistors In order to be able to fulfill their function, field effect transistors must be connected to other field effect transistors and to the outside world. For this, contacts to the diffusion regions of the transistors must be created. In processes for the production of logic circuits, contact holes to the diffusion regions of the transistors are produced, for example, by means of a photo technology and an etching. Since this contact hole formation is generally not carried out in a self-adjusted manner, a sufficiently large safety distance between the gate track and the contact hole must be maintained, which of course has a negative effect on the integration density.
  • the insulation layer Due to the narrow conditions between the gate tracks, it is necessary for the insulation layer to be subjected to a temperature treatment at relatively high temperatures in order to allow the insulation layer to flow. Nevertheless can result in holes, so-called voids, between the gate tracks during the deposition of the insulation layer. If the contact holes are now formed, it may happen that two contact holes are connected to one another via a void. When the contact holes are subsequently filled with conductive material, the voids are generally also filled, so that a short circuit between two contacts can occur, which may lead to the failure of the entire circuit.
  • a method for producing an integrated semiconductor component is provided with the following steps:
  • a semiconductor substrate with at least a first region and at least a second region is provided;
  • gate tracks are produced in the first and in the second area of the semiconductor substrate
  • the semiconductor substrate in the first region of the semiconductor substrate, at least two spacers are generated adjacent to the gate tracks source / dram areas and on the gate tracks; d) the second region of the semiconductor substrate is generated adjacent to the gate tracks source / dram areas and contacts to predetermined source / dram areas are formed before all spacers have been generated to the first area of the semiconductor substrate.
  • a method for producing an integrated semiconductor component is provided with the following steps:
  • em semiconductor substrate having at least a first region and at least a second region is provided riding be ⁇ ;
  • gate tracks are produced in the first and in the second area of the semiconductor substrate
  • the second region of the semiconductor substrate is generated adjacent to the gate tracks source / dram areas and contacts to predetermined source / dram areas are prepared before all the spacing elements have been generated to the first area of the semiconductor substrate.
  • the inventive shaped methods have the advantage that the integration density in the second region of the semiconductor substrate ⁇ can be significantly increased.
  • the space saved can be used, for example, to arrange the gate tracks in the second area more closely.
  • the spacers can be used as an aid for setting the desired dopant profiles and / or as lateral insulation of the gate tracks.
  • the methods according to the invention can be integrated without difficulty into an already existing process sequence for producing a semiconductor component.
  • the process steps for the production of very fast logic circuits can be kept almost unchanged.
  • Problems which arise in conventional methods due to the occurrence of voids between the transistors can be significantly reduced or avoided entirely in the methods according to the invention.
  • the contacts can also be established or prepared at a time when the source / dram areas have not yet been formed.
  • land g pads are formed in the second area of the semiconductor substrate in order to prepare the contacts to predetermined source / dram areas.
  • Doped polysilicon is preferably used to form the Landmg pads or the contacts themselves.
  • sacrificial contacts are formed in the second region of the semiconductor substrate in order to prepare the contacts to predetermined source / dram areas.
  • the victim contacts also prevent the generation of unnecessary spacers on the gate tracks in the second region of the semiconductor substrate. you will be only removed when the actual contacts to the source / drama areas are established.
  • the spacers are formed from silicon oxide, silicon nitride or oxynitride.
  • a silicon oxide, silicon nitride or oxymtride layer is deposited over the gate tracks and etched back by anisotropic etching, so that parts of these layers remain on the rare walls of the gate tracks.
  • the gate tracks are formed by producing a polysilicon layer and a protective layer, in particular a silicon nitride, silicon oxide or oxymetride layer, and structuring these layers together to form gate tracks. It is particularly preferred if the protective layer is produced with a thickness, so that after the gate structure the
  • Protective layer has a thickness less than 100 n, preferably between 40 and 60 nm.
  • This protective layer is often referred to as a so-called “cap” and, in conventional processes, serves, inter alia, as a hard mask for gate structuring and for protecting the gate tracks in an etching process for producing the contact holes Since the structure to be etched has a high aspect ratio in the prior art, the selectivity of the etching process is not very high and a relatively thick “cap” must be used to prevent a short circuit between the gate path and the contact to avoid.
  • the “cap” now only serves to isolate the gate path from the contact and can therefore be relative be chosen thin. Accordingly, the "cap” may involve ⁇ ren process steps, such as the etching of a Ni nitride spacer without additional process steps completely by the gate tracks in the first area to be removed, opening up the possibility to dope different gate tracks with under ⁇ retired union dopants and can build so-called You- al workfunction gates Furthermore, the gate tracks are silicided in this manner, whereby the cons ⁇ stood the gate tracks is significantly reduced.
  • the gate regions of the first region of the semiconductor substrate are doped with dopants of different conductivity types. These so-called dual work function gates enable very powerful logic circuits to be set up. To this
  • the supply voltage can be reduced, oh ⁇ ne that there will be losses in the switching speed.
  • silicide layers are produced on the gate tracks in the first region of the semiconductor substrate.
  • CoS ⁇ _, TaS ⁇ 2 , TiSi, or WS ⁇ ⁇ are used as the silicide layers and these silicide layers are produced by a salicide process.
  • FIG. 13-18 show a method according to a first embodiment of the present invention.
  • a thin silicon oxide layer was produced on a silicon substrate 1.
  • This silicon oxide layer which is not shown in FIG. 1, is used in the further course of the process as Ga ⁇ teoxid.
  • different thicknesses of silicon oxide layers can be used in different areas of the silicon substrate.
  • a polysilicon layer 2 is arranged on the silicon oxide layer.
  • the polysilicon layer 2 was deposited as an undoped polysilicon layer, which is subsequently doped with the aid of a photo technique.
  • a silicon nitride layer 3 is arranged above the polysilicon layer 2. The thickness of the silicon nitride layer 3 is about 50 nm after the gate structuring. This layer serves as a so-called “cap nitride ⁇ ” in the further course of the method.
  • the first region 8 of the silicon substrate 1 is arranged on the left side of FIG. 1. In this first area 8, the transistors from which the logic circuit is built will be manufactured later.
  • the second region 9 of the silicon substrate 1 is arranged on the right side of FIG. 1. In this second area
  • the silicon nitride layer 3 and the polysilicon layer 2 become gate tracks by means of a photo technique
  • the silicon substrate is now implanted using a phosphor phosphor technology. After this implantation, a further silicon nitride layer is deposited and structured by anisotropic etching. This etching creates the first insulating spacers, so-called “spacers” 12, on the rare walls of the gate tracks 10. After the spacers 12 have been produced, boron is implanted with the silicon substrate using a phototechnology so that the p-channel transistors can also be produced deposited another silicon nitride layer 13. The resulting situation is shown in FIG.
  • the transistors which are generated in the second region 9 of the silicon substrate 1 serve as selection transistors in the memory cells.
  • the capacitors of the memory cells which in the present example are designed as trench capacitors, are not shown in the figures for reasons of clarity.
  • a high integration density is particularly important.
  • a lacquer mask is produced which is opened at the points at which the source / dra connections, ie the connections for the bit lines, of the selection transistors are later produced.
  • Anisotropic etching removes the silicon nitride layer 13 m from the opening 14 of the mask 15 and so that the source / dram regions 11 of the selection transistors are exposed.
  • the first area 8 of the silicon substrate 1 is protected by the resist mask 15 and is therefore not changed. Then the resist mask 15 is removed and a further polysilicon layer 16 is deposited. This polysilicon layer 16 is a doped polysilicon layer. The resulting situation is shown in Fig. 4. The polysilicon layer 16 is now structured with the aid of a further photo technology. The polysilicon layer 16 is completely removed from the first region 8 of the silicon substrate 1. The remaining part of the polysilicon layer 16 forms a so-called “landmg pad” 17 in the second region 9 of the silicon substrate. The situation resulting from this is shown in FIG. 5.
  • Another silicon oxide layer is then deposited. This is caused by a further anisotropic etching
  • Silicon oxide layer structured in such a way that a further spacer 18 is formed on the rare walls of the gate tracks 10 in the first region 8 of the silicon substrate. Due to the sequence of these spacers 12 and 18 on the rare walls of the gate tracks 10 in the first region 8 of the silicon substrate and suitably selected dopant implantations, the source / dram regions 11 of the transistors in the first region 8 can be set such that transistors are produced with very short switching tents can. Accordingly, very powerful logic circuits can be built.
  • the second region 9 of the silicon substrate there is no deposition of the silicon oxide layer between the gate tracks of the selection transistors due to the polysilicon layer 16. Accordingly, no silicon oxide spacers 18 are generated between the gate tracks 10 of the selection transistors.
  • the space saved as a result between the gate tracks of the selection transistors can be used to arrange the gate tracks more closely, as a result of which the integration density in the memory cell array is increased.
  • the remaining portion of the silicon nitride layer 3 on the gate tracks 10 and the first region 8 of the silicon substrate is also removed by a further etching. This is possible because the silicon nitride layer 3 has a very small thickness compared to conventional methods.
  • the gate tracks 10 can now be doped in the desired manner the. Different doping of the different gate tracks 10 is also possible in a simple manner (“dual workfunction gates”). Very fast logic circuits can be generated in this way. The resulting situation is shown in FIG. 6.
  • a silicide-forming metal for example tantalum, titanium, tungsten or cobalt, is then sputtered on.
  • a heat treatment leads to a silicon reaction on the exposed silicon areas, namely the gate tracks in the first area and the exposed source / dram areas, while in the other areas the silicide-forming metal remains essentially unchanged and can thus be removed again easily.
  • the result is selective and self-aligned silicide layers 19 on the gate tracks in the first area 8 and the exposed source / dram areas 11 (“salicide method”).
  • the resistance of the gate tracks 10 is significantly reduced by the silicide layers 19, which has a positive effect on the Performance of the logic circuit
  • a thin silicon nitride layer is then deposited, which serves as a barrier. For reasons of clarity, this thin silicon nitride layer is not shown.
  • a BPSG layer 20 follows, which is planarized by a CMP step. Before the CMP step, a heat treatment is carried out so that the
  • BPSG layer 20 can fill the spaces between the transistors as well as possible. The resulting situation is shown in FIG. 7.
  • Contact holes 21 m of the BPSG layer 20 are now produced by means of a further photo technique. These contact holes 21 lead both to the silicon substrate 1 and to the gate webs 10. In the second area 9 of the silicon substrate, the contact hole is led to the polysilicon layer 16, which serves as a landing pad 17. After a so-called liner (not shown) has been deposited, the contact holes are filled with tungsten and a CMP step is carried out in order to remove tungsten from the substrate surface outside the contact holes.
  • the metallization and the passivation are built up in a series of steps known per se.
  • the method according to the invention has the advantage that the integration density in the second region of the semiconductor substrate can be significantly increased.
  • the properties of the transistors in the first region of the semiconductor substrate can be significantly improved (siliconization, dual work function gates) by a little additional effort.
  • the present invention therefore makes it possible, for example, to produce so-called “embedded DRAM products” at low cost.
  • FIGS. 9-12 show a method according to a second exemplary embodiment of the present invention.
  • the first steps of this method agree with the steps shown in FIGS. 1 to 4 and should therefore no longer be repeated.
  • a relatively thick polysilicon layer is now deposited.
  • the polysilicon layer is structured with the aid of another photo technology.
  • the polysilicon layer is in turn completely removed from the first region of the silicon substrate.
  • the remaining part of the polysilicon layer forms the complete contact 24 in the second region of the silicon substrate.
  • Another silicon oxide layer is then deposited.
  • this silicon oxide layer is structured in such a way that a further spacer 18 is formed on the rare walls of the gate tracks 10 in the first region 8 of the silicon substrate.
  • the silicon oxide layer between the gate tracks of the selection transistors due to the contact 24. Accordingly, no silicon oxide spacers 18 are generated between the gate tracks 10 of the selection transistors.
  • the space saved as a result between the gate tracks 10 of the selection transistors can be used to arrange the gate tracks 10 correspondingly closer, as a result of which the integration density in the memory cell array is increased.
  • the remaining part of the silicon nitride layer 3 on the gate tracks 19 m is also removed by a further etching in the first region 8 and partly in the second region 9 of the silicon substrate. This is possible because the silicon nitride layer 3 has a very small thickness compared to conventional methods.
  • the gate tracks 10 can now be doped in the desired manner. Different doping of the different gate tracks 10 is also possible in a simple manner (“dual workfunction gates”). Very fast logic circuits can be generated in this way. The resulting situation is shown in FIG. 10.
  • a silicide-forming metal for example tantalum, titanium, tungsten or cobalt, is then sputtered on.
  • a heat treatment leads to a silicide reaction on the exposed silicon areas, namely the gate tracks 10 and the exposed source / dram areas 11, while in the other areas the silicide-forming metal remains essentially unchanged and can therefore be removed again easily.
  • the result is selective and self-balanced silicide layers 19 on the gate tracks 10 and Exposed source / dram areas 11 (“salicide method”).
  • the silicide layers 19 significantly reduce the resistance of the gate tracks 10, which has a positive effect on the performance of the logic circuit and the word lines in the cell field.
  • the source / dram areas are silicided 11 the contact resistance is significantly reduced, which also has a positive effect on the performance of the logic circuit.
  • a thin silicon nitride layer is eliminated to ⁇ which serves as a barrier. For reasons of clarity, this thin silicon nitride layer is not shown.
  • the BPSG layer 20 is then planed by a CMP step.
  • the CMP step is carried out so that the contact 24 is exposed. It is therefore only necessary to deposit the first metallization layer in order to establish a conductive connection to the source / dram areas of the selection transistors in the memory cell array. The resulting situation is shown in Fig. 11.
  • Contact holes 21 m of the BPSG layer 20 are now produced by means of a further photo technique. These contact holes 21 lead both to the silicon substrate of the other transistors and to the gate tracks 10. After deposition of a so-called L ers (not shown), the contact holes are filled with tungsten and carried out in a CMP step in order to lead tungsten outside the contact holes 21 from the substrate surface remove. The resulting situation is shown in Fig. 12.
  • This method according to the invention has the advantage that the integration density in the second region of the semiconductor substrate can be increased significantly.
  • the properties of the transistors in the first region of the semiconductor substrate can be significantly improved (siliconization, dual workfunction gates) by a little additional effort.
  • Figures 13 to 18 show a method according to a third embodiment of the present invention.
  • the polysilicon layer now serves not as a landing pad but rather as a so-called sacrificial contact.
  • a thin silicon oxide layer was produced on a silicon substrate 1.
  • This silicon oxide layer which is not shown in FIG. 13, serves as gate oxide in the further course of the method.
  • a polysilicon layer 2 is arranged on the silicon oxide layer.
  • the polysilicon layer 2 was deposited as an undoped polysilicon layer, which is subsequently doped with the aid of a photo technique.
  • a silicon nitride layer 3 is arranged above the polysilicon layer 2. The thickness of the silicon nitride layer 3 is about 50 nm.
  • an n-well 4 or p-wells 5, 6 were produced in the silicon substrate.
  • the individual troughs are separated from one another by insulation 7.
  • these isolations 7 are designed as so-called shallow trench isolations (“shallow trench isolation).
  • the silicon substrate is in turn divided into a first and a second area.
  • the silicon nitride layer 3 and the polysilicon layer 2 are structured into gate tracks 10 by means of a photo technique. Reoxidation of the gate oxide follows to eliminate possible defects that occurred during the etching of the silicon nitride layer 3 and the polysilicon layer 2.
  • phosphorus is now implanted in the silicon substrate using a photo technique.
  • a further silicon nitride layer is deposited and structured by anisotropic etching. The ⁇ se etching produces first insulating spacers, so-called “spacers” 12, on the side walls of the gate tracks 10.
  • boron is implanted into the silicon substrate using a photo technique, so that the p-channel transistors can also be produced.
  • a further silicon nitride layer 13 is then deposited, and the resulting situation is shown in FIG.
  • a further polysilicon layer 16 is then deposited.
  • This polysilicon layer 16 is an undoped polysilicon layer, which will later form the victim contact. The resulting situation is shown in Fig. 15.
  • the polysilicon layer 16 is now structured with the aid of a further photo technology.
  • the polysilicon layer 16 is completely removed from the first region 8 of the silicon substrate 1.
  • the remaining part of the polysilicon layer 16 forms the sacrificial contact 25 in the second region 9 of the silicon substrate.
  • the resulting situation is shown in FIG. 16.
  • Another silicon oxide layer is then deposited.
  • this silicon oxide layer is structured in such a way that a further spacer 18 is formed on the side walls of the gate tracks 10 in the first region 8 of the silicon substrate. Due to the sequence of these spacers 12 and 18 on the side walls of the gate tracks 10 in the first region 8 of the silicon substrate and suitably selected dopant implantations, the source / drain regions 11 of the transistors in the first region 8 are set so that transistors can be produced with very short switching times. Accordingly, very powerful logic circuits can be built. In the second region 9 of the silicon substrate, there is no deposition of the silicon oxide layer between the gate tracks of the selection transistors due to sacrificial contact 25.
  • a further etching also removes the remaining part of the silicon nitride layer 3 on the gate tracks 10 m from the first area 8 of the silicon substrate. This is possible because the silicon nitride layer 3 has a very small thickness compared to conventional methods.
  • the gate tracks 10 can now be doped in the desired manner.
  • a silicide-forming metal for example tantalum, titanium, tungsten or cobalt, is then sputtered on.
  • a heat treatment leads to a silicide reaction on the exposed silicon areas, namely the gate tracks 10 in the first area 8 and the exposed source / dram areas 11, while in the other areas the silicide-forming metal remains essentially unchanged and can thus be easily removed again.
  • the result is selective and self-aligned silicide layers 19 on the gate tracks 10 in the first area and the exposed source / dram areas 11 (“salicide method”).
  • a BPSG layer 20 follows, which is planed by a CMP step. Before the CMP
  • Step a heat treatment is performed so that the BPSG layer 20 clears the gaps between the transistors can fill in as well as possible.
  • the resulting situation is shown in Fig. 17.
  • contact holes 21 m of the BPSG layer 20 are now produced. These contact holes 21 lead both to the silicon substrate and to the gate tracks 10. In the second region 9 of the silicon substrate, the contact hole is led to the sacrificial contact 25. With a dry or wet chemical etching, part of the sacrificial contact 25 and the remaining silicon nitride layer 13 are removed, so that there is now space for the actual contact. This etching of the sacrificial contact 25 can selectivity be performed with respect to the surrounding material ho ⁇ forth.

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Abstract

Die erfindungsgemässen Verfahren besitzen den Vorteil, dass die Integrationsdichte beispielsweise im Speicherzellenfeld (9) deutlich erhöht werden kann. Durch das Merkmal, dass die Bildung der Kontakte (17) zu den Source/Draingebieten im zweiten Bereich (9) des Halbleitersubtrats zu einem Zeitpunkt vorgenommen bzw. vorbereitet wird, an dem noch nicht alle Abstandstücke (12, 13, 18) (Spacer) erzeugt worden sind, kommt es zu keiner unnötigen Spacer-Erzeugung in dem Speicherzellenfeld, wodurch sich Chipfläche einsparen lässt. Die eingesparte Fläche kann beispielsweise dazu genutzt werden, um die Gatebahnen im Speicherzellenfeld enger anzuordnen.

Description

Beschreibung
Verfahren zur Herstellung integrierter Halbleiterbauelemente
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines integrierten Halbleiterbauelements . Die vorliegende Erfindung betrifft insbesondere ein Verfahren zur Herstellung eines integrierten DRAM oder embedded DRAM- bzw. embedded SRAM-Halbleiterbauelements .
Ziel vieler Entwicklungen m der Mikroelektronik ist es, die Kosten, die zur Realisierung einer bestimmten elektronische Funktion aufzuwenden sind, standig zu senken und somit die Produktivität kontinuierlich zu steigern. Der Garant für die Produktivitätssteigerung m den letzten Jahren war und ist dabei die standige Strukturverkleinerung der Halbleiterbauelemente. Insbesondere Feldeffekttransistoren werden stan¬ dig verkleinert und m integrierten Schaltungen mit höchster Packungsdichte angeordnet.
Um ihre Funktion erfüllen zu können, müssen Feldeffekttransistoren mit anderen Feldeffekttransistoren und mit der Außenwelt verbunden werden. Dazu müssen Kontakte zu den Dif- fusionsgebieten der Transistoren erzeugt werden. Bei Verfahren zur Herstellung von Logikschaltungen werden beispielsweise durch eine Phototechnik und eine Atzung Kontaktlocher zu den Diffusionsgebieten der Transistoren erzeugt. Da diese Kontaktlochbildung m der Regel nicht selbstjustiert durchge- fuhrt wird, muß ein hinreichend großer Sicherheitsabstand zwischen der Gatebahn und dem Kontakloch eingehalten werden, was sich natürlich negativ auf die Integrationsdichte auswirkt .
Bei Verfahren Herstellung von DRAM-Halbleiter- bauelementen werden m der Regel selbstjustierte Kontakte erzeugt. Dabei werden üblicherweise Kontaktlocher m eine zwi- sehen den Gatebahnen abgeschiedene BPSG-Schicht geatzt. Nachfolgend werden diese Kontaktlocher mit einem leitfahigem Material aufgefüllt, so daß eine leitfahige Verbindung zustande kommt .
Die Erzeugung dieser Kontaktlocher wird jedoch mit fortschreitender Strukturverklemerung immer schwieriger. Bei mo¬ dernen Feldeffekttransistoren werden an den Seltenwanden der Gatebahnen eine Reihe von Abstandsstucken, sogenannten Spacer, erzeugt, die im Zusammenspiel mit geeigneten Dotier¬ stoffImplantationen dafür sorgen, daß die für den jeweiligen Zweck geeigneten Dotierstoffproflle m den Sour- ce/Dramgeb eten erzeugt werden können. Bedingt durch die zwischen den Gatebahnen angeordneten Spacer und der Forde- rung, daß das Kontaktloch möglichst zwischen den Spacern an¬ geordnet sein soll, müssen der Abstand zwischen den Gatebahnen bzw. das Diffusionsgebiet, das zur Kontaktierung dient hinreichend groß gewählt werden, was sich negativ auf die erzielbare Integrationsdichte auswirkt.
Bei der Atzung der Kontaktlocher dürfen die Gatebahnen nicht beschädigt werden, da es sonst zu einem Kurzschluß zwischen dem Diffusionskontakt und dem Gate kommt. Da es sich aber trotz aller Bemühungen nicht verhindern laßt, daß bei der Atzung der Kontaktlocher die Gatebahnen angegriffen werden, ist m der Regel eine dicke Schutzschicht, ein sogenanntes „Cap" , auf den Gatebahnen angeordnet, die einen Kurzschluß zwischen Kontakt und Gate verhindern soll. Die relativ große Dicke dieser Schutzschicht beeinträchtigt jedoch die Qualltat der Gatebahnen und verhindert m der Regel eine Si- lizierung der Gatebahnen sowie die nachträgliche Dotierung des Polysiliziums der Gatebahnen ( „Dual-Workfunction-Gates") .
Durch die engen Verhaltnisse zwischen den Gatebahnen ist es notwendig, daß die Isolationsschicht einer Temperaturbe¬ handlung mit relativ hohen Temperaturen ausgesetzt wird, um ein Verfließen der Isolationsschicht zu erreichen. Trotzdem kann es bei der Abscheidung der Isolationsschicht zu Lochern, sogenannten Voids, zwischen den Gatebahnen kommen. Werden nun die Kontaktlocher gebildet, kann es vorkommen, daß zwei Kontaktlocher über einen Void miteinander verbunden sind. Bei dem nachfolgenden Auffüllen der Kontaktlocher mit leitenden Material werden m der Regel auch die Voids aufgefüllt, so daß ein Kurzschluß zwischen zwei Kontakten entstehen kann, der möglicherweise zum Ausfall der gesamten Schaltung fuhrt.
Daher ist es die Aufgabe der vorliegenden Erfindung ein Verfahren zur Herstellung eines integrierten Halbleiterbau- elements bereitzustellen, das die genannten Probleme mindert bzw. gänzlich vermeidet.
Diese Aufgabe wird erfmdungsgemaß von den Verfahren zur Herstellung eines integrierten Halbleiterbauelements nach den unabhängigen Patentansprüchen 1 oder 3 gelost. Weitere vorteilhafte Ausfuhrungsformen, Eigenschaften und Aspekte der vorliegenden Erfindung ergeben sich aus den abhangigen An- spruchen, der Beschreibung und den beiliegenden Zeichnungen.
Erfmdungsgemaß wird ein Verfahren zur Herstellung eines integrierten Halbleiterbauelements mit den folgenden Schritten bereitgestellt:
a) ein Halbleitersubstrat mit zumindest einem ersten Bereich und zumindest einem zweiten Bereich wird bereitgestellt;
b) im ersten und im zweiten Bereich des Halbleitersub- strats werden Gatebahnen hergestellt;
c) m dem ersten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Dramgebiete so- wie an den Gatebahnen mindestens zwei Abstandsstucke erzeugt; d) dem zweiten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Dramgebiete erzeugt und es werden Kontakte zu vorbestimmten Sour- ce/Dramgebieten gebildet bevor alle Abstandsstucke dem ersten Bereich des Halbleitersubstrats erzeugt worden sind.
Weiterhin wird erfmdungsgemaß em Verfahren zur Herstellung eines integrierten Halbleiterbauelements mit den folgenden Schritten bereitgestellt:
a) em Halbleitersubstrat mit zumindest einem ersten Bereich und zumindest einem zweiten Bereich wird be¬ reitgestellt;
b) im ersten und im zweiten Bereich des Halbleitersubstrats werden Gatebahnen hergestellt;
c) dem ersten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Dramgebiete so¬ wie an den Gatebahnen mindestens zwei Abstandsstucke erzeugt;
d) dem zweiten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Dramgebiete erzeugt und es werden Kontakte zu vorbestimmten Sour- ce/Dramgebieten vorbereitet bevor alle Abstandsstuk- ke dem ersten Bereich des Halbleitersubstrats erzeugt worden sind.
Die erfmdungsgemaßen Verfahren besitzen den Vorteil, daß die Integrationsdichte im zweiten Bereich des Halbleiter¬ substrats deutlich erhöht werden kann. Durch das Merkmal, daß die Bildung der Kontakte zu den Source/Dramgebieten im zwei- ten Bereich des Halbleitersubtrats zu einem Zeitpunkt vorgenommen bzw. vorbereitet wird, an dem noch nicht alle Abstandstucke (Spacer) erzeugt worden sind, kommt es zu keiner unno- tigen Spacer-Erzeugung m dem zweiten Bereich, wodurch sich Chipflache einsparen laßt. Die einsparte Flache kann beispielsweise dazu genutzt werden, um die Gatebahnen im zweiten Bereich enger anzuordnen. Die Spacer können dabei als eine Hilfe zur Einstellung der gewünschten Dotierstoffprofile und/oder als seitliche Isolierung der Gatebahnen verwendet werden.
Weiterhin lassen sich die erf dungsgemaßen Verfahren ohne Schwierigkeiten m einen bereits bestehenden Prozeßablauf zur Herstellung eines Halbleiterbauelements integrieren. Insbesondere können die Prozeßschritte für die Herstellung von sehr schnellen Logikschaltungen nahezu unverändert beibehalten werden. Probleme, wie sie bei herkömmlichen Verfahren durch das Auftreten von Leerraumen (Voids) zwischen den Transistoren ergeben, können bei den erfmdungsgemaßen Verfahren deutlich vermindert bzw. ganz vermieden werden. Durch die frühe Bildung bzw. Vorbereitung der Kontakte können hohe Aspektverhaltnisse vermieden werden, wodurch die Prozesse insgesamt stabiler durchzufuhren sind. Dabei können die Kontakte auch schon zu einem Zeitpunkt gebildet bzw. vorbereitet werden, an dem die Source/Dramgebiete noch gar nicht gebildet wurden.
Gemäß einer bevorzugten Ausfuhrungs form werden zur Vorbereitung der Kontakte zu vorbestimmten Source/Dramgebieten m dem zweiten Bereich des Halbleitersubstrats Land g Pads ausgebildet. Zur Bildung der Landmg Pads bzw. der Kontakte selbst wird bevorzugt dotiertes Polysilizium verwendet.
Gemäß einer weiteren bevorzugten Ausfuhrungsform werden zur Vorbereitung der Kontakte zu vorbestimmten Source/Dramgebieten dem zweiten Bereich des Halbleitersubstrats Opferkontakte ausgebildet. Die Opferkontakte verh - dern ebenfalls die Erzeugung unnötiger Spacer an den Gatebahnen im zweiten Bereich des Halbleitersubstrats. Sie werden erst entfernt, wenn die eigentlichen Kontakte zu den Sour- ce/Dramgebieten gebildet werden.
Gemäß einer bevorzugten Ausfuhrungsform werden die Ab- Standsstucke (Spacer) aus Siliziumoxid, Siliziumnitπd oder Oxynitrid gebildet. Dazu wird eine Siliziumoxid-, Siliziumni- tπd- oder Oxymtridschicht über den Gatebahnen abgeschieden und durch eine anisotrope Atzung zuruckgeatzt, so daß Teile dieser Schichten an den Seltenwanden der Gatebahnen zuruck- bleiben. Durch Verwendung dieser Spacer lassen sich die Dotierungen der Source/Dramgebiete sehr genau, entsprechend den jeweiligen Anforderungen einstellen.
Gemäß einer weiteren bevorzugten Ausfuhrungsform werden die Gatebahnen gebildet, indem eine Polysiliziumschicht und eine Schutzschicht, insbesondere eine Siliziumnitrid-, Siliziumoxid- oder Oxymtridschicht, erzeugt und diese Schichten gemeinsam zu Gatebahnen strukturiert werden. Dabei ist es insbesondere bevorzugt, wenn die Schutzschicht mit einer Dik- ke erzeugt wird, so daß nach der Gatestruktuπerung die
Schutzschicht eine Dicke kleiner als 100 n , bevorzugt zwischen 40 und 60 nm, aufweist. Diese Schutzschicht wird häufig als sogenanntes „Cap" bezeichnet und dient bei herkömmlichen Prozessen unter anderem als Hardmaske zur Gatestrukturierung und zum Schutz der Gatebahnen bei einem Atzprozeß zur Erzeugung der Kontaktlocher. Dazu muß nach dem Stand der Technik em Trockenatzprozeß, welcher Oxid selektiv zu dem Cap- Mateπal atzt, eingesetzt werden. Da die zu atzende Struktur im Stand der Technik em hohes Aspektverhaltnis aufweist, ist die Selektivität des Atzprozesses nicht sehr hoch und es muß em relativ dickes „Cap" verwendet werden, um einen Kurzschluß zwischen der Gatebahn und dem Kontakt zu vermeiden.
Da bei den erf dungsgemaßen Verfahren die Bildung des Kontakts bereits einem sehr frühen Stadium vorgenommen bzw. vorbereitet wird, dient das „Cap" nun nur zur Isolation der Gatebahn gegenüber dem Kontakt und kann daher relativ dünn gewählt werden. Dementsprechend kann das „Cap" spate¬ ren Prozeßschritten, beispielsweise bei der Atzung eines Ni- trid-Spacers, ohne zusatzliche Prozeßschritte vollständig von den Gatebahnen im ersten Bereich entfernt werden, was die Möglichkeit eröffnet, verschiedene Gatebahnen mit unter¬ schiedlichen Dotierstoffen zu dotieren und so sogenannte Du- al-Workfunction-Gates aufzubauen. Weiterhin können die Gatebahnen auf diese Weise silizidiert werden, wodurch der Wider¬ stand der Gatebahnen deutlich gesenkt wird.
Weiterhin ist es bevorzugt, wenn dem ersten Bereich des Halbleitersubstrats die Gatebahnen mit Dotierstoffen unterschiedlicher Leitfahigskeitstypen dotiert werden. Durch diese sogenannten Dual-Workfunction-Gates können sehr lei- stungsfahige Logikschaltungen aufgebaut werden. Auf diese
Weise kann auch die Versorgungsspannung reduziert werden, oh¬ ne daß es zu Einbußen bei der Schaltgeschwindigkeit kommt.
Zur Verringerung der Widerstände der Gatebahnen ist es bevorzugt, wenn auf den Gatebahnen m dem ersten Bereich des Halbleitersubstrats Silizidschichten erzeugt werden. Insbesondere ist es bevorzugt, wenn als Silizidschichten CoSι_, TaSι2, TiSi, oder WSιΛ verwendet und diese Silizidschichten durch em Salicide-Verfahren erzeugt werden.
Nachfolgend wird die Erfindung anhand der Zeichnungen naher erläutert. Es zeigen:
Fig. 1 - 8 em Verfahren nach einem ersten Ausfuhrungs- beispiel der vorliegenden Erfindung,
Fig. 9 - 12 em Verfahren nach einem zweiten Ausfuhrungs¬ beispiel der vorliegenden Erfindung,
Fig. 13 - 18 em Verfahren nach einem dritten Ausfuhrungs- beispiel der vorliegenden Erfindung, Die Figuren 1 - 8 zeigen ein Verfahren nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Auf einem Si- liziumsubstrat 1 wurde eine dünne Siliziumoxidschicht erzeugt. Dieses Siliziumoxidschicht, welche in der Fig. 1 nicht gezeigt ist, dient im weiteren Verlauf des Verfahrens als Ga¬ teoxid. Dabei können je nach Anwendung in unterschiedlichen Bereichen des Siliziumsubstrats unterschiedlich dicke Silizi- umoxidschichten verwendet werden. Auf der Siliziumoxidschicht ist eine Polysiliziumschicht 2 angeordnet. Bei dieser Ausfüh- rungsform der vorliegenden Erfindung wurde die Polysiliziumschicht 2 als undotierte Polysiliziumschicht abgeschieden, welche nachfolgend mit Hilfe einer Phototechnik dotiert wird. Über der Polysiliziumschicht 2 ist eine Siliziumnitridschicht 3 angeordnet. Die Dicke der Siliziumnitridschicht 3 beträgt dabei nach der Gatestrukturierung etwa 50 nm. Diese Schicht dient im weiteren Verlauf des Verfahrens als sogenanntes „Cap-Nitridλ .
Vor Erzeugung der Siliziumoxidschicht wurden in dem Sili¬ ziumsubstrat eine n-Wanne 4 bzw. p-Wannen 5, 6 erzeugt. Die einzelnen Wannen sind durch Isolationen 7 voneinander getrennt. Im vorliegenden Beispiel sind diese Isolationen 7 als sogenannte flache Grabenisolationen ( „Shallow-Trench-
Isolation) ausgebildet. Auf der linken Seite der Fig. 1 ist der erste Bereich 8 des Siliziumsubstrats 1 angeordnet. In diesem ersten Bereich 8 werden später die Transistoren hergestellt werden, aus denen die Logikschaltung aufgebaut ist. Auf der rechten Seite der Fig. 1 ist der zweiten Bereich 9 des Siliziumsubstrats 1 angeordnet. In diesem zweiten Bereich
9 werden später die Transistoren hergestellt werden, die als Auswahltransistoren in den Speicherzellen dienen.
Anschließend werden durch eine Phototechnik die Siliziumnitridschicht 3 und die Polysiliziumschicht 2 zu Gatebahnen
10 strukturiert. Es folgt eine Reoxidation des Gateoxids, um mögliche Defekte, die bei der Atzung der Siliziumnitridschicht 3 und der Polysiliziumschicht 2 aufgetreten sind, zu beheben. Zur Erzeugung der sogenannten Source/Dramgebiete 11 der n-Kanal Transistoren wird nun mit einer Phototechnik Phosphor m das Siliziumsubstrat implantiert. Nach dieser Implantation wird eine weitere Siliziumnitridschicht abgeschieden und durch eine anisotrope Atzung strukturiert. Durch diese Atzung entstehen erste isolierende Abstandshalter, sogenannte „Spacer" 12, an den Seltenwanden der Gatebahnen 10. Nach Erzeugung der Spacer 12 wird Bor mit einer Phototechnik m das Siliziumsubstrat implantiert, so daß auch die p-Kanal Transistoren erzeugt werden können. Anschließend wird eine weitere Siliziumnitridschicht 13 abgeschieden. Die sich daraus ergebende Situation ist m Fig. 2 gezeigt.
Die Transistoren, die m dem zweiten Bereich 9 des Sili- ziumsubstrats 1 erzeugt werden, dienen als Auswahltransistoren m den Speicherzellen. Die Kondensatoren der Speicherzellen, die m dem vorliegenden Beispiel als Grabenkondensatoren ausgebildet sind, sind aus Gründen der Übersichtlichkeit m den Figuren nicht gezeigt. In dem zweiten Bereich 9 des Sili- ziumsubstrats 1 kommt es vor allem auf eine hohe Integrationsdichte an. Um diese hohe Integrationsdichte erzielen zu können, wird eine Lackmaske erzeugt, die an den Stellen ge- öffnet ist, an denen spater die Source/Dra -Anschlusse, d.h. die Anschlüsse für die Bitleitungen, der Auswahltransistoren erzeugt werden. Durch eine anisotrope Atzung wird die Siliziumnitridschicht 13 m der Öffnung 14 der Maske 15 entfernt und so daß die Source/Dramgebiete 11 der Auswahltransistoren freigelegt werden. Der erste Bereich 8 des Siliziumsubstrats 1 ist dabei durch die Lackmaske 15 geschützt und erfahrt somit keine Veränderung. Anschließend wird die Lackmaske 15 entfernt und eine weitere Polysiliziumschicht 16 abgeschieden. Bei dieser Polysiliziumschicht 16 handelt es sich um ei- ne dotierte Polysiliziumschicht. Die sich daraus ergebende Situation ist Fig. 4 gezeigt. Mit Hilfe einer weiteren Phototechnik wird nun die Polysiliziumschicht 16 strukturiert. Dabei wird die Polysiliziumschicht 16 aus dem ersten Bereich 8 des Siliziumsubstrats 1 vollständig entfernt. Der verbleibende Teil der Polysilizium- Schicht 16 bildet im zweiten Bereich 9 des Siliziumsubstrats zu em sogenanntes „Landmg Pad" 17. Die sich daraus ergebende Situation ist m Fig. 5 gezeigt.
Anschließend wird eine weitere Siliziumoxidschicht abge- schieden. Durch eine weitere anisotrope Atzung wird dieses
Siliziumoxidschicht so strukturiert, daß em weiterer Spacer 18 an den Seltenwanden der Gatebahnen 10 im ersten Bereich 8 des Siliziumsubstrats entsteht. Durch die Abfolge dieser Spacer 12 und 18 an den Seltenwanden der Gatebahnen 10 im er- sten Bereich 8 des Siliziumsubstrats und geeignet gewählte DotierstoffImplantationen können die Source/Dramgebiete 11 der Transistoren im ersten Bereich 8 so eingestellt werden, daß Transistoren mit sehr kurzen Schaltzelten hergestellt werden können. Dementsprechend können sehr leistungsfähige Logikschaltungen aufgebaut werden. In dem zweiten Bereich 9 des Siliziumsubstrats kommt es auf Grund der Polysiliziumschicht 16 zu keiner Abscheidung der Siliziumoxidschicht zwischen den Gatebahnen der Auswahltransistoren. Dementsprechend werden zwischen den Gatebahnen 10 der Auswahltransistoren auch keine Siliziumoxid-Spacer 18 erzeugt. Die dadurch einsparte Flache zwischen den Gatebahnen der Auswahltransistoren kann genutzt werden, um die Gatebahnen entsprechend enger anzuordnen, wodurch die Integrationsdichte im Speicherzellen- feld erhöht wird.
Durch eine weitere Atzung wird auch der noch verbliebene Teil der Siliziumnitridschicht 3 auf den Gatebahnen 10 dem ersten Bereich 8 des Siliziumsubstrats entfernt. Dies ist möglich, weil die Siliziumnitridschicht 3 im Vergleich zu herkömmlichen Verfahren eine sehr geringe Dicke aufweist.
Durch die Entfernung der Siliziumnitridschicht 3 können die Gatebahnen 10 nun m gewünschter Art und Weise dotiert wer- den. Auch eine unterschiedliche Dotierung der verschiedenen Gatebahnen 10 ist auf einfache Art möglich („Dual- Workfunction-Gates" ) . Auf diese Weise können sehr schnelle Logikschaltungen erzeugt werden. Die sich daraus ergebende Situation ist m Fig. 6 gezeigt.
Anschließend wird em silizidbildendes Metall, beispielsweise Tantal, Titan, Wolfram oder Cobalt, aufgesputtert . Durch eine Wärmebehandlung kommt auf den freiliegenden Sili- ziumgebieten, nämlich den Gatebahnen im ersten Bereich sowie den freiliegenden Source/Dramgebieten, zu einer Silizidreak- tion wahrend m den anderen Gebieten das silizidbildende Metall im wesentlichen unverändert erhalten bleibt und dadurch emfacn wieder entfernt werden kann. Das Ergebnis sind selek- tive und selbstjustierte Silizidschichten 19 auf den Gatebahnen im ersten Bereich 8 und den freiliegenden Source/Dramgebieten 11 ( „Salicide-Verfahren" ) . Durch die Silizidschichten 19 wird der Widerstand der Gatebahnen 10 deutlich herabgesetzt, was sich positiv auf die Leistungsfahig- keit der Logikschaltung auswirkt. Weiterhin wird durch die
Silizierung der Source/Dramgebiete 11 der Kontaktwiderstand deutlich gesenkt, was sich ebenfalls positiv auf die Leistungsfähigkeit der Logikschaltung auswirkt.
Anschließend wird eine dünne Siliziumnitridschicht abgeschieden, welche als Barriere dient. Aus Gründen der Übersichtlichkeit ist diese dünne Siliziumnitridschicht nicht gezeigt. Es folgt die Abscheidung einer BPSG-Schicht 20, welche durch einen CMP Schritt planarisiert wird. Vor dem CMP Schritt wird eine Wärmebehandlung durchgeführt, damit die
BPSG-Schicht 20 die Zwischenräume zwischen den Transistoren möglichst gut ausfüllen kann. Die sich daraus ergebende Situation ist m Fig. 7 gezeigt.
Mittels einer weiteren Phototechnik werden nun Kontaktlocher 21 m der BPSG-Schicht 20 erzeugt. Diese Kontaktlocher 21 fuhren sowohl zum Siliziumsubstrat 1 als auch zu den Gate- bahnen 10. In dem zweiten Bereich 9 des Siliziumsubstrats zu wird das Kontaktloch zu der Polysiliziumschicht 16 gefuhrt, die als Landmg Pad 17 dient. Nach Abscheidung eines sogenannten Liners (nicht gezeigt) werden die Kontaktlocher mit Wolfram aufgefüllt und em CMP-Schritt durchgeführt, um Wolfram außerhalb der Kontaktlocher von der Substratoberflache zu entfernen.
Zur vollständigen Herstellung der integrierten Schaltung werden nachfolgend, mit einer Reihe an sich bekannter Schritte, die Metallisierung sowie die Passivierung aufgebaut. Das erfmdungsgemaße Verfahren besitzt den Vorteil, daß die Integrationsdichte im zweiten Bereich des Halbleitersubstrats deutlich erhöht werden kann. Darüber hinaus können durch ei- nen geringen Mehraufwand die Eigenschaften der Transistoren im ersten Bereich des Halbleitersubstrats deutlich verbessert werden (Silizierung, Dual-Workfunction-Gates) . Daher ermöglicht die vorliegende Erfindung beispielsweise die kostengünstige Herstellung von sogenannten „embedded DRAM-Produkten".
Die Figuren 9 - 12 zeigen em Verfahren nach einem zweiten Ausfuhrungsbeispiel der vorliegenden Erfindung. Die ersten Schritte dieses Verfahren stimmen dabei mit denen den Figuren 1 bis 4 gezeigten Schritten uberem und sollen daher nicht mehr wiederholt werden.
Im Gegensatz zu dem ersten Ausfuhrungsbeispiels der vorliegenden Erfindung wird nun jedoch eine relativ dicke Polysiliziumschicht abgeschieden. Mit Hilfe einer weiteren Photo- technik wird die Polysiliziumschicht strukturiert. Dabei wird wiederum die Polysiliziumschicht aus dem ersten Bereich des Siliziumsubstrats vollständig entfernt. Der verbleibende Teil der Polysiliziumschicht bildet im zweiten Bereich des Siliziumsubstrat den vollständigen Kontakt 24. Die sich daraus er- gebende Situation ist m Fig. 9 gezeigt. Anschließend wird eine weitere Siliziumoxidschicht abgeschieden. Durch eine weitere anisotrope Atzung wird dieses Siliziumoxidschicht so strukturiert, daß em weiterer Spacer 18 an den Seltenwanden der Gatebahnen 10 im ersten Bereich 8 des Siliziumsubstrats entsteht. In dem zweiten Bereich 9 des Siliziumsubstrats kommt es auf Grund des Kontakts 24 zu keiner Abscheidung der Siliziumoxidschicht zwischen den Gatebahnen der Auswahltransistoren. Dementsprechend werden zwischen den Gatebahnen 10 der Auswahltransistoren auch keine Siliziu- moxid-Spacer 18 erzeugt. Der dadurch einsparte Flache zwischen den Gatebahnen 10 der Auswahltransistoren kann genutzt werden, um die Gatebahnen 10 entsprechend enger anzuordnen, wodurch die Integrationsdichte im Speicherzellenfeld erhöht wird.
Durch eine weitere Atzung wird auch der verbleibende Teil der Siliziumnitridschicht 3 auf den Gatebahnen 19 m dem ersten Bereich 8 sowie teilweise im zweiten Bereich 9 des Siliziumsubstrats entfernt. Dies ist möglich, weil die Silizium- nitridschicht 3 im Vergleich zu herkömmlichen Verfahren eine sehr geringe Dicke aufweist. Durch die Entfernung der Siliziumnitridschicht 3 können die Gatebahnen 10 nun gewünschter Art und Weise dotiert werden. Auch eine unterschiedliche Dotierung der verschiedenen Gatebahnen 10 ist auf einfache Art möglich ( „Dual-Workfunction-Gates" ) . Auf diese Weise können sehr schnelle Logikschaltungen erzeugt werden. Die sich daraus ergebende Situation ist Fig. 10 gezeigt.
Anschließend wird ein silizidbildendes Metall, beispiels- weise Tantal, Titan, Wolfram oder Cobalt, aufgeputtert . Durch eine Wärmebehandlung kommt auf den freiliegenden Siliziumge- bieten, nämlich den Gatebahnen 10 sowie den freiliegenden Source/Dramgebieten 11, zu einer Silizidreaktion wahrend m den anderen Gebieten das silizidbildende Metall im wesentli- chen unverändert erhalten bleibt und dadurch einfach wieder entfernt werden kann. Das Ergebnis sind selektive und selbst- ustierte Silizidschichten 19 auf den Gatebahnen 10 und den freiliegenden Source/Dramgebieten 11 ( „Salicide-Verfahren") . Durch die Silizidschichten 19 wird der Widerstand der Gatebahnen 10 deutlich herabgesetzt, was sich positiv auf die Leistungsfähigkeit der Logikschaltung sowie der Wortleitungen im Zellenfeld auswirkt. Weiterhin wird durch die Silizierung der Source/Dramgebiete 11 der Kontaktwiderstand deutlich gesenkt, was sich ebenfalls positiv auf die Leistungsfähigkeit der Logikschaltung auswirkt.
Anschließend wird eine dünne Siliziumnitridschicht abge¬ schieden, welche als Barriere dient. Aus Gründen der Übersichtlichkeit ist diese dünne Siliziumnitridschicht nicht gezeigt. Es folgt die Abscheidung einer BPSG-Schicht 20, welche einer Wärmebehandlung unterzogen wird, damit die BPSG-Schicht 20 die Zwischenräume zwischen den Transistoren möglichst gut ausfüllen kann. Anschließend wird die BPSG-Schicht 20 durch einen CMP Schritt planaπsiert . Dabei wird der CMP-Schritt so durch gefuhrt, daß der Kontakt 24 freigelegt wird. Es braucht somit nur die erste Metallisierungsschicht abgeschieden zu werden, um eine leitende Verbindung zu den Source/Dramgebieten der Auswahltransistoren im Speicherzellen- feld herzustellen. Die sich daraus ergebende Situation ist m Fig. 11 gezeigt.
Mittels einer weiteren Phototechnik werden nun Kontaktlocher 21 m der BPSG-Schicht 20 erzeugt. Diese Kontaktlocher 21 fuhren sowohl zum Siliziumsubstrat der übrigen Transistoren als auch zu den Gatebahnen 10. Nach Abscheidung eines sogenannten L ers (nicht gezeigt) werden die Kontaktlocher mit Wolfram aufgefüllt und em CMP-Schritt durchgeführt, um Wolfram außerhalb der Kontaktlocher 21 von der Substratoberflache zu entfernen. Die sich daraus ergebende Situation ist m Fig. 12 gezeigt.
Zur vollständigen Herstellung der integrierten Schaltung werden wiederum, mit einer Reihe an sich bekannter Schritte, die Metallisierung sowie die Passivierung aufgebaut. Auch dieses erfindungsgemäße Verfahren besitzt den Vorteil, daß die Integrationsdichte im zweiten Bereich des Halbleitersubstrats deutlich erhöht werden kann. Darüber hinaus können durch einen geringen Mehraufwand die Eigenschaften der Tran- sistoren im ersten Bereich des Halbleitersubstrats deutlich verbessert werden (Silizierung, Dual-Workfunction-Gates) .
Die Figuren 13 bis 18 zeigen ein Verfahren nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Im Gegensatz zu dem ersten Ausführungsbeispiels der vorliegenden Erfindung dient nun jedoch die Polysiliziumschicht nicht als Landing Pad sondern als sogenannter Opferkontakt („sacrifi- cial contact" ) .
Auf einem Siliziumsubstrat 1 wurde eine dünne Siliziumoxidschicht erzeugt. Dieses Siliziumoxidschicht, welche in der Fig. 13 nicht gezeigt ist, dient im weiteren Verlauf des Verfahrens als Gateoxid. Auf der Siliziumoxidschicht ist eine Polysiliziumschicht 2 angeordnet. Bei dieser Ausfuhrungsform der vorliegenden Erfindung wurde die Polysiliziumschicht 2 als undotierte Polysiliziumschicht abgeschieden, welche nachfolgend mit Hilfe einer Phototechnik dotiert wird. Über der Polysiliziumschicht 2 ist eine Siliziumnitridschicht 3 angeordnet. Die Dicke der Siliziumnitridschicht 3 beträgt dabei etwa 50 nm.
Vor Erzeugung der Siliziumoxidschicht wurden in dem Siliziumsubstrat eine n-Wanne 4 bzw. p-Wannen 5, 6 erzeugt. Die einzelnen Wannen sind durch Isolationen 7 voneinander ge- trennt. Im vorliegenden Beispiel sind diese Isolationen 7 als sogenannte flache Grabenisolationen („Shallow-Trench- Isolation) ausgebildet. Das Siliziumsubstrat ist wiederum in einen ersten und einen zweiten Bereich aufgeteilt.
Anschließend werden durch eine Phototechnik die Siliziumnitridschicht 3 und die Polysiliziumschicht 2 zu Gatebahnen 10 strukturiert. Es folgt eine Reoxidation des Gateoxids, um mögliche Defekte, die bei der Ätzung der Siliziumnitridschicht 3 und der Polysiliziumschicht 2 aufgetreten sind, zu beheben. Zur Erzeugung der sogenannten Source/Draingebiete 11 der n-Kanal Transistoren wird nun mit einer Phototechnik Phosphor in das Siliziumsubstrat implantiert. Nach dieser Implantation wird eine weitere Siliziumnitridschicht abgeschieden und durch eine anisotrope Ätzung strukturiert. Durch die¬ se Ätzung entstehen erste isolierende Abstandshalter, sogenannte „Spacer" 12, an den Seitenwänden der Gatebahnen 10. Nach Erzeugung der Spacer 12 wird Bor mit einer Phototechnik in das Siliziumsubstrat implantiert, so daß auch die p-Kanal Transistoren erzeugt werden können. Anschließend wird eine weitere Siliziumnitridschicht 13 abgeschieden. Die sich daraus ergebende Situation ist in Fig. 14 gezeigt.
Anschließend wird eine weitere Polysiliziumschicht 16 abgeschieden. Bei dieser Polysiliziumschicht 16 handelt es sich um eine undotierte Polysiliziumschicht, welche später den Opferkontakt bilden wird. Die sich daraus ergebende Situation ist in Fig. 15 gezeigt.
Mit Hilfe einer weiteren Phototechnik wird nun die Polysiliziumschicht 16 strukturiert. Dabei wird die Polysiliziumschicht 16 aus dem ersten Bereich 8 des Siliziumsubstrats 1 vollständig entfernt. Der verbleibende Teil der Polysiliziumschicht 16 bildet im zweiten Bereich 9 des Siliziumsubstrats den Opferkontakt 25. Die sich daraus ergebende Situation ist in Fig. 16 gezeigt.
Anschließend wird eine weitere Siliziumoxidschicht abgeschieden. Durch eine weitere anisotrope Ätzung wird dieses Siliziumoxidschicht so strukturiert, daß ein weiterer Spacer 18 an den Seitenwänden der Gatebahnen 10 im ersten Bereich 8 des Siliziumsubstrats entsteht. Durch die Abfolge dieser Spacer 12 und 18 an den Seitenwänden der Gatebahnen 10 im ersten Bereich 8 des Siliziumsubstrats und geeignet gewählte DotierstoffImplantationen können die Source/Draingebiete 11 der Transistoren im ersten Bereich 8 so eingestellt werden, daß Transistoren mit sehr kurzen Schaltzeiten hergestellt werden können. Dementsprechend können sehr leistungsfähige Logikschaltungen aufgebaut werden. In dem zweiten Bereich 9 des Siliziumsubstrats kommt es auf Grund Opferkontakts 25 zu keiner Abscheidung der Siliziumoxidschicht zwischen den Gate¬ bahnen der Auswahltransistoren. Dementsprechend werden zwischen den Gatebahnen 10 der Auswahltransistoren auch keine Siliziumoxid-Spacer 18 erzeugt. Der dadurch einsparte Flache zwischen den Gatebahnen der Auswahltransistoren kann genutzt werden, um die Gatebahnen entsprechend enger anzuordnen, wodurch die Integrationsdichte im Speicherzellenfeld erhöht wird.
Durch eine weitere Atzung wird auch der verbleibende Teil der Siliziumnitridschicht 3 auf den Gatebahnen 10 m dem ersten Bereich 8 des Siliziumsubstrats entfernt. Dies ist möglich, weil die Siliziumnitridschicht 3 im Vergleich zu herkömmlichen Verfahren eine sehr geringe Dicke aufweist. Durch die Entfernung der Siliziumnitridschicht 3 können die Gatebahnen 10 nun gewünschter Art und Weise dotiert werden. Anschließend wird em silizidbildendes Metall, beispielsweise Tantal, Titan, Wolfram oder Cobalt, aufgeputtert . Durch eine Wärmebehandlung kommt auf den freiliegenden Siliziumgebieten, nämlich den Gatebahnen 10 im ersten Bereich 8 sowie den freiliegenden Source/Dramgebieten 11, zu einer Silizidreaktion wahrend m den anderen Gebieten das silizidbildende Metall im wesentlichen unverändert erhalten bleibt und dadurch einfach wieder entfernt werden kann. Das Ergebnis sind selektive und selbstjustierte Silizidschichten 19 auf den Gatebahnen 10 im ersten Bereich und den freiliegenden Source/Dramgebieten 11 („Salicide-Verfahren") .
Es folgt die Abscheidung einer BPSG-Schicht 20, welche durch einen CMP Schritt planaπsiert wird. Vor dem CMP
Schritt wird eine Wärmebehandlung durchgeführt, damit die BPSG-Schicht 20 die Zwischenräume zwischen den Transistoren möglichst gut ausfüllen kann. Die sich daraus ergebende Situation ist m Fig. 17 gezeigt.
Mittels einer weiteren Phototechnik werden nun Kontaktlo- eher 21 m der BPSG-Schicht 20 erzeugt. Diese Kontaktlocher 21 fuhren sowohl zum Siliziumsubstrat als auch zu den Gatebahnen 10. In dem zweiten Bereich 9 des Siliziumsubstrats wird das Kontaktloch zu dem Opferkontakt 25 gefuhrt. Mit einer trocken- oder naßchemischen Atzung wird em Teil des Op- ferkontakts 25 und die noch verbliebene Siliziumnitridschicht 13 entfernt, so daß nun Raum für den eigentlichen Kontakt vorhanden ist. Diese Atzung des Opferkontakts 25 kann mit ho¬ her Selektivität gegenüber dem umliegenden Material durchgeführt werden.
Es folgt wiederum Abscheidung eines sogenannten Lmers (nicht gezeigt) und die Abscheidung einer Wolframschicht, die dazu dient, die Kontaktlocher aufzufüllen. Mit einem weiteren CMP-Schritt wird das Wolfram, das sich außerhalb der Kontakt- locher befindet, von der Substratoberflache entfernt. Die sich daraus ergebende Situation ist m Fig. 18 gezeigt.
Durch die Verwendung des Opferkontakts 25 kann gegenüber der ersten Ausfuhrungsform eine Maskenebene einspart werden, weil die Siliziumnitridschicht 13 nicht durch eine Maske zwischen Auswahltransistoren im zweiten Bereich 9 entfernt werden muß .
Bezugszeichenliste
1 Siliziumsubstrat
2 Polysilizium
3 Siliziumnitridschicht
4 n-Wanne
5 p-Wanne
6 p-Wanne
7 Isolation
8 erster Bereich
9 zweiter Bereich
10 Gatebahn
11 Source/Dramgebiete
12 Spacer
13 Siliziumnitridschicht
14 Öffnung
15 Lackmaske
16 Polysilizium
17 Landmg Pad
18 Spacer
19 Silizidschicht
20 BPSG-Schicht
21 Kontaktloeher
22 ...
23 ...
24 Kontakt
25 Opferkontakt

Claims

Patentansprüche
L. Verfahren zur Hersteilung eines integrierten Halbleiterbauelements mit den Schritten:
a) ein Halbleitersubstrat mit zumindest einem ersten Be¬ reich und zumindest einem zweiten Bereich wird bereitgestellt;
b) im ersten und im zweiten Bereich des Halbleitersubstrats werden Gatebahnen hergestellt;
c) in dem ersten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Draingebiete sowie an den Gatebahnen mindestens zwei Abstandsstücke erzeugt;
d) in dem zweiten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Draingebiete erzeugt und es werden Kontakte zu vorbestimmten Sour- ce/Draingebieten gebildet bevor alle Abstandsstücke in dem ersten Bereich des Halbleitersubstrats erzeugt worden sind.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß zur Bildung der Kontakte zu vorbestimmten Sour- ce/Draingebieten in dem zweiten Bereich des Halbleiter- Substrats Polysilizium verwendet wird.
3. Verfahren zur Herstellung eines integrierten Halbleiterbauelements mit den Schritten:
a) ein Halbleitersubstrat mit zumindest einem ersten Bereich und zumindest einem zweiten Bereich wird bereitgestellt; b) im ersten und im zweiten Bereich des Halbleitersubstrats werden Gatebahnen hergestellt;
c) m dem ersten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Dramgebiete sowie an den Gatebahnen mindestens zwei Abstandsstucke erzeugt;
d) m dem zweiten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Dramgebiete erzeugt und es werden Kontakte zu vorbestimmten Source/Dramgebieten vorbereitet bevor alle Abstandsstuk- ke m dem ersten Bereich des Halbleitersubstrats er- zeugt worden sind.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß zur Vorbereitung der Kontakte zu vorbestimmten Sour- ce/Dramgebieten m dem zweiten Bereich des Halbleitersubstrats Landmg Pads ausgebildet werden.
5. Verfahren nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , daß zur Bildung der Landmg Pads Polysilizium verwendet wird.
6. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß zur Vorbereitung der Kontakte zu vorbestimmten Source/Dramgebieten dem zweiten Bereich des Halbleitersubstrats Opferkontakte ausgebildet werden.
7. Verfahren nach einem der voherstehenden 7Λnspruche, d a d u r c h g e k e n n z e i c h n e t , daß die Abstandsstucke aus Siliziumoxid, Siliziumnitπd oder Oxynitπd gebildet werden.
. Verfahren nach einem der voherstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Gatebahnen gebildet werden, indem eine Polysili- ziumschicht und eine Schutzschicht, insbesondere eine Siliziumnitrid-, Siliziumoxid- oder Oxymtridschicht, erzeugt und diese Schichten gemeinsam zu Gatebahnen strukturiert werden.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , daß die Schutzschicht mit einer Dicke erzeugt wird, so daß nach der Gatestrukturierung die Schutzschicht eine Dicke von kleiner als 100 nm aufweist.
10. Verfahren nach einem der voherstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß in dem ersten Bereich des Halbleitersubstrats die Gatebahnen mit Dotierstoffen unterschiedlicher Leitfa- higskeitstypen dotiert werden.
11. Verfahren nach einem der voherstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß auf den Gatebahnen m dem ersten Bereich des Halb- leitersubstrats Silizidschichten erzeugt werden.
12. Verfahren nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , daß als Silizidschichten CoSi2, TaSι2, TiSi2 oder WSιv verwendet werden.
13. Verfahren nach Anspruch 11 oder 12, d a d u r c h g e k e n n z e i c h n e t , daß die Silizidschichten durch ein Salicide-Verfahren erzeugt werden.
14. Halbleiterbauelement, d a d u r c h g e k e n n z e i c h n e t , daß das Halbleiterbauelement mit einem Verfahren gemäß einem der vorherstehenden Ansprüche herstellbar ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10259634A1 (de) * 2002-12-18 2004-07-15 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten auf einem Wafer
DE10314274B3 (de) * 2003-03-29 2004-09-16 Infineon Technologies Ag Verfahren zum Herstellen einer Kontaktlochebene in einem Speicherbaustein

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0439965A2 (de) * 1989-12-29 1991-08-07 Sharp Kabushiki Kaisha Herstellungsmethode für Halbleiterspeicher
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
US5629539A (en) * 1994-03-09 1997-05-13 Kabushiki Kaisha Toshiba Semiconductor memory device having cylindrical capacitors
JPH09162387A (ja) * 1995-12-04 1997-06-20 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US5773341A (en) * 1996-01-18 1998-06-30 Micron Technology, Inc. Method of making capacitor and conductive line constructions
US5856219A (en) * 1992-12-02 1999-01-05 Matsushita Electric Industrial Co., Ltd. Method of fabricating a high-density dynamic random-access memory
DE19745856A1 (de) * 1997-10-15 1999-04-22 United Microelectronics Corp Dielektrika mit hoher Dielektrizitätskonstante für eingebettete DRAMs

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0439965A2 (de) * 1989-12-29 1991-08-07 Sharp Kabushiki Kaisha Herstellungsmethode für Halbleiterspeicher
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
US5856219A (en) * 1992-12-02 1999-01-05 Matsushita Electric Industrial Co., Ltd. Method of fabricating a high-density dynamic random-access memory
US5629539A (en) * 1994-03-09 1997-05-13 Kabushiki Kaisha Toshiba Semiconductor memory device having cylindrical capacitors
JPH09162387A (ja) * 1995-12-04 1997-06-20 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US5773341A (en) * 1996-01-18 1998-06-30 Micron Technology, Inc. Method of making capacitor and conductive line constructions
DE19745856A1 (de) * 1997-10-15 1999-04-22 United Microelectronics Corp Dielektrika mit hoher Dielektrizitätskonstante für eingebettete DRAMs

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1997, no. 10 31 October 1997 (1997-10-31) *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10259634A1 (de) * 2002-12-18 2004-07-15 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten auf einem Wafer
US7094674B2 (en) 2002-12-18 2006-08-22 Infineon Technologies Ag Method for production of contacts on a wafer
DE10259634B4 (de) * 2002-12-18 2008-02-21 Qimonda Ag Verfahren zur Herstellung von Kontakten auf einem Wafer
DE10314274B3 (de) * 2003-03-29 2004-09-16 Infineon Technologies Ag Verfahren zum Herstellen einer Kontaktlochebene in einem Speicherbaustein

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