JP4105069B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4105069B2 JP4105069B2 JP2003328454A JP2003328454A JP4105069B2 JP 4105069 B2 JP4105069 B2 JP 4105069B2 JP 2003328454 A JP2003328454 A JP 2003328454A JP 2003328454 A JP2003328454 A JP 2003328454A JP 4105069 B2 JP4105069 B2 JP 4105069B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- opening
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
なお、図4において、9は基板、10はFET構造、11はSiO2膜、12はSiN膜、13はレジスト、14はゲート電極を示す。
例えば、片側に10nmの金属の堆積拡がりがあると仮定すると、絶縁膜開口部で100nmとしても得られるゲート長は120nmとなってしまい、ゲート長10nmを実現しようとしても、せいぜい30nm程度のゲート長しか得られなくなってしまうという問題があった。
以上のようなプロセス上の原因により、ゲート長の短縮が困難となり、結果としてトランジスタの速度性能の向上が制限されることになる。このような問題を回避するためには、
(1)金属の堆積方向の垂直性をより高める。
(2)リセスエッチ後の半導体上に直接、パタン転写用の絶縁膜等を堆積し、微細な開ロパタンを得た後、そこへ金属を堆積する。などの方法が挙げられるが、上記(1)の手法では垂直性を高めることはできても横方向への金属の拡がりを完全に抑えることは不可能であり、上記(2)の方法では、半導体と絶縁膜が接することによるトランジスタの寄生抵抗の増加、また、リセスエッチ部全体が絶縁膜で覆われることによる寄生容量の増加、などが起こり、特性向上の効果が得にくくなるという問題があった。以上のように、極短ゲートを有するトランジスタの作製は、現在の作製技術の延長では困難であることが分かる。
上記本発明の課題を解決するために、第一の絶縁膜の開口後にリセスエッチを行い、その後、第二の絶縁膜を開口部直下の半導体リセスエッチ部にも堆積し、第三の絶縁膜をエッチングマスクとすることで、第二の絶縁膜に対し、垂直性良くエッチングを行うことで微細な開ロパタンを半導体上に形成し、開口部両側に残る第二の絶縁膜が電極堆積の際の横方向への拡がりを抑制し、かつ、リセスエッチ部に生じる空隙を完全に絶縁膜で埋めることがないため、寄生抵抗や寄生容量の増加を回避できる。このようにして、微細なゲート形状をトランジスタ等の特性を損なうことなく実現することができる。
請求項1に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上に、第一の絶縁膜を堆積する工程と、
上記第一の絶縁膜の開口部を形成した後、半導体結晶上の露出部をリセスエッチして、上記第一の絶縁膜の開口部直下の半導体結晶上に窪み部を形成する工程と、
上記第一の絶縁膜の上部、および上記開口部の側壁部、および上記半導体結晶上の窪み部を覆うように第二の絶縁膜を堆積する工程と、
上記第二の絶縁膜上に、第三の絶縁膜を堆積した後、上記第三の絶縁膜上にレジストを塗布後、レジスト部に開口パタンを形成し、レジスト開口部直下の第三の絶縁膜を除去する工程と、
上記レジストと第三の絶縁膜をエッチングマスクとして、上記リセスエッチ部に堆積した第二の絶縁膜を開口することにより得られる開口部に対し、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含む半導体装置の作製方法とするものである。
請求項1に記載の半導体装置の作製方法において、上記第二の絶縁膜の開口後、さらに等方的にエッチングが進む条件で、反応性イオンエッチングを第三の絶縁膜の側面方向にもエッチングを進めることで得られるT型の開口部を形成する工程と、
上記T型の開口部に、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含む半導体装置の作製方法とするものである。
請求項1または請求項2に記載の半導体装置の作製方法において、上記第一の絶縁膜としてSiO2膜を、上記第二の絶縁膜としてBCB(ベンゾシクロブテン)樹脂膜を、上記第三の絶縁膜としてSiN膜を用いる半導体装置の作製方法とするものである。
請求項1または請求項2に記載の半導体装置の作製方法において、上記第一、第二の絶縁膜としてBCB(ベンゾシクロブテン)樹脂を、第三の絶縁膜としてSiN膜を用いる半導体装置の作製方法とするものである。
請求項3または請求項4に記載の半導体装置の作製方法において、上記第三の絶縁膜としてSiN膜の代わりにSiO2膜を用いる半導体装置の作製方法とするものである。
第一の絶縁膜3の上にレジスト4を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する〔図1(b)〕。
この時の上記パタン寸法は最終的に形成したいゲート長、例えば10nmとした場合、それと必ずしも同じである必要はなく、多少大きくても構わない。例えば、100nmとしておく。また、レジスト4の厚みを200nm、SiO2膜3の厚さを50nmとしておく。現像して得られるレジスト4の開口部にはSiO2膜3が露出している〔図1(c)〕。
このSiO2膜3に対して、反応性イオンエッチングによるSiO2膜3の除去を行う〔図1(d)〕。
この時、エッチングは主に垂直方向にエッチングが進むような条件で行う。レジスト4の除去後、リセスエッチを行いリセスエッチ部15を形成する。
例えば、BCB樹脂膜の堆積膜厚を50nmとしておく。この時、第一の絶縁膜3の開口部はBCB樹脂膜の側壁方向からの堆積により、狭窄される(あるいは塞がる)。なお、リセスエッチ部15には、リセスエッチ部に堆積した第二の絶縁膜16が形成される〔図1(e)〕。
第二の絶縁膜16の上に、第三の絶縁膜6である例えばSiN膜を、約100nm堆積する〔図2(f)〕。
この時、BCB樹脂膜によって、第一の絶縁膜3の開口部は狭窄されいる(あるいは塞がれることもある)ため、SiN膜6は、リセスエッチ部15に堆積されたBCB膜上には堆積されず、BCB膜の狭窄部の下には空隙が残ったままとなる。
その第三の絶縁膜6上にレジスト7を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する。この時のパタン寸法は、最終的に所望するゲート長、例えば10nmとした場合、それとほぼ同じとしておく。 また、レジスト7の厚みは200nmとしておく。現像して得られるレジスト7の開口部には第三の絶縁膜6であるSiN膜が露出している〔図2(g)〕。
このSiN膜6に対して、反応性イオンエッチングによるSiN膜の除去を行う〔図2(h)〕。
上記の反応性イオンエッチングは、エッチング方向が主に垂直方向にエッチングが進むような条件で行う。
次に、エッチング条件を変更し、第二の絶縁膜5に対して、主に垂直方向にエッチングが進むような条件で行う。
その結果、開口部両側に第二の絶縁膜が残る形で、半導体上に微細なゲート開口形状(リセスエッチ部に堆積した第二の絶縁膜の開口エッチング16′)が得られる〔図2(i)〕。
すなわち、図2(i)工程の、リセスエッチ部に堆積した第二の絶縁膜の開口エッチング16′で示される開口部に、ゲート金属を堆積し充填すれば、図3(k)に示されるようなゲート電極構造が得られ、また図3(j)工程の、第三の絶縁膜6の側壁方向をエッチングした開口部を有するものに、ゲート金属を堆積し充填すれば、図3(l)に示されるようなゲート電極構造が得られることになる。
2 FET構造
3 第一の絶縁膜(例えばSiO2)
4 レジスト
5 第二の絶縁膜(例えばBCB)
6 第三の絶縁膜(例えばSiN)
7 レジスト
8 ゲート電極
9 基板
10 FET構造
11 SiO2膜
12 SiN膜
13 レジスト
14 ゲート電極
15 リセスエッチ部
16 リセスエッチ部に堆積した第二の絶縁膜
16′ リセスエッチ部に堆積した第二の絶縁膜の開口エッチング
Claims (5)
- 電界効果型トランジスタ構造を有する半導体結晶上に、第一の絶縁膜を堆積する工程と、
上記第一の絶縁膜の開口部を形成した後、半導体結晶上の露出部をリセスエッチして、上記第一の絶縁膜の開口部直下の半導体結晶上に窪み部を形成する工程と、
上記第一の絶縁膜の上部、および上記開口部の側壁部、および上記半導体結晶上の窪み部を覆うように第二の絶縁膜を堆積する工程と、
上記第二の絶縁膜上に、第三の絶縁膜を堆積した後、上記第三の絶縁膜上にレジストを塗布後、レジスト部に開口パタンを形成し、レジスト開口部直下の第三の絶縁膜を除去する工程と、
上記レジストと第三の絶縁膜をエッチングマスクとして、上記リセスエッチ部に堆積した第二の絶縁膜を開口することにより得られる開口部に対し、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含むことを特徴とする半導体装置の作製方法。 - 請求項1に記載の半導体装置の作製方法において、上記第二の絶縁膜の開口後、さらに等方的にエッチングが進む条件で、反応性イオンエッチングを第三の絶縁膜の側面方向にもエッチングを進めることで得られるT型の開口部を形成する工程と、
上記T型の開口部に、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含むことを特徴とする半導体装置の作製方法。 - 請求項1または請求項2に記載の半導体装置の作製方法において、上記第一の絶縁膜としてSiO2膜を、上記第二の絶縁膜としてBCB(ベンゾシクロブテン)樹脂膜を、上記第三の絶縁膜としてSiN膜を用いることを特徴とする半導体装置の作製方法。
- 請求項1または請求項2に記載の半導体装置の作製方法において、上記第一、第二の絶縁膜としてBCB(ベンゾシクロブテン)樹脂を、第三の絶縁膜としてSiN膜を用いることを特徴とする半導体装置の作製方法。
- 請求項3または請求項4に記載の半導体装置の作製方法において、上記第三の絶縁膜としてSiN膜の代わりにSiO2膜を用いることを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003328454A JP4105069B2 (ja) | 2003-09-19 | 2003-09-19 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003328454A JP4105069B2 (ja) | 2003-09-19 | 2003-09-19 | 半導体装置の作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005093917A JP2005093917A (ja) | 2005-04-07 |
JP4105069B2 true JP4105069B2 (ja) | 2008-06-18 |
Family
ID=34458023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003328454A Expired - Lifetime JP4105069B2 (ja) | 2003-09-19 | 2003-09-19 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4105069B2 (ja) |
-
2003
- 2003-09-19 JP JP2003328454A patent/JP4105069B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2005093917A (ja) | 2005-04-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4417439B2 (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
US6768134B2 (en) | Semiconductor device and a method for forming patterns | |
US20080124852A1 (en) | Method of forming T- or gamma-shaped electrode | |
JP3209169B2 (ja) | ゲート電極の形成方法 | |
US20090146184A1 (en) | Semiconductor device with t-gate electrode and method for fabricating the same | |
KR20160143788A (ko) | 박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치 | |
US20060160312A1 (en) | Gate electrode for finfet device | |
US6815270B2 (en) | Thin film transistor formed by an etching process with high anisotropy | |
JP2003188189A (ja) | 半導体装置の製造方法 | |
JP2001203207A (ja) | 半導体集積回路の製造方法、半導体集積回路 | |
JP4105069B2 (ja) | 半導体装置の作製方法 | |
JP3226806B2 (ja) | 電界効果トランジスタのt型ゲートの保護膜形成方法 | |
Light et al. | Patterning of tantalum polycide films | |
JP2002093819A (ja) | 半導体装置及びその製造方法 | |
JP2001110780A (ja) | 半導体装置の製造方法 | |
JP2004063492A (ja) | 半導体装置の製造方法 | |
JPH06326055A (ja) | 半導体装置の製造方法 | |
CN108054103B (zh) | 显示基板及其制造方法、显示装置 | |
JP2004335762A (ja) | 半導体装置の製造方法 | |
JP2715877B2 (ja) | 半導体装置の製造方法 | |
JP4864491B2 (ja) | 半導体装置の製造方法 | |
JPH10144787A (ja) | 半導体装置及びその製造方法 | |
JPH1117108A (ja) | Mimキャパシタ及びその製造方法、並びに高周波集積回路 | |
JPH11233527A (ja) | 半導体装置及びその製造方法 | |
JPS63122244A (ja) | 半導体装置における配線形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050715 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080325 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080326 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140404 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |