JP4105069B2

JP4105069B2 - 半導体装置の作製方法

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Publication number: JP4105069B2
Application number: JP2003328454A
Authority: JP
Inventors: 秀昭松崎; 孝知榎木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2003-09-19
Filing date: 2003-09-19
Publication date: 2008-06-18
Anticipated expiration: 2023-09-19
Also published as: JP2005093917A

Description

本発明は半導体素子の特性向上に役立つ微細なゲート構造を有する半導体装置の作製方法に関する。

従来の半導体装置の作製方法として、例えば、図４（ａ）〜（ｅ）の作製工程図に示すように、ＦＥＴ構造を有する半導体上に、ＳｉＯ_２／ＳｉＮといった種類の異なる絶縁体を堆積し、エッチングの速度・等方性・異方性の違いや、異なる種類のエッチングガスを利用することで、２種の絶縁膜を連続にエッチングしてＴ型の開口形状を得、その後、開口部直下をリセスエッチ〔図４（ｄ）〕し、そこへ、スパッタ法、あるいは蒸着法などによりゲート電極用の金属を堆積する工程を用いてゲート電極を形成〔図４（ｅ）〕してきた（非特許文献１）。
なお、図４において、９は基板、１０はＦＥＴ構造、１１はＳｉＯ_２膜、１２はＳｉＮ膜、１３はレジスト、１４はゲート電極を示す。

T.Enoki,H.Ito,K.Ikuta and Y.Ishii:Proc.Int.Conf.Indium Phosphideand Related Materials,1995,P.81.

上述した従来の半導体装置の作製方法を用いた場合には、リセスエッチの際、必ずエッチングは横方向にも進むため、絶縁膜とエッチング終了後半導体表面の間に空隙が生じることになる。ゲート金属堆積の際には、少なからず堆積方向に垂直な方向への金属の拡がりがあるため、絶縁膜の開口部で微細な形状を作製しても、実際に得られるゲート長が長くなってしまうという問題があった。
例えば、片側に１０ｎｍの金属の堆積拡がりがあると仮定すると、絶縁膜開口部で１００ｎｍとしても得られるゲート長は１２０ｎｍとなってしまい、ゲート長１０ｎｍを実現しようとしても、せいぜい３０ｎｍ程度のゲート長しか得られなくなってしまうという問題があった。
以上のようなプロセス上の原因により、ゲート長の短縮が困難となり、結果としてトランジスタの速度性能の向上が制限されることになる。このような問題を回避するためには、
（１）金属の堆積方向の垂直性をより高める。
（２）リセスエッチ後の半導体上に直接、パタン転写用の絶縁膜等を堆積し、微細な開ロパタンを得た後、そこへ金属を堆積する。などの方法が挙げられるが、上記（１）の手法では垂直性を高めることはできても横方向への金属の拡がりを完全に抑えることは不可能であり、上記（２）の方法では、半導体と絶縁膜が接することによるトランジスタの寄生抵抗の増加、また、リセスエッチ部全体が絶縁膜で覆われることによる寄生容量の増加、などが起こり、特性向上の効果が得にくくなるという問題があった。以上のように、極短ゲートを有するトランジスタの作製は、現在の作製技術の延長では困難であることが分かる。

本発明の課題は、ゲート電極の拡がりを抑制することができ、また素子特性を損なうことなく、所望のゲート形状が得られ、素子性能の向上を目的としたゲート微細化を実現できる半導体装置の作製方法を提供することにある。

本発明は電界効果型トランジスタ（ＦＥＴ）のゲート電極用金属の形成方法に関するもので、リセスエッチングにより空隙を設ける点（ゲート周辺部を絶縁膜で埋めない点）、第二の絶縁膜（例えばＢＣＢ樹脂膜など）の開口部にゲート電極用金属を堆積する点に特徴がある。結果としては、微細なゲート形成（例えばゲート長１０ｎｍ程度）と共に、ゲート寄生容量の低減が可能となる。
上記本発明の課題を解決するために、第一の絶縁膜の開口後にリセスエッチを行い、その後、第二の絶縁膜を開口部直下の半導体リセスエッチ部にも堆積し、第三の絶縁膜をエッチングマスクとすることで、第二の絶縁膜に対し、垂直性良くエッチングを行うことで微細な開ロパタンを半導体上に形成し、開口部両側に残る第二の絶縁膜が電極堆積の際の横方向への拡がりを抑制し、かつ、リセスエッチ部に生じる空隙を完全に絶縁膜で埋めることがないため、寄生抵抗や寄生容量の増加を回避できる。このようにして、微細なゲート形状をトランジスタ等の特性を損なうことなく実現することができる。

さらに、上記本発明の課題を解決するために、具体的には特許請求の範囲に記載のような構成とするものである。すなわち、
請求項１に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上に、第一の絶縁膜を堆積する工程と、
上記第一の絶縁膜の開口部を形成した後、半導体結晶上の露出部をリセスエッチして、上記第一の絶縁膜の開口部直下の半導体結晶上に窪み部を形成する工程と、
上記第一の絶縁膜の上部、および上記開口部の側壁部、および上記半導体結晶上の窪み部を覆うように第二の絶縁膜を堆積する工程と、
上記第二の絶縁膜上に、第三の絶縁膜を堆積した後、上記第三の絶縁膜上にレジストを塗布後、レジスト部に開口パタンを形成し、レジスト開口部直下の第三の絶縁膜を除去する工程と、
上記レジストと第三の絶縁膜をエッチングマスクとして、上記リセスエッチ部に堆積した第二の絶縁膜を開口することにより得られる開口部に対し、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含む半導体装置の作製方法とするものである。

また、請求項２に記載のように、
請求項１に記載の半導体装置の作製方法において、上記第二の絶縁膜の開口後、さらに等方的にエッチングが進む条件で、反応性イオンエッチングを第三の絶縁膜の側面方向にもエッチングを進めることで得られるＴ型の開口部を形成する工程と、
上記Ｔ型の開口部に、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含む半導体装置の作製方法とするものである。

また、請求項３に記載のように、
請求項１または請求項２に記載の半導体装置の作製方法において、上記第一の絶縁膜としてＳｉＯ_２膜を、上記第二の絶縁膜としてＢＣＢ（ベンゾシクロブテン）樹脂膜を、上記第三の絶縁膜としてＳｉＮ膜を用いる半導体装置の作製方法とするものである。

ここで、第二の絶縁膜としてＢＣＢ樹脂が好適な理由として、ＳｉＯ_２とのエッチングにおける選択比が良い点（プロセス上の条件）、比誘電率がＳｉＯ_２より低くゲート寄生容量を低減できる点（デバイス上の条件）である。なお、ベンゾシクロブテン樹脂（溶液）は、ジビニルシロキサン−ビス−ベンゾシクロブテン部分重合物、メシチレン（１，３，５−トリメチルベンゼン）、および１，２−ジヒドロ−２，２，４−トリメチルキノリン重合物等の混合溶液などを好適に用いることができる。

また、請求項４に記載のように、
請求項１または請求項２に記載の半導体装置の作製方法において、上記第一、第二の絶縁膜としてＢＣＢ（ベンゾシクロブテン）樹脂を、第三の絶縁膜としてＳｉＮ膜を用いる半導体装置の作製方法とするものである。

また、請求項５に記載のように、
請求項３または請求項４に記載の半導体装置の作製方法において、上記第三の絶縁膜としてＳｉＮ膜の代わりにＳｉＯ_２膜を用いる半導体装置の作製方法とするものである。

本発明に示すような製造工程を経ることで、ゲート電極の拡がりを抑制することができ、また、素子特性を損なうことなく、所望のゲート電極形状が得られるため、素子性能の向上を目的としたゲート微細化を実現することが可能となる。

本発明は、ＦＥＴのゲート形成工程として、３種の絶縁膜を堆積し、それぞれ独立した工程でエッチングを行い、半導体上の第二の絶縁膜をエッチングする際に第三の絶縁膜をエッチングマスクとして利用し、かつ、ゲート金属堆積の際に、開口部両側に残る第二の絶縁膜が金属の堆積拡がりを抑制することかできるので、極短なゲート電極構造を得ることができるものである。次に本発明の実施例を挙げ、さらに詳細に説明する。

本発明の実施例を図１（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および図２（ｆ）（ｇ）（ｈ）（ｉ）および図３（ｊ）（ｋ）（ｌ）のそれぞれの作製工程図に示す。なお、図１ないし図３において、１は基板、２はＦＥＴ構造、３は第一の絶縁膜（例えばＳｉＯ_２）、４はレジスト、５は第二の絶縁膜（例えばＢＣＢ）、６は第三の絶縁膜（例えばＳｉＮ）、７はレジスト、８はゲート電極、１５はリセスエッチ部、１６はリセスエッチ部に堆積した第二の絶縁膜、１６′はリセスエッチ部に堆積した第二の絶縁膜の開口エッチングを示す。

まず、基板１上に結晶成長されたＦＥＴ構造２上に第一の絶縁膜３であるＳｉＯ_２膜を堆積する〔図１（ａ）〕。
第一の絶縁膜３の上にレジスト４を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する〔図１（ｂ）〕。
この時の上記パタン寸法は最終的に形成したいゲート長、例えば１０ｎｍとした場合、それと必ずしも同じである必要はなく、多少大きくても構わない。例えば、１００ｎｍとしておく。また、レジスト４の厚みを２００ｎｍ、ＳｉＯ_２膜３の厚さを５０ｎｍとしておく。現像して得られるレジスト４の開口部にはＳｉＯ_２膜３が露出している〔図１（ｃ）〕。
このＳｉＯ_２膜３に対して、反応性イオンエッチングによるＳｉＯ_２膜３の除去を行う〔図１（ｄ）〕。
この時、エッチングは主に垂直方向にエッチングが進むような条件で行う。レジスト４の除去後、リセスエッチを行いリセスエッチ部１５を形成する。

得られた構造に対して、第二の絶縁膜５であるＢＣＢ樹脂膜を堆積する〔図１（ｅ）〕。
例えば、ＢＣＢ樹脂膜の堆積膜厚を５０ｎｍとしておく。この時、第一の絶縁膜３の開口部はＢＣＢ樹脂膜の側壁方向からの堆積により、狭窄される（あるいは塞がる）。なお、リセスエッチ部１５には、リセスエッチ部に堆積した第二の絶縁膜１６が形成される〔図１（ｅ）〕。
第二の絶縁膜１６の上に、第三の絶縁膜６である例えばＳｉＮ膜を、約１００ｎｍ堆積する〔図２（ｆ）〕。
この時、ＢＣＢ樹脂膜によって、第一の絶縁膜３の開口部は狭窄されいる（あるいは塞がれることもある）ため、ＳｉＮ膜６は、リセスエッチ部１５に堆積されたＢＣＢ膜上には堆積されず、ＢＣＢ膜の狭窄部の下には空隙が残ったままとなる。
その第三の絶縁膜６上にレジスト７を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する。この時のパタン寸法は、最終的に所望するゲート長、例えば１０ｎｍとした場合、それとほぼ同じとしておく。また、レジスト７の厚みは２００ｎｍとしておく。現像して得られるレジスト７の開口部には第三の絶縁膜６であるＳｉＮ膜が露出している〔図２（ｇ）〕。
このＳｉＮ膜６に対して、反応性イオンエッチングによるＳｉＮ膜の除去を行う〔図２（ｈ）〕。
上記の反応性イオンエッチングは、エッチング方向が主に垂直方向にエッチングが進むような条件で行う。
次に、エッチング条件を変更し、第二の絶縁膜５に対して、主に垂直方向にエッチングが進むような条件で行う。
その結果、開口部両側に第二の絶縁膜が残る形で、半導体上に微細なゲート開口形状（リセスエッチ部に堆積した第二の絶縁膜の開口エッチング１６′）が得られる〔図２（ｉ）〕。

ここで、異方性を持たせたエッチング条件により、第三の絶縁膜６であるＳｉＮ膜の開口部の側壁方向へのエッチングを行ってもよい〔図３（ｊ）〕。この場合は、ゲート抵抗を低減することが可能となる。この手法は請求項１または請求項２に対応する。得られた形状に蒸着やスパッタ等によって金属を堆積することで、極短ゲート電極構造が得られる。
すなわち、図２（ｉ）工程の、リセスエッチ部に堆積した第二の絶縁膜の開口エッチング１６′で示される開口部に、ゲート金属を堆積し充填すれば、図３（ｋ）に示されるようなゲート電極構造が得られ、また図３（ｊ）工程の、第三の絶縁膜６の側壁方向をエッチングした開口部を有するものに、ゲート金属を堆積し充填すれば、図３（ｌ）に示されるようなゲート電極構造が得られることになる。

ここでは、具体的には、請求項３に記載の絶縁膜種で説明を行ったが、請求項４に記載のように、第一の絶縁膜として、ＢＣＢ樹脂膜を用いることも可能である。この場合、ＢＣＢ樹脂膜の比誘電率はＳｉＯ_２より低いため、ゲート寄生容量の低減が期待できる。また、請求項５に記載のように、第三の絶縁膜として、ＳｉＯ_２膜を用いることも可能である。この場合、ＳｉＯ_２膜の比誘電率はＳｉＮ膜より低いため、ゲート寄生容量の低減が期待できる。

本発明の実施例で例示した半導体装置の作製工程を示す図。本発明の実施例で例示した半導体装置の作製工程を示す図。本発明の実施例で例示した半導体装置の作製工程を示す図。従来の半導体装置の作製工程を示す図。

符号の説明

１基板
２ＦＥＴ構造
３第一の絶縁膜（例えばＳｉＯ_２）
４レジスト
５第二の絶縁膜（例えばＢＣＢ）
６第三の絶縁膜（例えばＳｉＮ）
７レジスト
８ゲート電極
９基板
１０ＦＥＴ構造
１１ＳｉＯ_２膜
１２ＳｉＮ膜
１３レジスト
１４ゲート電極
１５リセスエッチ部
１６リセスエッチ部に堆積した第二の絶縁膜
１６′ リセスエッチ部に堆積した第二の絶縁膜の開口エッチング

Claims

電界効果型トランジスタ構造を有する半導体結晶上に、第一の絶縁膜を堆積する工程と、
上記第一の絶縁膜の開口部を形成した後、半導体結晶上の露出部をリセスエッチして、上記第一の絶縁膜の開口部直下の半導体結晶上に窪み部を形成する工程と、
上記第一の絶縁膜の上部、および上記開口部の側壁部、および上記半導体結晶上の窪み部を覆うように第二の絶縁膜を堆積する工程と、
上記第二の絶縁膜上に、第三の絶縁膜を堆積した後、上記第三の絶縁膜上にレジストを塗布後、レジスト部に開口パタンを形成し、レジスト開口部直下の第三の絶縁膜を除去する工程と、
上記レジストと第三の絶縁膜をエッチングマスクとして、上記リセスエッチ部に堆積した第二の絶縁膜を開口することにより得られる開口部に対し、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含むことを特徴とする半導体装置の作製方法。
請求項１に記載の半導体装置の作製方法において、上記第二の絶縁膜の開口後、さらに等方的にエッチングが進む条件で、反応性イオンエッチングを第三の絶縁膜の側面方向にもエッチングを進めることで得られるＴ型の開口部を形成する工程と、
上記Ｔ型の開口部に、電極用の金属を堆積し充填してゲート電極を形成する工程と、を含むことを特徴とする半導体装置の作製方法。
請求項１または請求項２に記載の半導体装置の作製方法において、上記第一の絶縁膜としてＳｉＯ_２膜を、上記第二の絶縁膜としてＢＣＢ（ベンゾシクロブテン）樹脂膜を、上記第三の絶縁膜としてＳｉＮ膜を用いることを特徴とする半導体装置の作製方法。
請求項１または請求項２に記載の半導体装置の作製方法において、上記第一、第二の絶縁膜としてＢＣＢ（ベンゾシクロブテン）樹脂を、第三の絶縁膜としてＳｉＮ膜を用いることを特徴とする半導体装置の作製方法。
請求項３または請求項４に記載の半導体装置の作製方法において、上記第三の絶縁膜としてＳｉＮ膜の代わりにＳｉＯ_２膜を用いることを特徴とする半導体装置の作製方法。