KR20030074083A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

MIM 캐패시터의 하층 전극의 하면에 Cu 배선 구조를 접속시켜, Cu 배선을 통해 하층 전극에 전하를 공급하는 구성으로 함과 함께, 층간 절연막 등의 산화막에의 Cu 확산을 방지할 수 있는 배선 기능의 신뢰성이 유지 가능한 반도체 장치를 제공한다.
하나 또는 복수의 배선(34a∼34e)과, 배선(34a∼34e)의 상면과 접속되어 이루어지는 하층 전극(38)과, 상층 전극(40)이 용량 결합하여 이루어지는 MIM 캐패시터를 갖고, 하층 전극(38)은 배선(34a∼34e)의 재료의 확산을 방지하는 재료로 이루어짐과 함께, 배선(34a∼34e)을 내포한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 MIM 캐패시터에, 예를 들면 Cu 다층 배선 구조를 적용한 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 저저항화에 의한 고주파 회로에서의 Q값 향상 및 Cu 다층 배선 구조로부터의 Cu 확산의 방지를 고려한 것이다.
일반적으로 이동체 통신 분야 등에 이용되는 고주파 아날로그 집적 회로에서는, 높은 주파수 신호를 취급하기 위해서 고속 동작하는 능동 소자는 물론, 저항, 캐패시터 등의 수동 소자가 필요하게 된다. 이러한 집적 회로에서는 동작 스피드의 향상이나 저소비 전력화 등을 달성하기 위해서, 기생 저항, 기생 용량의 삭감이 필수이다. 그 중에서도 캐패시터 소자로는, 종래의 MOS형 캐패시터에 대하여, 기생 저항, 기생 용량이 현저하게 작은 MIM(Metal-Insulator-Metal) 캐패시터가 일반적으로 이용되고 있다.
마찬가지로, 기생 저항, 기생 용량의 삭감의 관점에서 Cu 배선을 집적 회로에 적용하는 것이 검토되고 있다. 이 Cu 배선의 일부를 상기 MIM 캐패시터의 전극으로도 이용하는 것이 가장 바람직하지만, 통상의 Cu 배선 구조의 제조 공정에서는, 배선홈에 Cu의 매립을 행한 후, CMP법에 의한 표면의 평탄화에 의해 잉여막의 제거가 행해진다. 최적의 디바이스 성능을 얻기 위해서는 배선홈 내의 Cu의 연마를 최소한으로 억제하고, 또한 표면의 평탄화를 균일하게 행할 필요가 있다.
그러나, 배선홈 내에는 산화막에의 Cu 확산 방지를 위한 배리어 메탈이 추가로 형성되어 있고, TaN 등의 딱딱한 재질의 배리어 메탈층과 부드러운 재질의 Cu층의 연마율이 크게 다르기 때문에, CPM 프로세스에 의해 Cu층 표면에 오목부가 생기는, 소위 디싱의 문제가 우려되고 있다.
이 디싱 문제는, 캐패시터의 전극부와 같이 넓은 표면적의 Cu층을 형성할 때에 특히 현저하게 되어, MIM 캐패시터의 전극부를 Cu막으로 형성하는 것은 매우 곤란하였다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, MIM 캐패시터의 하층 전극의 하면에 Cu 배선 구조를 접속시켜, Cu 배선을 통해 하층 전극에 전하를 공급하는 구성으로 함과 함께, 층간 절연막 등의 산화막에의 Cu 확산을 방지할 수 있는 배선 기능의 신뢰성이 유지 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 2는 도 1에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 3은 도 2에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 4는 도 3에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 5는 도 4에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 6은 도 5에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 7은 도 6에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 8은 도 7에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 9는 도 8에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 10은 도 9에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 11은 도 10에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 12는 도 11에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 13은 도 12에 이어서 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 14는 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 개략 평면도.
도 15는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 16은 도 15에 이어서 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 17은 도 16에 이어서 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 18은 도 17에 이어서 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 19는 도 18에 이어서 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 20은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 21은 도 20에 이어서 제3 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 22는 도 21에 이어서 제3 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 23은 도 22에 이어서 제3 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 24는 도 23에 이어서 제3 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 25는 도 24에 이어서 제3 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 26은 도 25에 이어서 제3 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 27은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 28은 도 27에 이어서 제4 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 29는 도 28에 이어서 제4 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 30은 도 29에 이어서 제4 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 31은 도 30에 이어서 제4 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 32는 도 31에 이어서 제4 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 33은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 34는 도 33에 이어서 제5 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 35는 도 34에 이어서 제5 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 36은 도 35에 이어서 제5 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 37은 도 36에 이어서 제5 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 38은 도 37에 이어서 제5 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 39는 도 38에 이어서 제5 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 40은 비교예 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 41은 비교예 2에 따른 반도체 장치의 구성을 나타내는 개략 평면도 및 개략 단면도.
도 42는 비교예 3에 따른 반도체 장치의 구성을 나타내는 개략 평면도 및 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 게이트 절연막
3 : 게이트 전극
4 : 소스/드레인
10 : 소자 분리막
11 : 텅스텐 플러그
12, 22, 24, 43, 57, 71, 84, 97, 99, 113, 119 : 층간 절연막
13, 21, 23, 35, 55, 68, 82, 95, 98, 109, 118 : 실리콘 질화막
14 : FSG(f1uoro-silicate-glass)
15, 25 : 반사 방지막
16 : 제1 배선홈
17 : 배리어 메탈막
18, 19, 33 : Cu막
20, 107 : 제1 Cu 배선
26, 30, 37, 42, 44, 50, 56, 58, 63, 69, 70, 72, 77, 83, 85, 90, 96, 101, 105 : 포토레지스트
27, 102, 106 : 개공 패턴
28, 46, 60, 74, 87, 103 : 비아홀
29, 104 : 보호 재료
31 : 제2 배선홈 패턴
32 : 제2 배선홈
33, 108 : 제2 Cu 배선
36, 39, 53, 66, 80, 93, 111 : 실리콘 산화막
38, 40, 52, 54, 65, 67, 79, 81, 92, 94, 110, 112 : 질화 티탄막
47, 61, 75, 88, 114 : 플러그
45, 59, 73, 86 : 플러그 패턴
48, 62, 76, 89, 115 : 알루미늄 배선(상층 배선)
51, 64, 78, 91 : 분리 패턴
116 : 하층 전극
117 : Cu 배선층
본 발명자는 예의 검토의 결과, 이하에 나타내는 발명의 여러가지 양태를 안출하였다.
본 발명은 하나 또는 복수의 배선과, 상기 배선의 상면과 접속하여 이루어지는 하층 전극과 상층 전극이 용량 결합하여 이루어지는 캐패시터를 갖는 반도체 장치를 대상으로 한다. 특히 본 발명에서는, 상기 하층 전극이, 상기 배선의 재료의 확산을 방지하는 재료로 이루어짐과 함께, 상기 배선을 내포하는 것을 특징으로 한다.
또한, 본 발명은 하나 또는 복수의 배선을 형성하는 공정과, 하층 전극과 상층 전극이 용량 결합하여 캐패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법을 대상으로 한다. 특히 본 발명에서는, 상기 하층 전극이 상기 배선 재료의 확산을 방지하는 재료로 이루어지고, 상기 배선을 내포하는 영역에서 상기 하층 전극과 상기 배선의 상면을 접속하는 것을 특징으로 한다.
[발명의 실시 형태]
(본 발명의 기본 골자)
본 발명자는 MIM 캐패시터의 저저항화를 실현하기 위해, MIM 캐패시터의 하층 전극을 Cu 등으로 이루어지는 저저항 배선으로 보강하여, 하층 전극을 Cu에서 형성한 경우와 대략 등가의 저저항화를 도모할 수 있는 캐패시터 구조를 안출하였다.
또한, 이 때 층간 절연막에 다용되는 실리콘 산화막 등의 절연물에 Cu 원자 확산이 일어나기 쉽다는 문제가 우려된다. 본 발명자는 하층 전극에 이용하는 재료와 Cu 배선의 보강 구조를 고안하여, 상기 절연물에의 Cu 노출을 방지하여 배선 기능의 유지를 도모하였다. 즉, 티탄나이트라이드(TiN) 등의 Cu 확산 방지 기능을 갖는 도전막을 하층 전극에 이용하여, 그 하층 전극에서 Cu 배선 표면을 내포하는 보강 구성을 안출하였다. 이에 따라, 절연물의 Cu 노출 부분을 없애면서 Cu 배선과 하층 전극을 접속시키는 것이 가능해진다.
또한, 여기서 말하는 「내포」란, 하층 전극의 일부 면 영역이 배선 표면 또는 그 상측의 면 영역을 내포하는 것을 말하며, 하층 전극에 의해서 Cu 배선을 내포시키는 것으로 Cu 확산 방지에 기초하는 배선 기능의 신뢰성 유지를 이루어 낼수 있다. 또한, 상기한 저저항화에 의해, 특히 고주파 회로에 적용한 경우에 대폭적인 Q값 향상을 기대할 수 있다.
이하, 본 발명의 실시 형태를 첨부 도면을 참조하면서 상세히 설명한다.
(제1 실시 형태)
우선, 본 발명의 제1 실시 형태에 대하여 설명한다. 도 1∼도 13은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타낸 개략 단면도이다.
<MOS 트랜지스터 구조의 형성>
우선, 반도체 기판 상에 MOS 트랜지스터 구조를 형성한다.
구체적으로는, 도 1에 도시한 바와 같이, 실리콘 반도체 기판(1) 상에서 LOCOS법이나 STI법에 의해 소자 분리를 행한다. 여기서는 STI법 등에 의해, 반도체 기판(1)에 형성된 홈 내를 절연물로 충전하여 이루어지는 소자 분리막(10)을 형성하여, 소자 활성 영역을 획정한다.
다음에, 반도체 기판(1) 상에 SiO2또는 SiON으로 이루어지는 얇은 게이트 절연막(2)을 형성한 후, 이 위에 다결정 실리콘막을 형성하고, 다결정 실리콘막 및 게이트 절연막(2)을 패터닝하여, 반도체 기판(1) 상에 게이트 절연막(2)을 통한 게이트 전극(3)을 형성한다. 그리고, 게이트 전극(3)을 마스크로 하여 게이트 전극(3)의 양측에서의 반도체 기판(1)의 표층에 불순물을 이온 주입하여 소스/드레인(4)을 형성하여, MOS 트랜지스터 구조로 한다.
<Cu 배선 구조의 형성>
계속해서, Cu 다층 배선 구조를 형성한다. 이 Cu 다층 배선 구조는, 예를 들면 도 1에 도시한 MOS 트랜지스터 구조의 소스/드레인(4) 상에 플러그를 통해 접속된다.
설명의 편의 상, 이하의 도 2∼도 13에서는 상기 MOS 트랜지스터 구조의 도시를 생략한다.
우선, 도 2의 (a)에 도시한 바와 같이, 텅스텐(W) 플러그(11)를 일부에 형성한 층간 절연막(12) 상에 실리콘 질화막(13), FSG(fluoro-silicate glass)막(14) 및 반사 방지막(15)을 순차 형성하고, W 플러그(11) 상에서 개구하는 제1 배선홈(16)을 포토리소그래피에 의해 가공한다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 탄탈나이트라이드(TaN)로 이루어지는 배리어 메탈막(17) 및 시드 금속막으로서의 Cu막(18)을 스퍼터 장치에 의해 진공속에서 연속적으로 순차 형성한다. 다음에, 도 2의 (c)에 도시한 바와 같이, 배리어 메탈막(17)을 전극으로서, 도금법에 의해 제1 배선홈(16)을 매립하도록 Cu막(19)을 형성한다.
계속해서, 도 3의 (a)에 도시한 바와 같이, FSG막(14)의 표면이 노출할 때까지 CMP법에 의해 연마하여, 제1 배선홈(16) 내에 제1 Cu 배선(20)을 형성한다.
계속해서, 도 3의 (b)에 도시한 바와 같이, 제1 Cu 배선(20)의 확산 배리어막이 되는 실리콘 질화막(21), 산화 실리콘으로 이루어지는 층간 절연막(22), 실리콘 질화막(23), 산화 실리콘으로 이루어지는 층간 절연막(24) 및 반사 방지막(25)을 순차 형성한다.
계속해서, 도 3의 (c)에 도시한 바와 같이, 포토레지스트(26)를 도포하고, 포토리소그래피에 의해 제1 Cu 배선(20) 상방에서 개구하는 복수의 개공 패턴(27a∼27e)을 형성한다.
계속해서, 도 4의 (a)에 도시한 바와 같이, 포토레지스트(26)를 마스크로 하고, 실리콘 질화막(21)을 에칭 스토퍼로 하여, 반사 방지막(25)∼층간 절연막(22)을 드라이에칭하여, 개공 패턴(27a∼27e)을 따른 비아홀(28a∼28e)을 형성한다. 그리고, 포토 레지스트(25)를 애싱(ashing) 처리 등에 의해 제거한다. 다음에, 도 4의 (b)에 도시한 바와 같이, 비아홀(28a∼28e)의 하부에 레지스트 등으로 이루어지는 보호 재료(29)를 매립한다.
계속해서, 도 5의 (a)에 도시한 바와 같이, 포토레지스트(30)를 도포하고, 포토리소그래피에 의해 각 비아홀(28a∼28e) 상에 개구하는 제2 배선홈 패턴(31a∼31e)을 가공한다. 그리고, 포토레지스트(30)를 마스크로 하고, 실리콘 질화막(23)을 에칭 스토퍼로 하여, 반사 방지막(25) 및 층간 절연막(24)을 드라이 에칭한다. 이에 따라, 제2 배선홈 패턴(31a∼31e)을 따른 제2 배선홈(32a∼32e)이 형성된다.
계속해서, 도 5의 (b)에 도시한 바와 같이, 포토레지스트(30) 및 보호 재료(29)를 애싱 처리 등에 의해 제거한 후, 비아홀(28a∼28e)의 바닥부에 남는 실리콘 질화막(23) 및 제2 배선홈(32a∼32e)의 바닥부에 남는 실리콘 질화막(21)을 전면 드라이 에칭에 의해 제거한다. 이에 따라, 제2 배선홈(32a∼32e)과 비아홀(28a∼28e)이 일체가 된다.
계속해서, 도 6의 (a)에 도시한 바와 같이, TaN으로 이루어지는 배리어 메탈막(32) 및 시드막으로서의 Cu막(도시되지 않음)을 스퍼터 장치에 의해 진공 중에서 연속적으로 순차 형성한 후, 배리어 메탈막(32)을 전극으로서, 도금법에 의해 배선홈에 Cu막(33)을 형성한다.
계속해서, 도 6의 (b)에 도시한 바와 같이, 제2 배선홈(32a∼32e) 및 비아홀(28a∼28e) 내에만 Cu막(33)이 남도록, Cu막(33), 배리어 메탈막(32) 및 반사 방지막(25)을 층간 절연막(24)의 표면이 노출할 때까지 CMP법에 의해 연마한 후, 웨트 처리에 의해 세정하여 제2 Cu 배선(34a∼34e)을 형성한다. 이상에 의해 제1 Cu 배선(20) 및 제2 Cu 배선(34a∼34e)으로 이루어지는 Cu 다층 배선 구조가 형성된다.
<용량 형성>
다음에, 상기 Cu 다층 배선 구조 상에 MIM 캐패시터를 형성한다.
우선, 도 7의 (a)에 도시한 바와 같이, Cu 확산 방지 기능을 갖는 실리콘 질화막(35) 및 실리콘 산화막(36)을 각각 70㎚, 100㎚ 정도의 막 두께로 상기 Cu 다층 배선 구조 상에 순차 형성한다.
계속해서, 도 7의 (b)에 도시한 바와 같이, 포토레지스트(37)를 도포하여, 포토리소그래피에 의해 제2 배선(34a∼34d) 상방에서 개구하는 레지스트 패턴을 형성한다. 다음에, 도 8의 (a)에 도시한 바와 같이, 포토레지스트(37)를 마스크로 하여, 실리콘 산화막(36)을 반응성 이온 에칭하고, 그리고 포토레지스트(37)를 애싱 처리 등에 의해 제거한다.
계속해서, 도 8의 (b)에 도시한 바와 같이, 남겨진 실리콘 산화막(36)을 하드 마스크로 하여 실리콘 질화막(35)을 반응성 이온 에칭하여, 제2 Cu 배선(34a∼34d)의 표면을 노출시킨다.
계속해서, 도 9의 (a)에 도시한 바와 같이, 질화 티탄막(38), 실리콘 산화막(39) 및 질화 티탄막(40)을 각각 100㎚, 40㎚, 150㎚ 정도의 막 두께로 순차 형성한다. 여기서, 질화 티탄막(38, 40)은 스퍼터법을 이용하여 형성하고, 실리콘 산화막(39)은 CVD법을 이용하여 형성한다.
계속해서, 도 9의 (b)에 도시한 바와 같이, MIM 캐패시터를 형성하는 영역을 획정하기 위해서, 포토레지스트(42)를 도포하고, 포토리소그래피에 의해 제2 배선층(34e) 상방에서 개구하는 레지스트 패턴을 형성한다.
다음에, 도 10의 (a)에 도시한 바와 같이, 포토레지스트(42)를 마스크로 하여, 질화 티탄막(40), 실리콘 산화막(39) 및 질화 티탄막(38)을 반응성 이온 에칭하고, 그리고 포토레지스트(42)를 애싱 처리 등에 의해 제거한다. 이에 따라, 질화 티탄막(40, 38)을 각각 상층 전극, 하층 전극으로 하고, 실리콘 산화막(39)을 유전체층으로 하는 MIM 캐패시터가 형성된다.
계속해서, 도 10의 (b)에 도시한 바와 같이, CVD법 등에 의해서 산화 실리콘으로 이루어지는 층간 절연막(43)을 1100㎚ 정도의 막 두께로 형성한다. 다음에, 제2 Cu 배선(34a∼34e)을 포함하는 제2 배선층(34) 표면에서 730㎚ 정도가 되도록 층간 절연막(43)을 CMP법에 의해 연마한다.
다음에, 도 11의 (a)에 도시한 바와 같이, 층간 절연막(43) 상에 포토레지스트(44)를 도포하고, MIM 캐패시터 상방에서 개구하는 플러그 패턴(45a∼45d), 및 제2 Cu 배선(34e) 상방에서 개구하는 플러그 패턴(45e)을 포토리소그래피에 의해 가공한다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 포토레지스트(44)를 마스크로 한 반응성 이온 에칭에 의해 비아홀(46a∼46e)을 형성하고, 애싱 처리 등에 의해 포토레지스트(44)를 제거한다.
계속해서, 도 12의 (a)에 도시한 바와 같이, 각 비아홀(46a∼46e) 내에 텅스텐 등의 금속을 선택 성장시키고, CMP법에 의해 표면을 평탄화한다. 이에 따라, MIM 캐패시터의 상층 전극(40) 및 하층 전극(38) 각각의 플러그(47a∼47e)가 형성된다.
계속해서, 도 12의 (b)에 도시한 바와 같이, 스퍼터법에 의해 알루미늄막(48)을 전면에 형성한다. 다음에, 도 13의 (a)에 도시한 바와 같이, 포토레지스트(50)를 도포하고, 상층 전극(40)의 플러그(47a∼47d)와 하층 전극(38)의 플러그(47e) 사이 상방에서 개구하는 분리 패턴(51)을 포토리소그래피에 의해 가공한다.
계속해서, 도 13의 (b)에 도시한 바와 같이, 분리 패턴(51)을 따라 알루미늄막(48)을 드라이 에칭함으로써 알루미늄 배선(48)을 형성한다.
도 14는 제1 실시 형태에 있어서의 반도체 장치의 개략 평면도이다. 본 실시 형태의 반도체 장치는 도 14에 도시한 바와 같이, TiN으로 이루어지는 하층 전극 및 실리콘 질화막에 의해서 완전하게 제2 Cu 배선(34a∼34e) 표면이 덮어져, 층간 절연막에 대한 Cu 확산을 방지할 수 있다. 또한, 본 실시 형태의 반도체 장치는 MIM 캐패시터에 단차를 생기지 않게 하기 때문에, 용량 정밀도가 유지된다.
<비교예 1>
여기서, 상기 제1 실시 형태와 마찬가지로 Cu 다층 배선 구조 상에 형성할 수 있는 MIM 캐패시터의 구성 예를 비교예 1∼3으로 설명한다. 도 40의 (a)∼도 40의 (c)에 제1 비교예의 제조 공정을 나타낸다. 이하의 비교예 1∼3에서는, 도 40의 (a)에 도시한 바와 같이, 적어도 제1 Cu 배선(107) 및 제2 Cu 배선(108)의 2층 구조로 이루어지는 Cu 다층 배선 구조를 상정한다.
우선, 제2 Cu 배선(108)의 확산 방지막이 되는 실리콘 질화막(109) 및 MIM 캐패시터의 하층 전극이 되는 질화 티탄막(110)을 Cu 다층 배선 구조 상에 순차 형성하고, 그리고, 제2 Cu 배선(108) 상방에서 개구하는 개공 패턴을 질화 티탄막(110)에 형성한다.
계속해서, 도 40의 (b)에 도시한 바와 같이, MIM 캐패시터의 유전체층이 되는 실리콘 산화막(111) 및 MIM 캐패시터의 상층 전극이 되는 질화 티탄막(112)을 전면에 순차 형성한 후, 하층 전극의 일부에 플러그용 패드 영역이 형성되도록 질화 티탄막(112) 및 실리콘 산화막(111)을 패터닝한다. 이에 따라, 하층 전극의 일부에 플러그용 패드 영역이 형성됨과 동시에, MIM 캐패시터의 상층 전극이 형성된다.
계속해서, 도 40의 (c)에 도시한 바와 같이, 질화 티탄막(110), 실리콘 산화막(111) 및 질화 티탄막(112)을 피복하도록 예를 들면 BPSG로 이루어지는 층간 절연막(113)을 CVD법에 의해 형성하고, 하층 전극의 플러그용 패드 영역 및 상층 전극의 표면이 노출하는 비아홀을 형성한다.
다음에, 이들 비아홀 내에 텅스텐을 선택 성장시킴으로써 상층 전극 및 하층 전극의 플러그(114a∼114e)를 형성하고, 표면을 CMP법에 의해 평탄화한 후, 알루미늄막으로 이루어지는 상층 배선(115)을 형성한다.
도 40에 도시한 바와 같이, 비교예 1은 하층 전극층의 일부에 플러그용 패드 영역을 설치하고, 이 패드 영역 상에 하층 배선의 플러그를 배치하여, 하층 전극 자체 및 플러그를 경로로 하여 알루미늄 배선(115)으로부터 하층 전극으로 전하가 공급되는 구성으로 되어 있다. 특히 MIM 캐패시터가 고주파 회로에 적용되는 경우에는 고주파 회로의 공진의 첨예도를 나타내는 Q값의 저하를 회피하기 위해서 이러한 전하 공급 경로의 저항치를 내리는 것이 중요한 과제가 된다.
그러나, 비교예 1에서는, 하층 전극이 비교적 저항치가 높은 질화 티탄막(110)으로 구성되고, 하층 전극의 평면 방향이 전하 공급 경로로 되어 있기 때문에, 전하 공급 경로의 높은 저항치로 인해 고주파 회로에 적용한 경우에 Q값이 저하한다. 또한, 이 저항치를 내리기 위해서 하층 전극 자체의 막 두께를 두껍게 형성하는 것도 생각할 수 있지만, MIM 캐패시터를 덮도록 형성되는 층간 절연막이, 후단의 CMP 프로세스에 의해 MIM 캐패시터의 상층 전극으로부터 일정한 마진을 갖는 막 두께로 평탄화되기 때문에, 하층 전극의 막 두께를 두껍게 할수록 플러그가 길게 형성되게 된다. 따라서, 역시 전하 공급 경로의 저항이 높게 되어, 저항치에 반비례하는 값인 Q값의 저하를 피할 수 없다.
이것에 대하여, 본 발명의 제1 실시 형태에서는 하층 전극에의 전하 공급 경로를 주로 비교적 저항치가 낮은 제1 Cu 배선(20) 및 제2 Cu 배선(34a∼34e)에서 구성함으로써 전하 공급 경로의 저저항화를 실현하고 있다.
또한, 본 실시 형태에서는 하층 전극의 바로 아래에 제2 Cu 배선(34a∼34d)을 배치한 구성으로 하고, 하층 전극의 두께 방향을 전하 공급 경로로 하고 있다. 이 구성은 하층 전극을 박막화할수록, 저저항화를 실현하는 것을 가능하게 하고, 또한 하층 전극의 박막화에 수반하여 플러그를 짧게 형성하는 것도 가능해지기 때문에, 상층 배선(48)으로부터의 전하 공급 경로의 저항치를 대폭 저감하는 것이 가능해진다.
<비교예 2>
다음에, 비교예 2에 대하여 설명한다.
본 비교예는 MIM 캐패시터의 하층 전극 바로 아래에 Cu 배선층을 형성한 예이다. 비교예 2에서는, 도 41에 도시한 바와 같이, 하층 전극(116)과 Cu 배선층(117)을 접촉시키기 위해서 실리콘 질화막(118)의 일부에 개구 영역을 형성하고 있다. 또, 이 개구 영역에 내포되도록 MIM 캐패시터가 형성되어 있고, SiN막(118)과 MIM 캐패시터의 하층 전극(116)에 의해서 Cu 배선(117)으로부터 층간 절연막(119)에의 Cu 확산을 방지하고 있다.
그러나, 비교예 2에서는 MIM 캐패시터를 형성하기 위한 패터닝 정밀도의 문제로부터 상기 개구 영역의 일부에 Cu 배선층(117)이 노출하는 부분이 나타나, 그 부분으로부터의 Cu 확산을 막을 수 없어, 절연 파괴에 의해 배선 기능의 신뢰성을손상시키게 된다.
이에 대하여, 본 발명의 제1 실시 형태는, MIM 캐패시터의 하층 전극 및 실리콘 질화막(35)에 의해서 Cu 배선(34a∼34e) 표면이 완전하게 덮여 있기 때문에, 층간 절연막(43)에의 Cu 확산을 확실하게 방지할 수 있어, 배선 기능의 신뢰성을 유지할 수 있다. 또한, 여기서 말하는 내포란, 하층 전극이 Cu 배선 표면을 완전하게 덮는 것을 말한다.
<비교예 3>
비교예 3은, 도 42에 도시한 바와 같이, 상기 개구 영역에 Cu 배선층(117)의 노출 부분이 나타나지 않도록, MIM 캐패시터가 개구 영역을 전부 덮는 형상으로 패터닝되어 있다. 이에 따라, 개구 부분의 일부에서 Cu 배선층(117)이 노출되는 것은 피하게 되지만, MIM 캐패시터의 단차 피복성은 뒤떨어져, 용량 정밀도 면에서 문제가 생긴다.
이것에 대하여, 본 발명의 제1 실시 형태는 MIM 캐패시터의 평탄성이 확보되어 있기 때문에, 상기 단차 피복성의 불량에 기인하는 용량 정밀도의 저하를 피할 수 있다.
<제2 실시 형태>
다음에, 본 발명의 제2 실시 형태에 대하여 설명한다. 본 실시 형태의 Cu 다층 배선 구조의 제조 공정은 제1 실시 형태에서 설명한 도 2의 (a)∼도 8의 (b)의 공정과 마찬가지이기 때문에, 그 이후의 공정부터 설명한다.
우선, 도 15의 (a)에 도시한 바와 같이, 질화 티탄막(52), 실리콘산화막(53), 질화 티탄막(54) 및 실리콘 질화막(55)을 제2 Cu 배선층(34) 및 실리콘 질화막(35) 상에 순차 형성한다. 이 때, 질화 티탄막(52), 실리콘 산화막(53), 질화 티탄막(54) 및 실리콘 질화막(55)은 각각 100㎚, 40㎚, 50㎚, 70㎚ 정도의 막 두께로 퇴적 형성한다.
계속해서, 도 15의 (b)에 도시한 바와 같이, MIM 용량부를 형성하는 영역을 획정하기 위해서, 포토레지스트(56)를 도포하고, 포토리소그래피에 의해 제2 배선(34e) 상방에서 개구하는 레지스트 패턴을 형성한다.
다음에, 도 16의 (a)에 도시한 바와 같이, 포토레지스트(56)를 마스크로 하여, 실리콘 질화막(55), 질화 티탄막(54), 실리콘 산화막(53) 및 질화 티탄막(52)을 반응성 이온 에칭하고, 그리고 포토레지스트(56)를 애싱 처리 등에 의해 제거한다.
계속해서, 도 16의 (b)에 도시한 바와 같이, CVD법에 의해서 실리콘 산화막으로 이루어지는 층간 절연막(57)을 1400㎚ 정도의 막 두께로 형성한 후, 제2 배선층(34) 상 730㎚ 정도가 되도록 층간 절연막(57)의 표면을 CMP법에 의해 평탄화한다.
계속해서, 도 17의 (a)에 도시한 바와 같이, 포토레지스트(58)를 도포하고, 포토리소그래피에 의해 MIM 캐패시터 상방에서 개구하는 복수의 플러그 패턴(59a∼59d) 및 제2 배선(34e) 상방에서 개구하는 플러그 패턴(59e)을 형성한다.
계속해서, 도 17의 (b)에 도시한 바와 같이, 포토레지스트(58)를 마스크로하여, 상층 전극(55) 및 제2 Cu 배선(34e)의 표면이 노출할 때까지 층간 절연막(57), 실리콘 질화막(56) 및 실리콘 산화막(35)을 반응성 이온 에칭함으로써, 비아홀(60a∼60e)을 형성한다.
계속해서, 도 18의 (a)에 도시한 바와 같이, 각 비아홀(60a∼60e) 중에 텅스텐 등의 금속을 선택 성장시키고, 표면을 CMP법에 의해 연마하여, 평탄화한다. 이에 따라, MIM 캐패시터의 상층 전극(54) 및 하층 전극(52) 각각의 플러그(61a∼61e)가 형성된다.
계속해서, 도 18의 (b)에 도시한 바와 같이, 스퍼터법에 의해 알루미늄막(62)을 퇴적 형성한다. 다음에, 도 19의 (a)에 도시한 바와 같이, 포토레지스트(63)를 도포하고, 상층 전극(54)의 플러그(61a∼61d)와 하층 전극(52)의 플러그(61e) 사이 상방에서 개구하는 분리 패턴(64)을 포토리소그래피에 의해 가공한다.
계속해서, 도 19의 (b)에 도시한 바와 같이, 알루미늄막(62)을 드라이 에칭하여, 알루미늄 배선(62)을 형성한다.
이와 같이, 본 발명의 제2 실시 형태에 따르면, MIM 캐패시터의 평탄성이 확보됨으로써 용량 정밀도를 유지할 수 있음과 함께, 제2 Cu 배선이 하층 전극 및 실리콘 질화막에 완전하게 덮어져 있기 때문에 층간 절연막에의 Cu 확산을 확실하게 방지할 수 있다.
또한, 비아홀 형성 시에서는, 상층 전극 표면의 높이로부터 플러그용 패드 표면의 높이까지의 층간 절연막이 에칭되는 사이에, 상층 전극에 대해서도 에칭이이루어진다. 따라서, 상층 전극은 이 에칭에 의해 관통하지 않을 정도의 마진을 갖는 막 두께로 할 필요가 있다. 이것에 대하여, 본 실시 형태에서는, 에칭 스토퍼로서 작용하는 실리콘 질화막을 상층 전극 상에 형성하였기 때문에, 상층 전극의 막 두께에 상기 마진을 갖게 할 필요가 없어, 그 만큼 상층 전극을 얇게 형성할 수 있다.
그런데, MIM 캐패시터를 피복하도록 형성된 층간 절연막은 후단의 CMP 프로세스에 의해서 상층 전극 표면으로부터 일정한 마진을 갖고 연마된다. 따라서, 상층 전극의 막 두께를 얇게 할 수 있는 본 실시 형태에서는, CMP 프로세스에서 층간 절연막을 더 얇게 연마할 수 있고, 그에 따라 하층 전극의 플러그를 짧게 형성하는 것이 가능해진다. 따라서, 본 실시 형태에 따르면, 하층 전극에의 전하 공급 경로의 저저항화를 더 도모하는 것이 가능해진다.
<제3 실시 형태>
다음에, 본 발명의 제3 실시 형태에 대하여 설명한다. 본 실시 형태의 Cu 다층 배선 구조의 제조 공정은 제1 실시 형태에서 설명한 도 2의 (a)∼도 6의 (b)의 공정과 마찬가지이기 때문에, 그 이후의 공정부터 설명한다.
우선, 도 20의 (a)에 도시한 바와 같이, 도 7의 (a)∼도 8의 (b)와 마찬가지의 공정을 거쳐서, MIM 캐패시터 형성 영역 이외의 제2 Cu 배선층 표면에 질화실리콘막(35)을 형성한다.
다음에, 도 20의 (b)에 도시한 바와 같이, 질화 티탄막(65), 실리콘 산화막(66), 질화 티탄막(67) 및 실리콘 질화막(68)을 각각, 100㎚, 40㎚, 50㎚,70㎚ 정도의 막 두께로 순차 형성한다. 여기서, 질화 티탄막(65, 67)은 스퍼터법 등에 의해 형성하며, 실리콘 산화막(66) 및 실리콘 질화막(68)은 CVD법 등에 의해 형성한다.
계속해서, 도 21의 (a)에 도시한 바와 같이, MIM 캐패시터의 상층 전극을 형성하는 영역을 획정하기 위해서, 포토레지스트(69)를 도포하고, 포토리소그래피에 의해 포토레지스트(69)를 가공한다.
다음에, 도 21의 (b)에 도시한 바와 같이, 포토레지스트(69)를 마스크로 하여, 실리콘 질화막(68), 질화 티탄막(67) 및 실리콘 산화막(66)에 대하여 반응성 이온 에칭을 행하고, 포토레지스트(69)를 애싱 처리 등에 의해 제거한다.
계속해서, 도 22의 (a)에 도시한 바와 같이, MIM 캐패시터의 하층 전극을 형성하는 영역을 획정하기 위해서, 포토레지스트(70)를 도포하고, 제2 Cu 배선(34a∼34e)를 내포하는 영역 상방에 포토레지스트(70)를 남기도록 포토리소그래피에 의해 가공한다.
다음에, 도 22의 (b)에 도시한 바와 같이, 포토레지스트(70)를 마스크로 하여, 질화 티탄막(79)을 반응성 이온 에칭하고, 포토레지스트(70)를 애싱 처리 등에 의해 제거한다. 이에 따라, MIM 캐패시터의 상층 전극(67)이 형성된다.
계속해서, 도 23의 (a)에 도시한 바와 같이, CVD법에 의해서 실리콘 산화막으로 이루어지는 층간 절연막(71)을 1400㎚ 정도의 막 두께로 형성한 후, 표면을 CMP법에 의해서 배선 상 730㎚ 정도가 되도록 평탄화한다.
계속해서, 도 23의 (b)에 도시한 바와 같이, 포토레지스트(72)를 도포하고,상층 전극(67) 상방에서 개구하는 복수의 플러그 패턴(73a∼73d), 및 하층 전극(65)의 플러그용 패드 영역 상방에서 개구하는 플러그 패턴(73e)을 포토리소그래피에 의해 가공한다.
계속해서, 도 24의 (a)에 도시한 바와 같이, 포토레지스트(72)를 마스크로 한 반응성 이온 에칭에 의해 비아홀(74a∼74e)을 형성하고, 그리고 애싱 처리 등으로 포토레지스트(72)를 제거한다.
계속해서, 도 24의 (b)에 도시한 바와 같이, 각 비아홀(74a∼74e) 내에 텅스텐 등의 금속을 선택 성장시키고, 층간 절연막(74) 표면을 CMP법에 의해 연마하여, 평탄화한다. 이에 따라, MIM 캐패시터의 상부 전극(67) 및 하부 전극(65)의 플러그(75a∼75e)가 형성된다.
계속해서, 도 25의 (a)에 도시한 바와 같이, 스퍼터법에 의해 알루미늄막(76)을 퇴적 형성한다. 다음에, 도 25의 (b)에 도시한 바와 같이, 포토레지스트(77)를 도포하고, 상층 전극(67)의 플러그(75a∼75d)와 하층 전극(65)의 플러그(75e) 사이 상방에서 개구하는 분리 패턴(78)을 포토리소그래피에 의해 가공한다.
계속해서, 도 26의 (a)에 도시한 바와 같이, 알루미늄막(76)을 분리 패턴(78)을 따라 드라이 에칭하여 알루미늄 배선(76)을 형성한다.
이와 같이, 본 실시 형태에서는, MIM 캐패시터의 평탄성이 확보됨으로써 용량 정밀도를 유지하는 것이 가능해짐과 아울러, 제2 Cu 배선이 하층 전극 및 실리콘 질화막에 완전하게 덮어져 있기 때문에 층간 절연막에의 Cu 확산을 확실하게 방지할 수 있다.
또한, 본 실시 형태에서는, 하층 전극층에 복수의 제2 Cu 배선 및 플러그를 접속하여, 하층 전극에의 전하 공급 경로를 증가시킨 구성으로 하였기 때문에, 하층 전극에의 전하 공급 경로의 저저항화를 더 도모하는 것이 가능해진다.
<제4 실시 형태>
다음에, 본 발명의 제4 실시 형태에 대하여 설명한다. 본 실시 형태의 Cu 다층 배선 구조의 제조 공정은 제1 실시 형태에서 설명한 도 2의 (a)∼도 8의 (b)의 공정과 마찬가지이기 때문에, 그 이후의 공정부터 설명한다.
우선, 도 27의 (b)에 도시한 바와 같이, 질화 티탄막(79), 실리콘 산화막(80), 질화 티탄막(81) 및 실리콘 질화막(82)을 제2 Cu 배선층(34) 및 실리콘 질화막(35) 상에 순차 형성한다. 이 때, 질화 티탄막(79), 실리콘 산화막(80), 질화 티탄막(81) 및 실리콘 질화막(82)을, 각각 100㎚, 40㎚, 50㎚, 70㎚ 정도의 막 두께로 퇴적 형성한다. 여기서, 질화 티탄막(79, 81)은 스퍼터법 등에 의해 형성하며, 실리콘 산화막(80) 및 실리콘 질화막(82)은 CVD법 등에 의해 형성한다.
계속해서, 도 28의 (a)에 도시한 바와 같이, MIM 캐패시터의 상층 전극을 형성하는 영역을 획정하기 위해서, 포토레지스트(83)를 도포하고, 포토리소그래피에 의해 포토레지스트(83)를 가공한다.
계속해서, 도 28의 (b)에 도시한 바와 같이, 포토레지스트(83)를 마스크로 하여, 실리콘 질화막(82), 상층 전극(81) 및 실리콘 산화막(80)을 반응성 이온 에칭한다. 다음에, 포토레지스트(83)를 애싱 처리 등에 의해 제거한다.
계속해서, 도 29의 (a)에 도시한 바와 같이, MIM 캐패시터의 하층 전극을 형성하는 영역을 획정하기 위해서, 포토레지스트를 도포하고, 제2 Cu 배선(34a∼34e)을 내포하는 영역 상방에 포토레지스트를 남기도록 포토리소그래피에 의해 가공한다. 그리고, 포토레지스트를 마스크로 하여, 질화 티탄막(79)을 반응성 이온 에칭하고, 포토레지스트를 애싱 처리 등에 의해 제거한다. 이에 따라, MIM 캐패시터의 상층 전극(81)이 형성된다.
계속해서, 도 29의 (b)에 도시한 바와 같이, CVD법 등에 의해서 전면에 층간 절연막(84)을 1400㎚ 정도의 막 두께로 형성한 후, 표면을 CMP법에 의해서 제2 Cu 배선층(34) 표면에서 730㎚ 정도가 되도록 평탄화한다.
계속해서, 도 30의 (a)에 도시한 바와 같이, 포토레지스트(85)를 도포하고, 상층 전극(81) 상방에서 개구하는 플러그 패턴(86a∼86d), 및 하층 전극(79)의 인출용 패드 영역 상방에서 개구하는 플러그 패턴(86e)을 포토리소그래피에 의해 가공한다.
계속해서, 도 30의 (b)에 도시한 바와 같이, 포토레지스트(85)를 마스크로 한 반응성 이온 에칭에 의해 비아홀(87a∼87e)을 형성한다. 이 때, 비아홀(87a∼87d)은 플러그 패턴(86a∼86d)을 따라 층간 절연막(84) 및 실리콘 질화막(82)을 에칭함으로써 형성되고, 또한 그와 동시에 비아홀(87e)은 플러그 패턴(86e)을 따라 층간 절연막(84)을 에칭함으로써 형성된다.
계속해서, 도 31의 (a)에 도시한 바와 같이, 각 비아홀(87a∼87e) 내에 텅스텐 등의 금속을 선택 성장시키고, 층간 절연막(84) 표면을 CMP법에 의해 연마하여,평탄화한다. 이에 따라, MIM 캐패시터의 상층 전극(81) 및 하층 전극(79)의 플러그(88a∼88e)가 형성된다.
계속해서, 도 31의 (b)에 도시한 바와 같이, 스퍼터법에 의해 알루미늄막(89)을 퇴적 형성한다. 다음에, 도 32의 (a)에 도시한 바와 같이, 포토레지스트(90)를 도포하고, 상층 전극(81)의 플러그(88a∼88d)와 하층 전극(79)의 플러그(88e) 사이의 상방에서 개구하는 분리 패턴(91)을 포토리소그래피에 의해 가공한다.
다음에, 도 32의 (b)에 도시한 바와 같이, 알루미늄막(89)을 분리 패턴(91)을 따라 드라이 에칭하여, 알루미늄 배선(89)을 형성한다.
이와 같이, 본 발명의 제4 실시 형태는 제2 Cu 배선의 노출을 없애기 위해서 실리콘 질화막의 개구 영역을 다 덮도록 하층 전극층을 형성하고, 이에 따라 하층 전극층에 단차가 생기고 있지만, MIM 캐패시터의 실질 용량부에 해당하는 부분에서는 평탄성이 유지되어, 용량 정밀도가 저하하는 일은 없다.
또한, 본 실시 형태에서는, 하층 전극 장치에 복수의 제2 Cu 배선 및 플러그를 접속하여, 하층 전극에의 전하 공급 경로를 증가시킨 구성으로 하였기 때문에, 하층 전극에의 전하 공급 경로의 저저항화를 더 도모하는 것이 가능해진다.
<제5 실시 형태>
다음에, 본 발명의 제5 실시 형태에 대하여 설명한다. 본 실시 형태의 Cu 다층 배선 구조의 제조 공정은 제1 실시 형태에서 설명한 도 2의 (a)∼도 8의 (b)의 공정과 마찬가지이기 때문에, 그 이후의 공정부터 설명한다.
우선, 도 33의 (a)에 도시한 바와 같이, 질화 티탄막(92), 실리콘 산화막(93), 질화 티탄막(94) 및 실리콘 질화막(95)을 제2 Cu 배선층(34) 및 실리콘 질화막(35) 상에 순차 형성한다. 이 때, 질화 티탄막(92), 실리콘 산화막(93), 질화 티탄막(94) 및 실리콘 질화막(95)을, 각각 100㎚, 40㎚, 50㎚, 70㎚ 정도의 막 두께로 퇴적 형성한다. 여기서, 질화 티탄막(92, 94)은 스퍼터법 등에 의해 형성하고, 실리콘 산화막(93) 및 실리콘 질화막(95)은 CVD법 등에 의해 형성한다.
계속해서, 도 33의 (b)에 도시한 바와 같이, MIM 캐패시터를 형성하는 영역을 획정하기 위해서, 포토레지스트(96)를 도포하고, 제2 Cu 배선(34a∼34d)을 내포하는 영역의 상방에 포토레지스트(96)를 남기는 레지스트 패턴에 가공한다.
다음에, 도 34의 (a)에 도시한 바와 같이, 포토레지스트(96)를 마스크로 하여, 실리콘 질화막(95), 질화 티탄막(94), 실리콘 산화막(93) 및 질화 티탄막(92)을 반응성 이온 에칭하고, 포토레지스트(96)를 애싱 처리 등에 의해 제거한다.
계속해서, 도 34의 (b)에 도시한 바와 같이, 산화 실리콘으로 이루어지는 층간 절연막(97), 실리콘 질화막(98), 및 동일하게 산화 실리콘으로 이루어지는 층간 절연막(99)을 CVD법 등에 의해 순차 형성한다.
계속해서, 도 35의 (a)에 도시한 바와 같이, 포토레지스트(101)를 도포하고, 포토리소그래피에 의해 MIM 캐패시터 상방에서 개구하는 상층 배선(94)의 개공 패턴(102a∼102d) 및 제2 Cu 배선(34e) 상방에서 개구하는 하층 전극(92)의 개공 패턴(102e)을 형성한다.
계속해서, 도 35의 (b)에 도시한 바와 같이, 포토레지스트(101)를 마스크로한 반응성 이온 에칭에 의해 비아홀(103a∼103e)을 형성하고, 애싱 처리 등으로 포토레지스트(101)를 제거한다.
계속해서, 도 36의 (a)에 도시한 바와 같이, 각 비아홀(103a∼103e) 내의 하방 부위에 레지스트 등으로 이루어지는 보호 재료(104)를 매립한다.
계속해서, 도 36의 (b)에 도시한 바와 같이, 포토레지스트(105)를 도포하고, 상층 전극(94)의 플러그용의 비아홀(103a∼103d) 상에서 개구하는 개공 패턴(106a)과, 하층 전극(92)의 플러그용의 비아홀(103e) 상에서 개구하는 개공 패턴(106b)을 포토리소그래피에 의해 형성한다.
계속해서, 도 37의 (a)에 도시한 바와 같이, 포토레지스트(105)를 마스크로 하고, 실리콘 질화막(98)을 에칭 스토퍼로서 층간 절연막(99)을 드라이 에칭하여, 제3 배선홈 a, b를 형성한 후, 포토레지스트(105) 및 보호 재료(109)를 애싱 처리 등에 의해 제거한다.
계속해서, 도 37의 (b)에 도시한 바와 같이, 각 비아홀(103a∼103e)의 저부에 남는 실리콘 질화막(95, 35) 및 배선홈 a, b의 저부에 남는 실리콘 질화막(98)을 전면 드라이 에칭에 의해 제거한다. 이에 따라, 제3 배선홈 a와 비아홀(103a∼103d), 제3 배선홈 b와 비아홀(103e)이 일체로 된다.
계속해서, 도 38의 (a)에 도시한 바와 같이, TaN으로 이루어지는 배리어 메탈막(104), 시드 금속막으로서의 Cu막(도시되지 않음)을 스퍼터 장치에 의해 진공속에서 연속적으로 순차 형성한다. 다음에, 도 38의 (b)에 도시한 바와 같이, 배리어 메탈막(104)을 전극으로서 도금법에 의해 제3 배선홈 a, b 및비아홀(103a∼103e) 내를 매립하도록 Cu막(105)을 형성한다.
계속해서, 도 39에 도시한 바와 같이, 다마신법에 의한 Cu막의 분리를 위해, CMP법에 의해 Cu막(105)을 연마하여, 배선홈 a, b 및 비아홀(103a∼103e) 내에만 Cu막(105)을 남기고, 웨트 처리에 의해 세정하여 제3 Cu 배선(106a, 106b)을 형성한다.
이와 같이, 본 발명의 제5 실시 형태는 MIM 캐패시터의 평탄성이 확보됨으로써 용량 정밀도를 유지하는 것이 가능해짐과 함께, 제2 Cu 배선이 하층 전극 및 실리콘 질화막에 완전하게 덮어져 있기 때문에 층간 절연막에의 Cu 확산을 확실하게 방지할 수 있다.
또한, 본 실시 형태에서는 하층 전극층에 복수의 제2 Cu 배선을 접속함으로써 하층 전극에의 전하 공급 경로를 증가한 구성으로 하고, 더욱이 상층 전극 및 하층 전극의 플러그, 상층 배선을 저저항의 Cu층에서 형성하였기 때문에, 상층 전극 및 하층 전극에의 전하 공급 경로의 저저항화를 더 도모할 수 있어, 보다 Q값을 향상시키는 것이 가능해진다.
이하, 본 발명의 여러가지 양태를 부기로서 정리하여 기재한다.
(부기 1) 하나 또는 복수의 배선과,
상기 배선의 상면과 접속되어 이루어지는 하층 전극과, 상층 전극이 용량 결합하여 이루어지는 캐패시터를 갖고,
상기 하층 전극은 상기 배선의 재료의 확산을 방지하는 재료로 이루어지며, 상기 배선을 내포하는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 배선은 그 배선의 아래쪽에 형성되는 하층 배선과 접속되는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 하층 전극은 상기 배선의 상방에 형성되는 상층 배선과 직접 접속되는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 4) 상기 하층 전극은 상기 상층 배선과 접속되는 연장 영역을 갖는 것을 특징으로 하는 부기 3에 기재된 반도체 장치.
(부기 5) 상기 연장 영역은 상기 캐패시터가 형성되어 이루어지는 개구 영역을 갖는 확산 방지막의 주위 부분에 중첩되는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6) 상기 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 부기 1∼5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 상기 하층 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 8) 상기 상층 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 부기 3 또는 4에 기재된 반도체 장치.
(부기 9) 적어도 상기 캐패시터를 피복하여 이루어지는 상기 층간 절연막보다 에칭 레이트가 낮은 에칭 스토퍼막이 상기 상층 전극 상에 형성되는 것을 특징으로 하는 부기 1∼8 중 어느 하나에 기재된 반도체 장치.
(부기 10) 상기 저저항의 금속은 Cu를 함유하는 것을 특징으로 하는 부기 6∼8 중 어느 하나에 기재된 반도체 장치.
(부기 11) 하나 또는 복수의 배선을 형성하는 공정과,
상층 전극과 상기 배선의 재료의 확산을 방지하는 재료로 이루어지는 하층 전극이 용량 결합하고, 상기 하층 전극이 상기 배선을 내포하는 영역에서 상기 배선의 상면과 접속하는 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12) 상기 배선의 아래쪽에, 해당 배선과 접속되는 하층 배선을 형성하는 것 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 하층 전극과 상기 배선의 상방에 형성되는 상층 배선을 직접 접속하는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 하층 전극의 연장 영역과 상기 상층 배선을 직접 접속하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 캐패시터가 형성되어 이루어지는 개구 영역을 갖는 확산 방지막을 상기 배선 상에 형성하고, 상기 연장 영역이 상기 확산 방지막의 주위 부분에 중첩하도록 상기 하층 전극을 형성하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 부기 11∼15 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 하층 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 상층 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 19) 적어도 상기 캐패시터를 피복하여 이루어지는 층간 절연막보다 에칭 레이트가 낮은 에칭 스토퍼막을 상기 상층 전극 상에 형성하고, 상기 상층 전극까지 도통하는 비아홀을 포함하는 깊이가 다른 복수의 비아홀을 상기 층간 절연막을 에칭함으로써 형성하는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 20) 상기 저저항의 금속은 Cu를 함유하는 것을 특징으로 하는 부기 16∼18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
이상의 설명으로부터 명확해진 바와 같이, 본 발명에 따르면, 배선의 재료의 확산을 방지하는 재료로 이루어지는 하층 전극을 이용하여, 그 하층 전극이 배선을 내포하도록 하층 전극과 배선 상면을 접속함으로써, 예를 들면 Cu 배선과 같이 Cu 확산이 생길 수 있는 재료로 구성되는 배선을 캐패시터의 하층 전극과 접속한 경우, 배리어 메탈의 기능을 달성하는 하층 전극에 Cu 배선 상면이 덮어져 있기 때문에 Cu 확산 등에 의한 배선 기능의 신뢰성 저하를 방지할 수 있다.

Claims (10)

  1. 하나 또는 복수의 배선과,
    상기 배선의 상면과 접속되어 이루어지는 하층 전극과, 상층 전극이 용량 결합하여 이루어지는 캐패시터를 갖고,
    상기 하층 전극은 상기 배선의 재료의 확산을 방지하는 재료로 이루어지며, 상기 배선을 내포하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선은 그 배선의 아래쪽에 형성되는 하층 배선과 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 하층 전극은 상기 배선의 윗쪽에 형성되는 상층 배선과 직접 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 하층 전극은 상기 상층 배선과 접속되는 연장 영역을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 하층 배선은 저저항의 금속을 함유하여 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 저저항의 금속은, Cu를 함유하는 것을 특징으로 하는 반도체 장치.
  8. 하나 또는 복수의 배선을 형성하는 공정과,
    상층 전극과 상기 배선의 재료의 확산을 방지하는 재료로 이루어지는 하층 전극이 용량 결합하고, 상기 하층 전극이 상기 배선을 내포하는 영역에서 상기 배선의 상면과 접속하는 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 배선의 아래쪽에, 그 배선과 접속되는 하층 배선을 형성하는 것 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    적어도 상기 캐패시터를 피복하여 이루어지는 층간 절연막보다 에칭 레이트가 낮은 에칭 스토퍼막을 상기 상층 전극 상에 형성하며, 상기 상층 전극까지 도통하는 비아홀을 포함하는 깊이가 다른 복수의 비아홀을 상기 층간 절연막을 에칭함으로써 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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