KR20040017736A - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디램(DRAM) 제조 공정에서 반도체 기판 상의 실린더형 캐패시터에 의해 발생하는 단차를 제거하는 반도체 소자의 평탄화 방법에 관한 것이다.

본 발명의 디램 제조 공정에서 단차가 존재하고 있는 곳에 층간 제1 절연막을 일정 두께 이상 증착한 후 습식 식각 저지막(Stopping layer)을 증착하고, 습식 식각에 의하여 식각할 부분 위의 상기 습식 식각 저지막만을 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)에 의하여 제거하고, 습식 식각에 의하여 셀 영역의 높이가 코어/ 페리 영역의 높이보다 1000Å 정도 높아질 때까지 식각하고, 식각 후 남아 있는 습식 식각 저지막을 제거하고, 스핀 온 글라스(SOG; Spin On Glass)와 같이 유동성(Flow)이 좋은 계열의 제2 절연막을 증착하여 단차를 제거함으로써 반도체 소자를 평탄화 할 수 있다.

Description

반도체 소자의 평탄화 방법{Planarization Method for semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디램 제조 공정에서 반도체 기판 상의 실린더형 캐패시터에 의해 셀 영역과 코어/ 페리 영역간에 발생하는 단차를 제거하는 반도체 소자의 평탄화 방법에 관한 것이다.

디램 셀의 성능을 향상시키기 위하여는 더 큰 용량의 셀 캐패시턴스(Cell Capacitance)를 요구한다. 그런데, 같은 셀 면적에서 더 큰 용량의 셀 캐패시턴스를 얻기 위한 방법으로 셀 캐패시터(Cell Capacitor)의 실린더 형상의 안쪽 면과 바깥 면을 모두 사용하는 실린더형 캐패시터 구조(OCS Cell Capacitor; One Cylinder Storage Cell Capacitor)를 사용한다. 이러한 실린더형 캐패시터 구조에서는 단차가 실린더형 캐패시터의 높이 만큼 발생한다. 하지만, 상기한 단차를 제거하지 못한다면 후속 공정에서 큰 부담이 된다. 또한 더 큰 용량의 셀 캐패시턴스를 얻기 위하여 실린더형 캐패시터의 높이를 올리게 되면 단차는 그 만큼 증가하게 된다.

상기한 실린더형 캐패시터에 의해 발생하는 단차가 존재할 경우 다음과 같은 여러 가지 문제점이 발생한다.

첫째, 현재의 반도체 소자 제조 공정상 층간 절연막의 평탄화 공정 후에는 콘택홀 형성공정, 텅스텐막 증착공정, 플라즈마를 사용한 전면식각에 의한 콘택홀 이외의 영역에 존재하는 텅스텐막을 제거하여 텅스텐 플러그를 형성하는 공정 등이 진행된다. 하지만, 플라즈마를 사용하는 전면식각 과정에서 단차가 존재하는 영역에 증착된 텅스텐막은 잘 제거되지 않기 때문에, 이후의 금속배선 형성공정에서 누설전류 등의 문제를 유발한다.

둘째, 반도체 소자의 집적도가 높아질수록 콘택홀 이외의 영역에 존재하는 텅스텐막을 제거하는 공정으로써 플라즈마를 사용하는 전면 식각 공정 대신 화학적 기계적 연마(CMP) 공정을 선호하게 된다. 하지만, 광범위한 단차가 존재할 경우 화학적 기계적 연마 공정을 채용하는 것이 근본적으로 불가능해진다.

셋째, 광범위한 단차는 금속배선에 대한 감광막의 패터닝 공정에서 감광막 패터닝을 어렵게 만들고, 그 결과 고집적도의 금속 배선층을 만드는 데 있어 문제를 야기한다.

이하 첨부된 도면을 참조하여 종래 반도체 소자의 평탄화 방법을 설명한다.

도1 내지 도2는 종래 반도체 소자의 평탄화 방법에 따른 순서도이다.

도1을 참조하면, 종래 반도체 소자의 평탄화 방법에서는 실린더형 캐패시터가 형성된 반도체 기판위에 고온에서의 유동이 가능한 일정 두께의 보론-인을 함유한 산화막(BPSG; Boro-Phosphorus Silica Glass)을 증착한다(S11). 그리고, 사진 공정(S12, S13)에 의하여 셀 영역만이 오픈되도록 감광막을 형성한 후, 건식 식각에 의하여 셀 쪽의 높이를 어느 정도 낮춘다(S14). 그리고, 일반적인 애싱(Ashing, S15)과 스트립(Strip, S16)을 통해 사진 공정에서의 감광막을 제거한다. 그리고 국부적으로 높게 솟아 있는 부위(Pillar)를 습식 식각에 의하여 어느 정도 제거한 뒤(S17)에 다시 보론-인을 함유한 산화막을 증착(S18)하고, 이를 고온 리플로우(Reflow, S19)하여 평탄화시킴으로써 셀 영역과 코어/ 페리 영역간의 단차를 제거한다. 하지만 이 방법은 실린더형 캐패시터의 높이가 증가하면 단차를 완전하게 제거하지 못하는 문제점이 있다.

따라서, 상기한 실린더형 캐패시터의 높이가 증가하는 경우에 단차를 완전하게 제거하지 못하는 문제점을 보완하기 위하여 도2에서와 같이 화학적 기계적 연마(CMP) 방법을 도입하고 있다.

도2를 참조하면, 실린더형 캐패시터가 형성된 반도체 기판 위에, 절연막 증착(S21) 후 사진 공정(S22, S23)에 의하여 셀 영역만이 오픈되도록 감광막을 형성한 후, 건식 식각에 의하여 셀 영역에 있는 일정 두께의 절연막을 제거하여 단차를 비슷하게 만든다(S24). 이후에 일반적인 애싱(S25)과 스트립(S26)을 통해 감광막을 제거한다. 그리고 화학적 기계적 연마에 의하여 반도체 소자의 평탄화된 구조를 얻는다(S27). 그리고, 일반적인 화학적 기계적 연마 후 세정 방법에 의하여 반도체 소자의 표면을 세정한다(S28). 마지막으로 상기 반도체 소자의 상부에 캡핑(Capping) 절연막을 증착한다(S29). 하지만, 상기한 반도체 소자의 평탄화 방법은 광범위한 단차가 존재하는 경우에 화학적 기계적 연마를 반복적으로 실시함으로써 이전의 평탄화 방법들에 비하여 공정 스텝(Step)수가 증가하여 공정 처리량(Throughput)과 비용 측면에서 불리하다.

본 발명의 목적은 실린더형 캐패시터에 의해 셀 영역과 코어/ 페리 영역간에 발생하는 단차를 제거하여 반도체 소자를 평탄화하는 방법을 제시하는 것을 목적으로 한다. 또한 본 발명의 다른 목적은 평탄화 공정 수를 줄여 공정 처리량(Throughput)과 비용 측면에서 유리한 반도체 소자의 평탄화 방법을 제안하고자 하는 것이다.

도1 내지 도2는 종래 반도체 소자의 평탄화 방법의 순서도.

도3은 본 발명의 반도체 소자의 평탄화 방법의 순서도.

도4a 내지 도4f는 본 발명의 실시예에 따른 반도체 소자의 평탄화 방법에서의 단면도.

(도면의 주요 부분에 대한 부호의 설명)

10; 반도체 기판 101; 셀 영역(Cell)

102; 코어/ 페리 영역(Core/ Peri)

11; 실린더형 캐패시터(OCS Cell Capacitor)

111; 하부 전극 112; 상부 전극

12; 제1 절연막

13; 습식 식각 저지막(Stopping layer)

14; 제2 절연막

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 평탄화 방법은, 셀 영역에 실린더형 캐패시터가 형성된 반도체 기판상에 단차 이상의 높이로 제1 절연막을 증착하는 단계와; 상기 제1 절연막 위에 습식 식각 저지막을 증착하는 단계와; 셀 영역 위의 상기 습식 식각 저지막만을 화학적 기계적 연마에 의하여 제거하는 단계와; 셀 영역 위의 상기 제1 절연막만을 셀 오픈 습식 식각하는 단계와; 상기 습식 식각 저지막만을 습식 식각으로 제거하는 단계와; 상기 습식 식각 저지막이 제거된 제1 절연막 위에 제2 절연막을 증착하는 단계와; 상기 제2 절연막을 경화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법을 제시한다.

이하 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명한다.

도3은 본 발명의 일 실시예에 다른 반도체소자의 평탄화 방법의 공정 순서도이다.

도4a 내지 도4f는 본 발명의 일 실시예에 의한 반도체 소자의 평탄화 방법을 나타낸 공정 단면도이다.

도4a를 참조하면, 일반적인 반도체 소자 제조 방법에 의해 셀 영역(101)과 코어/ 페리 영역(102, Core/ Peri)으로 구분된 반도체 기판(10)상에 하부 전극(111)과 상부 전극(112), 그리고 이들 전극사이에 유전막(도면상에는 도시되지 않음)이 형성된 실린더형 캐패시터(11, OCS Cell Capacitor)를 형성한다. 셀 영역(101)에 상기 실린더형 캐패시터의 형성에 따라 셀 영역(101)과 코어/ 페리 영역(102)간에 실린더형 캐패시터의 높이만큼의 단차가 발생한다.

도4b를 참조하면, 상기 실린더형 캐패시터(11)가 형성된 반도체 소자에 제1 절연막(12)을 증착한다. 이는 실린더형 캐패시터(11)에 의해 발생된 단차를 완화하기 위한 평탄화막이다. 상기 제1 절연막(12)으로는 플라즈마를 이용한 산화막(PETEOS; Plasma Enhanced Tetraethylorthosilicate), 보론-인을 함유한 산화막(BPSG), 흐름성 있는 산화막(FOX; Flowable Oxide) 등을 이용할 수 있다.

그리고, 상기 제1 절연막(12) 위에 습식 식각 저지막(13)을 증착한다. 상기 습식 식각 저지막(13)은 상기 제1 절연막(12)을 습식 식각 공정(Cell Open Wet Etch)에 의하여 식각할 때에 코어/ 페리(102) 영역에 증착된 제1 절연막(12)이 식각되지 않도록 하는 작용을 한다. 또한 상기 습식 식각 저지막으로는 제1 절연막으로 사용되는 산화물(Oxide)과 습식 식각 선택비를 가지고 있는 실리콘 나이트라이드(SiN)를 사용하는 것이 바람직하다.

도4c를 참조하면, 셀 영역(101)의 제1 절연막(12) 위에 증착되어 있는 상기한 습식 식각 저지막(13)을 화학적 기계적 연마에 의하여 제거한다. 이는 셀 영역(101)에 존재하는 제1 절연막(12)만을 습식 식각에 의해 식각 할 수 있도록 하기 위한 것이다. 상기한 화학적 기계적 연마의 조건은 셀 영역(101)의 습식 식각 저지막(13)은 완전하게, 그러나 코어/ 페리 영역(102)의 절연막은 화학적 기계적 연마가 되지 않는 조건으로 한다.

도4d를 참조하면, 상기 습식 식각 저지막(13)을 이용하여 셀 영역(101)의 제1 절연막을 일부분(12A)만을 습식 식각에 의하여 식각한다(Cell Open Wet Etch).이때, 식각량을 조절하여 셀 영역(101)의 제1 절연막(12)의 두께가 코어/ 페리 영역(102)의 제1 절연막(12)의 두께보다 1000Å 정도 두껍게 남아 있도록 하는 것이 바람직하다.

도4e를 참조하면, 셀 영역(101)에 있는 제1 절연막(12)을 습식 식각한 후에 코어/ 페리 영역(102)에 남아 있는 습식 식각 저지막(13)을 습식 식각 공정을 통하여 제거한다. 이때 사용되는 식각 용액은 셀 영역(101) 위의 제1 절연막(12)보다는 습식 식각 저지막(13)을 주로 식각할 수 있는 선택비가 있는 식각액을 이용한다. 여기서 상기한 식각액으로는, 습식 식각 저지막으로 실리콘 나이트라이드(SiN)를 사용하는 경우에는 주로 인산 용액(H₃PO₄)을 사용하는 것이 바람직하다. 그러나 선택비가 완전할 수 없기 때문에, 셀 영역(101) 위 제1 절연막(12)도 어느 정도는 식각 될 수 있으므로, 상기의 제1 절연막(12) 식각 과정에서 식각 후 셀 영역(101)에 남아 있는 절연막 두께를 상기한 바와 같이 코어/ 페리 영역(102)의 절연막의 두께보다 약 1000Å정도 두껍게 식각하는 것이다.

도4f를 참조하면, 상기한 습식 식각 저지막(13)을 제거한 후에 제1 절연막(12)에 존재할 수 있는 단차를 제거하기 위하여 제2 절연막(14)을 기판 전면에 증착한다. 상기한 제2 절연막(14)으로 유동성이 우수한 스핀 온 글라스(SOG) 계열의 물질을 일반적인 증착 방법으로 증착한다. 이후에 상기 제2 절연막(14)을 일반적인 큐어링(Curing) 방법을 통하여 경화한다.

상기한 바와 같이 본 발명은 실린더형 캐패시터가의 형성에 따라 큰 단차를갖는 반도체 기판에 제1 절연막을 증착하고, 습식 식각 저지막을 증착한 후 화학적 기계적 연마로 셀 영역의 습식 식각 저지막을 이용하여 셀 영역(101)의 제1 절연막을 식각하여 단차를 완화시키고, 제2 절연막 증착, 경화의 공정을 거치면 반도체 소자를 평탄화시킨다.

상기에서는 본 발명의 바람직한 일 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상기한 바와 같이 본 발명의 일 실시예에 따르면, 반도체 소자의 단차를 제거하여 평탄화함으로써, 종래에 얻었던 것과 유사한 평탄도를 얻으면서 공정의 단계를 줄여 공정 처리량(Throughput)과 비용 측면에서 유리한 반도체 소자의 평탄화 방법을 제시할 수 있다.

Claims (4)

1. 셀 영역에 실린더형 캐패시터의 형성에 따라 셀 영역과 코어/ 페리 영역간에 단차가 발생된 반도체 기판상에 상기 단차 이상의 높이로 제1 절연막을 증착하는 단계와;

   상기 제1 절연막 위에 습식 식각 저지막을 증착하는 단계와;

   상기 셀 영역의 상기 식각 저지막만을 식각 하여 제1 절연막을 노출시키는 단계와;

   상기 셀 영역의 노출된 제1 절연막만을 일정 두께만큼 식각하는 단계와;

   상기 식각 저지막을 제거하는 단계와;

   제1 절연막 위에 제2 절연막을 증착하는 단계와;

   상기 제2 절연막을 경화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법
2. 청구항 1에 있어서, 상기한 습식 식각 저지막은 셀 영역에 형성된 부분은 완전하게, 코어/ 페리 영역에 형성된 부분은 식각되지 않는 조건으로 화학적 기계적 연마를 통해 식각하는 것을 특징으로 하는 반도체 소자의 평탄화 방법
3. 청구항 1에 있어서, 상기한 셀 영역의 제1 절연막은 코어/ 페리 영역의 제1 절연막의 두께보다 1000Å정도 두껍게 남아 있도록 습식 식각하는 것을 특징으로하는 반도체 소자의 평탄화 방법
4. 청구항 1에 있어서, 상기 식각 저지막은 제1 절연막과 습식 식각 선택비를 갖는 식각액을 사용하여 습식 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 평탄화 방법