KR20040050873A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20040050873A
KR20040050873A KR1020030088915A KR20030088915A KR20040050873A KR 20040050873 A KR20040050873 A KR 20040050873A KR 1020030088915 A KR1020030088915 A KR 1020030088915A KR 20030088915 A KR20030088915 A KR 20030088915A KR 20040050873 A KR20040050873 A KR 20040050873A
Authority
KR
South Korea
Prior art keywords
pattern
gate electrode
insulating film
interlayer insulating
dummy gate
Prior art date
Application number
KR1020030088915A
Other languages
English (en)
Other versions
KR100579687B1 (ko
Inventor
사이또도모히로
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20040050873A publication Critical patent/KR20040050873A/ko
Application granted granted Critical
Publication of KR100579687B1 publication Critical patent/KR100579687B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 마크 영역 주변의 층간 절연막의 디싱을 저감하는 것을 목적으로 한다. 이를 위해, 반도체 기판 상의 제1 영역에 제1 패턴을 형성하고, 상기 반도체 기판 상의 제1 영역과는 다른 영역에 제2 패턴을 형성하며, 상기 제1 및 제2 패턴을 덮도록 층간 절연막을 퇴적하고, 상기 층간 절연막 상에 포토레지스트막을 형성하며, 상기 포토레지스트막에, 포토마스크의 디바이스 패턴이 상기 제1 패턴에 대응하며, 상기 포토마스크의 위치 정렬용 마크가 상기 제2 패턴에 대응하도록 스테퍼 노광 및 현상 처리를 행하여, 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 제1 및 제2 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하며, 상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막을 평탄화 처리하여, 상기 제1 및 제2 패턴의 표면을 노출시킨다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
예를 들면, 메탈 게이트 트랜지스터는 일본 특허 공개 평4-123439에 기재된 다마신 게이트 전극 형성 프로세스를 이용하여 제조할 수 있다.
도 23의 (a)∼도 23의 (c)는 종래의 다마신 게이트 트랜지스터의 제조 공정의 일부를 나타내는 단면도이다.
도 23의 (a)에 도시한 바와 같이, 먼저, 소자 분리막으로서의 STI(Shallow Trench Isolation)(32)를 형성한 실리콘 기판(31) 상에 산화막(33)을 개재하여 더미 게이트 전극(34a, 34b)을 형성한다. 이 더미 게이트 전극(34b)의 도면 중 가로 방향의 폭은, 더미 게이트 전극(34a)의 가로 방향의 폭보다도 큰 것으로 하여 구성되어 있다. 다음으로, 더미 게이트 전극(34a, 34b)을 마스크로 하여 실리콘 기판(31)에 불순물을 주입하여, 소스 드레인 영역(35a, 35b)를 형성한다. 다음으로, 더미 게이트 전극(34a, 34b)을 덮도록 예를 들면, 산화막인 층간 절연막(36)을 퇴적한다.
다음으로, 도 23의 (b)에 도시한 바와 같이, 층간 절연막(36)을 화학 기계 연마(CMP : Chemical Mechanical Polishing)를 이용하여 평탄화하여, 더미 게이트 전극(34a, 34b)의 표면을 노출시킨다.
다음으로, 도 23의 (c)에 도시한 바와 같이, 더미 게이트 전극(34a, 34b)을 예를 들면, 케미컬 드라이 에칭(CDE : Chemical Dry Etching) 등에 의해 에칭 제거하여, 게이트홈(37a, 37b)을 형성한다. 이 후, 게이트홈(37a, 37b)에, 게이트 전극으로서의 금속(도시 생략)을 매립하여 형성한다.
[특허 문헌 1]
일본 특허 공개평12-294557호 공보
[특허 문헌 2]
일본 특허 공개평4-l23439호 공보
그러나, 이와 같은 다마신 게이트 전극의 형성 프로세스에서는 도 23의 (a)에 도시한 바와 같이, 더미 게이트 전극(34b) 상의 층간 절연막(36)이 더미 게이트 전극(34a) 상에 비해 넓은 범위로 퇴적된다. 이 때문에, CMP에서, 더미 게이트 전극(34b) 상의 연마 속도는 더미 게이트 전극(34a) 상보다도 늦어져서, CMP 종료 시에서, 도 23의 (b)에 도시한 바와 같이, 더미 게이트 전극(34b) 상에, 연마 잔류물(36b')이 생긴다. 이 때문에, 도 23의 (c)에 도시한 바와 같이, 더미 게이트 전극(34b)을 에칭 제거하고자 하여도, 잔류된 층간 절연막(36')이 스토퍼로 되어 에칭을 진행시킬 수 없다. 따라서, CMP를 보다 긴 시간 동안 행함으로써, 더미 게이트 전극(34b) 상의 층간 절연막(36')을 미리 확실하게 제거하는 것도 생각할 수 있다. 그러나, CMP의 시간을 길게 하면, 더미 게이트 전극이 없는 필드에서의 층간 절연막(36)이 오버 폴리싱되어서, 필요 이상으로 얇아지게 된다.
이 더미 게이트 전극(34b) 상에서의 연마 잔류물의 문제를 회피하기 위해서는, 후술하는 도 24의 (a) 및 도 24의 (b)에 도시한 바와 같이, CMP 공정에 앞서, 더미 게이트 전극(34b) 상에서의 층간 절연막(36)의 일부를 선택적으로 에칭 제거해 두는 것을 생각할 수 있다. 이러한 방법에 따르면, 도 24의 (b)에 도시한 바와 같이, 더미 게이트 전극(34a) 상과 더미 게이트 전극(34b) 상에서의 폴리싱 속도가 동일한 정도로 되어, 폴리싱이 전체적으로 균등하게 실시되게 된다. 따라서, 상술한 오버 폴리싱의 문제는 발생하지 않는다. 그런데, 이 방법에 의하면, 소위 디싱 문제를 야기하게 된다. 이하, 이것에 대하여 자세히 설명한다.
도 24의 (a)∼도 24의 (c), 도 25의 (a) 및 도 25의 (b)는 상술한 방법에 의해 다마신 게이트 전극을 형성하는 프로세스를 나타내는 공정별 단면도이다.
도면 중 좌측 영역 A1은 이 다마신 게이트 전극 등의 디바이스를 형성하는 디바이스 형성 영역을 나타낸다. 도면 중 우측 영역 A2는 예를 들면, 위치 정렬용 타겟이나 오정렬 검사용 타겟을 형성하는 타겟 영역을 나타낸다. 여기서, A3은 소위, 마크 영역을 나타낸다. 이 마크 영역 A3은 리소그래피 공정에서 포토마스크와 기판과의 위치 정렬을 할 때에, 레티클(포토마스크)의 위치 정렬용 마크 혹은 오정렬 검사용 타겟 형성용 마크에 대응하는 포토레지스트막의 영역이다. 이것은, 이 포토마스크를 이용한 노광 시에, 이 포토마스크의 위치 정렬용 마크 등의 패턴이 전사된 포토레지스트막의 영역이다.
이하, 이 다마신 게이트 전극의 형성 프로세스에 대하여 자세히 설명한다.
먼저, 도 24의 (a)에 도시한 바와 같이, 소자 분리막으로서의 STI(32) 및 위치 정렬용 타겟(40(1), 40(2), 40(3)) 등을 미리 형성한 기판(31) 상에, 산화막(33)을 열 산화 등에 의해 형성한 후, 폴리실리콘을 퇴적하고, 이것을 패터닝하여 더미 게이트 전극(34a, 34b)을 형성한다. 다음으로, 더미 게이트 전극(34a, 34b)을 이온 주입 마스크로 하여 불순물을 이온 주입하여 확산시켜서, 소스 드레인 영역(35a, 35b)를 형성한다. 계속해서, 더미 게이트 전극(34a, 34b)을 덮도록 실리콘 산화막 등의 층간 절연막(36)을 퇴적한다. 다음으로, 포토레지스트막을 스핀 코팅법 등에 의해 형성하고, 리소그래피 기술을 이용하여 층간 절연막(36)을 선택적으로 에칭 제거하기 위한 포토레지스트막(38)의 패턴을 형성한다.
이 포토레지스트막(38)의 패턴을 형성하는 공정에 대하여 보다 자세히 설명하면 이하와 같다.
먼저, 형성해야 할 패턴이 형성된 포토마스크(도시 생략)과 기판과의 위치 정렬을 한다. 이 위치 정렬은 포토마스크에 형성된 위치 정렬용 마크와, 기판(31)의 타겟 영역 A2에 형성된 타겟(40(2)) 등과의 위치를 정렬함으로써 행한다. 이 위치 정렬 상태에서 노광을 행하고, 또한 현상 처리를 한다. 이것에 의해, 더미 게이트 전극(34b) 상의 층간 절연막(36)을 선택적으로 제거하기 위한 레지스트막의 패턴이 형성된다. 이 노광 및 현상 처리 등에 의해서, 타겟 영역 A2에서는 당연히, 상기 위치 정렬용 마크의 패턴에 대응한 레지스트막의 패턴(CMP 보조 마스크)(39)도 형성된다. 이 CMP 보조 마스크(39)의 평면도를 도 26에 도시한다. 도 26의 D-D선에서의 CMP 보조 마스크(39)의 단면이 도 24의 (a)의 CMP 보조 마스크(39)로서 도시된다.
다음으로, 도 24의 (b)에 도시한 바와 같이, 포토레지스트막(38)을 이용하여, 더미 게이트 전극(34b) 상의 층간 절연막(36)을 RIE 등의 이방성 에칭에 의해 선택적으로 제거한다. 이 때, 당연히, 마크 영역 A3의 하측의 층간 절연막(36)도 선택적으로 에칭되어, 층간 절연막(36)이 에칭 제거된 후에는 실리콘 기판(31)(또는, 산화막(33))이 노출된다.
다음으로, 도 24의 (c)에 도시한 바와 같이, 층간 절연막(36)을 CMP에 의해 평탄화하여, 더미 게이트 전극(34a, 34b)의 표면을 노출시킨다.
다음으로, 도 25의 (a)에 도시한 바와 같이. 노출된 더미 게이트 전극(34a,34b)을 에칭 제거하여, 게이트홈(42a, 42b)을 형성한다.
이 후, 도 25의 (b)에 도시한 바와 같이, 실리콘 기판(31)의 표면에 노출된 산화막(30)을 에칭 제거한 후, 예를 들면 산화물에 의한 게이트 절연막(50)을 에칭 제거 후의 실리콘 기판(31) 상에 형성하고, 게이트홈(42a, 42b)에 폴리실리콘 또는 메탈 등을 매립하여, 게이트 전극(43a, 43b)을 형성한다.
그러나, 상술한 CMP 공정(도 24의 (c))에서는 마크 영역 A3의 바로 아래의 실리콘 기판(31)의 일부 이외의 마크 영역 A3의 주변부에서의 층간 절연막(36)의 일부도 폴리싱된다. 즉, 패턴 영역 A3의 주변부에서의 층간 절연막(36)의 패턴(막 두께)이 변동하게 된다. 이것을 디싱(41)이라 한다. 층간 절연막(36)의 막 두께가 변동하면, 예를 들면, 층간 절연막(36) 위에 다른 층을 형성하는 공정 등에서, 위치 정렬 타겟으로서 예를 들면, 타겟(40(1), 40(3)) 등을 이용하는 경우에, 이들 타겟(40(1), 40(3))의 판독 오차가 커지기도 한다. 타겟(40(1), 40(3)) 등의 판독 오차가 커지면, 기판 상에서의 각 층간의 오정렬 등을 야기하는 위험성도 증대한다.
본 발명은, 상기 문제점에 감안하여 이루어진 것으로, 그 목적은 마크 영역의 주변부에서의 층간 절연막의 디싱이 저감된 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1의 (a)∼ 도 1의 (c)는 본 발명의 제1 실시예에 의해 다마신 게이트 트랜지스터를 제조하는 공정의 도중까지를 나타내는 단면도.
도 2의 (a) 및 도 2의 (b)는 본 발명의 제1 실시예로서의 도 1의 (c)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 3의 (a) 및 도 3의 (b)는 본 발명의 제1 실시예로서의 도 2의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 4의 (a) 및 도 4의 (b)는 본 발명의 제1 실시예로서의 도 3의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 5는 도 2의 (a)의 마크 영역에서의 평면도를 도시하는 도면.
도 6의 (a)∼도 6의 (c)는 본 발명의 제2 실시예에 의해 다마신 게이트 트랜지스터를 제조하는 공정의 도중까지를 나타내는 단면도.
도 7의 (a) 및 도 7의 (b)는 본 발명의 제2 실시예로서의 도 6의 (c)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 8의 (a) 및 도 8의 (b)는 본 발명의 제2 실시예로서의 도 7의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 9의 (a) 및 도 9의 (b)는 본 발명의 제2 실시예로서의 도 8의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 10의 (a)∼도 10의 (c)는 본 발명의 제3 실시예에 의해 다마신 게이트 트랜지스터를 제조하는 공정의 도중까지를 나타내는 단면도.
도 11의 (a) 및 도 11의 (b)는 본 발명의 제3 실시예로서의 도 10의 (c)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 12의 (a) 및 도 12의 (b)는 본 발명의 제3 실시예로서의 도 11의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 13의 (a) 및 도 13의 (b)는 본 발명의 제3 실시예로서의 도 12의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 14의 (a) 및 도 14의 (b)는 본 발명의 제3 실시예로서의 도 13의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 15의 (a) 및 도 15의 (b)는 본 발명의 제3 실시예에 대응하는 본 발명을 이루기 이전에 실시하고 있었던, 측벽부를 포함한 다마신 게이트 전극을 형성하는 공정의 일부를 나타내는 도면.
도 16의 (a)∼도 16의 (c)는 본 발명의 제4 실시예에 의해 다마신 게이트 트랜지스터를 제조하는 공정의 도중까지를 나타내는 단면도.
도 17의 (a) 및 도 17의 (b)는 본 발명의 제4 실시예로서의 도 16의 (c)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 18의 (a) 및 도 18의 (b)는 본 발명의 제4 실시예로서의 도 17의 (b)에계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 19의 (a) 및 도 19의 (b)는 본 발명의 제4 실시예로서의 도 18의 (b)에 계속되는 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 20은 도 17의 (a)의 마크 영역에서의 평면도를 도시하는 도면.
도 21의 (a)∼도 21의 (d)는 본 발명의 제4 실시예에 대응하는, 본 발명을 이루기 이전에 실시하고 있었던, 다마신 게이트 트랜지스터의 제조 공정의 일부를 나타내는 단면도.
도 22는 도 21의 (a)의 마크 영역에서의 평면도를 도시하는 도면.
도 23의 (a)∼도 23의 (c)는 종래의 다마신 게이트 트랜지스터의 제조 공정의 일부를 나타내는 단면도.
도 24의 (a)∼도 24의 (c)는 종래의 다른 다마신 게이트 트랜지스터의 제조 공정의 도중까지를 나타내는 단면도.
도 25의 (a) 및 도 25의 (b)는 도 24의 (b)에 계속되는 종래의 다른 다마신 게이트 트랜지스터의 제조 공정을 나타내는 단면도.
도 26은 도 24의 (a)의 마크 영역에서의 평면도를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2(1), 2(2), 2(3) : 타겟
3a, 3b : 더미 게이트 전극(제1 패턴)
3c : 더미 게이트 전극(제2 패턴, 디싱 방지 패턴)
4 : 층간 절연막
5 : 포토레지스트막
6 : CMP 보조 마스크
7a : STI
7b : 버퍼 산화막
8a, 8b : 소스 드레인 영역
9a, 9b, 9c : 게이트홈
10a, 10b : 게이트 전극(제3 패턴)
10c : 게이트 전극
11, 13 : 실리콘 질화막
12 : 실리콘 산화막
15 : 타겟
16 : CMP 보조 마스크
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상의 제1 영역에 제1 패턴을 형성하고, 상기 반도체 기판 상의 제1 영역과는 다른 영역에 제2 패턴을 형성하며, 상기 제1 및 제2 패턴을 덮도록 층간 절연막을 퇴적하고, 상기 층간 절연막 상에 포토레지스트막을 형성하며, 상기 포토레지스트막에, 포토마스크의 디바이스 패턴이 상기 제1 패턴에 대응하며, 상기 포토마스크의 위치 정렬용 마크가 상기 제2 패턴에 대응하도록 스테퍼 노광 및 현상 처리를 행하여, 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 제1 및 제2 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하며, 상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막을 평탄화 처리하여, 상기 제1 및 제2 패턴의 표면을 노출시키는 것으로서 구성된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 디바이스 형성 영역에 더미 게이트 전극을 형성함과 함께, 상기 반도체 기판의 타겟 영역에 디싱 방지 패턴을 형성하고, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴을 덮도록 층간 절연막을 형성하며, 상기 층간 절연막 상에 포토레지스트막을 형성한 후, 포토마스크에서의 위치 정렬용 마크 혹은 오정렬 검사용 타겟 형성용 마크를 상기 디싱 방지 패턴에 대응시켜서 노광 및 현상 처리함으로써, 상기 더미 게이트 전극 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하기 위한 포토레지스트 패턴, 및 상기 마크에 대응한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하며, 상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막을 화학 기계 연마에 의해 평탄화하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴의 표면을 노출시켜서, 상기 더미 게이트 전극을 제거하고, 게이트 전극을 매립하여 형성하는 것으로서 구성된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 디바이스 형성 영역에 더미 게이트 전극을 형성함과 함께, 상기 반도체 기판의 타겟 영역에 디싱 방지 패턴을 형성하고, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴을 덮도록 제1 질화막을 형성하며, 상기 더미 게이트 전극의 양측에 질화막을 포함하는 측벽을 형성하고, 전면에 층간 절연막을 형성하며, 상기 층간 절연막 상에 포토레지스트막을 형성한 후, 포토마스크에서의 위치 정렬용 마크 혹은 오정렬 검사용 타겟 형성용 마크를 상기 디싱 방지 패턴에 대응시켜서 노광 및 현상 처리함으로써, 상기 더미 게이트 전극 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하기 위한 포토레지스트 패턴 및 상기 마크에 대응한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하고, 상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막 및 상기 제1 질화막을 화학 기계 연마하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴의 표면을 노출시켜서, 상기 더미 게이트 전극을 제거하고, 게이트 전극을 매립하여 형성하는 것으로서 구성된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 디바이스 형성 영역에 더미 게이트 전극을 형성함과 함께, 상기 반도체 기판의 타겟 영역에 디싱 방지 패턴을 형성하고, 상기 디싱 방지 패턴을 선택적으로 에칭하여 패턴홈을 형성하며, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴을 덮도록 층간 절연막을 퇴적하여, 상기 패턴홈에 층간 절연막을 매립함으로써, 포토마스크와의 위치 정렬용타겟을 형성하고, 상기 층간 절연막 상에 포토레지스트막을 형성한 후, 포토마스크에서의 위치 정렬용 마크 혹은 오정렬 검사용 타겟 형성용 마크를 상기 디싱 방지 패턴에 형성된 상기 타겟에 대응시켜서 노광 및 현상 처리함으로써, 상기 더미 게이트 전극 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하기 위한 포토레지스트 패턴 및 상기 마크에 대응한 포토레지스트 패턴을 형성하며, 상기 포토레지스트 패턴을 이용하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하고, 상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막을 화학 기계 연마에 의해 평탄화하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴의 표면을 노출시켜서, 상기 더미 게이트 전극을 제거하고, 상기 게이트홈에 게이트 전극을 매립하여 형성하는 것으로서 구성된다.
본 발명의 반도체 장치는, 반도체 소자가 형성된 제1 영역과, 포토마스크와의 위치 정렬용 타겟이 형성된 제2 영역을 갖는 반도체 기판을 포함한 반도체 장치로서, 상기 제1 영역 위에 형성된 제1 패턴과, 상기 제2 영역 위에 형성된 제2 패턴과, 상기 제1 및 제2 패턴 주위에 형성된 표면이 평탄한 층간 절연막과, 상기 제2 패턴의 주변이며 또한 상기 반도체 기판의 내부에 형성된 위치 정렬용 타겟을 포함한 것으로서 구성된다.
이하, 도면을 참조하면서, 본 발명의 실시예에 대하여 설명한다.
(제1 실시예)
본 실시예에서는, 마크 영역의 주변부에서의 층간 절연막의 디싱을 방지하기 위한 기본적인 원리를 나타내는 형태를 도면을 이용하여 설명한다.
도 1의 (a)∼ 도 1의 (c), 도 2의 (a) 및 도 2의 (b), 도 3의 (a) 및 도 3의 (b), 도 4의 (a) 및 도 4의 (b)는, 본 발명의 제1 실시예를 이용하여 다마신 게이트 트랜지스터를 제조하는 공정을 나타내는 공정별 단면도이다.
이들 도 1의 (a)∼도 4의 (b)에서, 도면 중 좌측 영역 A1은 다마신 게이트 트랜지스터 등의 디바이스를 형성하는 디바이스 형성 영역 A1을 나타낸다. 도면 중 우측 영역 A2는 포토마스크(레티클)와의 위치 정렬용 타겟이나 오정렬 검사용 타겟 등을 형성하는 타겟 영역을 나타낸다.
이하, 이 다마신 게이트 트랜지스터의 제조 공정에 대하여 설명한다.
먼저, 도 1의 (a)에 도시한 바와 같이, 소자 분리막으로서의 STI(Shallow Trench Isolation)(7a)를 형성한 실리콘 기판(1)의 디바이스 형성 영역 A1에, 버퍼 산화막(7b)을 열 산화 등에 의해 형성한 후, 폴리실리콘을 퇴적하고 이것을 패터닝하여, 더미 게이트 전극(제1 패턴)(3a, 3b)을 형성한다. 이 때, 타겟 영역 A2의 마크 영역 A3(도 2의 (a) 참조)의 하측에는, 마크 영역 A3의 주변부에서의 층간 절연막(4)의 디싱을 방지하기 위한 더미 게이트 전극(디싱 방지 패턴, 제2 패턴)(3c)을 형성한다. 더미 게이트 전극(3b)의 도면에 도시한 가로 방향의 폭은 더미 게이트 전극(3a)의 가로 방향의 폭보다도 크게 되어 있다.
상술한 마크 영역 A3은 리소그래피 공정에서 포토마스크와 기판과의 위치 정렬을 할 때에, 포토마스크의 오정렬 검사용 타겟 형성용 마크 혹은 위치 정렬용 마크에 대응하는 포토레지스트막의 영역을 말한다. 이것은, 이 포토마스크를 이용한 노광 시에, 이 포토마스크의 위치 정렬용 마크 등의 패턴이 전사되는 포토레지스트막의 영역이다.
계속해서, 더미 게이트 전극(3a, 3b)을 이온 주입 마스크로 하여 반도체 기판(1)에 불순물을 주입하여 확산시켜서, 소스 드레인 영역(8a, 8b)을 형성한다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)을 덮도록 층간 절연막(4)을 퇴적한다.
다음으로, 도 1의 (c)에 도시한 바와 같이, 층간 절연막(4)의 전면에 포토레지스트막(5)을 스핀 코팅법 등에 의해 형성한다.
다음으로, 도 2의 (a)에 도시한 바와 같이, 포토마스크(도시 생략)와 기판과의 위치 정렬을 행하여 스테퍼 노광 및 현상 처리를 행하고, 포토마스크의 디바이스 패턴을 큰 면적의 더미 게이트 전극(3b) 상에서의 포토레지스트막에 형성한다. 이 포토마스크와 기판과의 위치 정렬은 포토마스크의 오정렬 검사용 타겟 형성용 마크 혹은 위치 정렬용 마크를 디싱 방지 패턴(3c)에 대응시킨 상태로 한다. 따라서, 상술한 노광 및 현상 처리에서, 디싱 방지 패턴(더미 패턴)(3c)의 상측에서는 당연히, 포토마스크의 오정렬 검사용 타겟 형성용 마크 혹은 위치 정렬용 마크에 대응하는 포토레지스트막의 패턴(CMP 보조 마스크)(6)이 형성된다. 이 CMP 보조 마스크(6) 및 마크 영역 A3의 평면도를 도 5에 도시한다. 도 5에 도시한 바와 같이, CMP 보조 마스크(6)는 대략 십자형의 평면 패턴을 갖고 있다. 도 5의 A-A선에서의 CMP 보조 마스크(6)의 단면이, 도 2의 (a)의 CMP 보조 마스크(6)에 대응한다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 포토레지스트막(5) 및 CMP 보조 마스크(6)를 이용하여, 층간 절연막(4)을 이방성 에칭인 예를 들면, 반응성 이온에칭(RIE : Reactive Ion Etching)을 행하여, 선택적으로 제거한다.
다음으로, 도 3의 (a)에 도시한 바와 같이, 에칭에 이용된 포토레지스트막(5) 및 CMP 보조 마스크(6)를 제거한다.
다음으로, 도 3의 (b)에 도시한 바와 같이, 층간 절연막(4)을 화학 기계 연마(CMP:Chemical Mechanical Polishing)하여 평탄화함으로써, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)의 표면을 노출시킨다. 이 때, 층간 절연막(4)의 CMP는 전체적으로 균등하게 행해지기 때문에, 더미 게이트 전극(3b) 및 디싱 방지 패턴(3c) 상에서의 폴리싱 잔류물은 가급적에 저감된다.
다음으로, 도 4의 (a)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c), 및 이들 하측에서의 버퍼 산화막(7b)을 에칭 제거하여, 게이트홈(9a, 9b, 9c)을 형성한다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 게이트홈(9a, 9b, 9c)의 바닥측에 노출된 실리콘 기판(1)의 표면에 산화물 등에 의한 게이트 절연막(20)을 형성한다. 그리고, 게이트홈(9a, 9b, 9c) 내에 게이트 전극(10a, 10b)(제3 패턴) 및 게이트 전극(10c)을 매립하여 형성한다. 구체적으로는, 게이트 전극으로 되는 금속 재료를 게이트홈(9a, 9b, 9c)을 매립하도록 퇴적한 후, 이 금속 재료를 CMP에 의해 평탄화함으로써, 게이트 전극(10a, 10b, 10c)을 형성한다. 단, 게이트홈(9c)에는 목적에 따라 다른 재료를 매립하도록 하여도 된다.
이상과 같이, 본 실시예에 따르면, 층간 절연막의 형성 공정 전에, 마크 영역의 하측에 디싱 방지 패턴을 형성해 두도록 하였기 때문에, 층간 절연막의 퇴적후에 이 층간 절연막에 CMP를 행하여도, 마크 영역의 주변부에서의 층간 절연막의 디싱이 생기게 하지는 않는다. 즉, 마크 영역의 주변부에서의 패턴으로의 영향을 가급적이면 저감하면서, 다마신 게이트 전극을 층간 절연막에 매립하여 형성할 수 있다.
또, 마크 영역의 하측에 형성하는 디싱 방지 패턴의 패턴(더미 패턴) 형상은 포토레지스트막의 패터닝 처리를 행하는 스캐너(노광 장치)의 얼라인먼트 사양에 따른 위치 정렬 마크를 갖는 마스크를 이용함으로써, 본 실시예에서 나타내는 십자형의 형상 이외의 형상도 가질 수 있다.
(제2 실시예)
본 실시예에서는, 제1 실시예를 보다 구체적으로 적용한 경우에 대하여 설명한다. 즉, 실리콘 기판의 타겟 영역에 형성되어 있는 위치 정렬용 타겟에, 포토마스크에 형성되어 있는 위치 정렬용 마크를 정렬하여 노광 및 현상 처리를 행하는 공정을 거쳐 다마신 게이트 전극을 형성하는 경우에, 마크 영역의 주변부의 디싱을 방지하는 형태에 대하여 설명한다.
도 6의 (a)∼도 6의 (c), 도 7의 (a) 및 도 7의 (b), 도 8의 (a) 및 도 8의 (b), 도 9의 (a) 및 도 9의 (b)는, 본 발명의 제2 실시예를 이용하여 다마신 게이트 트랜지스터를 제조하는 공정을 나타내는 단면도이다.
이하, 이 다마신 게이트 트랜지스터의 제조 공정에 대하여 설명한다.
먼저, 도 6의 (a)에 도시한 바와 같이, 소자 분리막으로서의 STI(7a) 및 위치 정렬용 타겟(2(1)∼2(3)) 등을 형성한 실리콘 기판(1) 상에, 버퍼 산화막(7b)을열 산화 등에 의해 형성하며, 폴리실리콘을 퇴적하고 이것을 패터닝하여, 더미 게이트 전극(3a, 3b)을 형성한다. 이 때, 마크 영역 A3(도 7의 (a) 참조)의 하측에는 디싱 방지 패턴(3c)을 형성한다. 계속해서, 더미 게이트 전극(3a, 3b)을 이온 주입 마스크로 하여 불순물을 주입하여 확산시켜서, 소스 드레인 영역(8a, 8b)을 형성한다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)을 덮도록 층간 절연막(4)을 퇴적한다.
다음으로, 도 6의 (c)에 도시한 바와 같이, 층간 절연막(4)의 전면에 포토레지스트막(5)을 스핀 코팅법 등에 의해 형성한다.
다음으로, 도 7의 (a)에 도시한 바와 같이, 리소그래피 기술을 이용하여, 더미 게이트 전극(3b) 상에서의 층간 절연막(4)을 선택적으로 제거하기 위한 패턴을 형성한다. 보다 상세하게는, 예를 들면, 포토마스크의 위치 정렬용 마크 중 하나와, 마크 영역 A3의 하측에 형성된 타겟(2(2))과의 위치 정렬을 한 상태에서, 노광 및 현상 처리 등을 한다. 이 때, 당연히, 포토레지스트막(5)의 마크 영역 A3에서는, 포토마스크의 위치 정렬용 마크의 패턴에 대응하여 CMP 보조 마스크(6)가 형성된다.
이 후에는, 제1 실시예와 마찬가지의 공정을 거쳐, 다마신 게이트 트랜지스터를 완성시킨다.
즉, 도 7의 (b)에 도시한 바와 같이, 포토레지스트막(5) 및 CMP 보조 마스크(6)를 이용하여, 더미 게이트 전극(3b) 및 디싱 방지 패턴(3c) 상에서의 층간 절연막(4)을 선택적으로 에칭한다.
다음으로, 도 8의 (a)에 도시한 바와 같이, 에칭에 이용된 포토레지스트막(5) 및 CMP 보조 마스크(6)를 제거한다.
다음으로, 도 8의 (b)에 도시한 바와 같이, 층간 절연막(4)을 CMP에 의해 평탄화하여, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)의 표면을 노출시킨다.
다음으로, 도 9의 (a)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c), 및 이들 하측에서의 버퍼 산화막(7b)을 제거하여, 게이트홈(9a, 9b, 9c)을 형성한다.
다음으로, 도 9의 (b)에 도시한 바와 같이, 게이트홈(9a, 9b, 9c)의 바닥측에 노출된 실리콘 기판(1)의 표면에 게이트 절연막(20)을 형성한다. 그리고, 게이트홈(9a, 9b, 9c) 내에, 게이트 전극(10a, 10b, 10c)을 매립하여 형성한다.
이상과 같이, 본 실시예에 따르면, 층간 절연막의 형성 공정 전에, 마크 영역의 하측에 디싱 방지 패턴을 형성해 두도록 하였기 때문에, 층간 절연막의 퇴적 후에 이 층간 절연막의 CMP를 실시하여도, 마크 영역의 주변부에서의 층간 절연막에 디싱이 생기게 하지는 않는다. 따라서, 예를 들면, 후 공정에서 포토마스크와 기판과의 위치 정렬을 위해 도 9의 (b)에서의 타겟(2(1), 2(3))을 이용하는 경우에서도, 상술한 바와 같이 타겟(2(1), 2(3)) 상에서의 층간 절연막의 디싱을 방지하도록 했기 때문에, 이들의 타겟(2(1), 2(3))을 높은 정밀도로 판독할 수 있다. 이와 같이, 타겟(2(1), 2(3))을 높은 정밀도로 판독할 수 있도록 함으로써, 기판 상에서의 각 층간의 오정렬 등을 일으킬 가능성을 저감할 수 있다.
(제3 실시예)
본 실시예에서는, 측벽부를 포함한 다마신 게이트 전극을 형성하는 경우에, 마크 영역의 주변에서의 디싱을 방지하는 형태에 대하여 설명한다.
도 10의 (a)∼도 10의 (c), 도 11의 (a) 및 도 11의 (b), 도 12의 (a) 및 도 12의 (b), 도 13의 (a) 및 도 13의 (b), 도 14의 (a) 및 도 14의 (b)는 본 발명의 제3 실시예를 이용하여 다마신 게이트 트랜지스터를 제조하는 공정을 나타내는 단면도이다.
이하, 이 다마신 게이트 트랜지스터의 제조 공정에 대하여 설명한다.
먼저, 도 10의 (a)에 도시한 바와 같이, 제1 실시예와 마찬가지로 하여, 소자 분리막으로서의 STI(7a)를 형성한 실리콘 기판(1) 상에, 버퍼 산화막(7b)을 열 산화 등에 의해 형성하며, 폴리실리콘을 퇴적하고, 이것을 패터닝하여, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)을 형성한다. 계속해서, 실리콘 기판(1)에 불순물을 주입하여, 소스 드레인 영역(8a, 8b)을 형성한다.
다음으로, 도 10의 (a)에 도시한 바와 같이, 다마신 게이트홈의 가로 폭을 규정하기 위한 실리콘 질화막(11)을 전면에 형성한다.
다음으로, 도 10의 (b) 및 도 10의 (c)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)의 측벽부를 형성한다. 보다 상세하게는, 산화막을 CVD법 등에 의해 전면에 퇴적시키고, 산화막과 질화막(11)을 RIE에 의해 에치백하여, 도 10의 (b)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)의 각각의 양측에 실리콘 산화막(12)을 형성한다. 이 후, 실리콘 질화막을 퇴적하여, 도 10의 (c)에 도시한 바와 같이, 실리콘 질화막(13)을 형성한다.
이 후에는, 제1 실시예와 마찬가지의 공정을 거쳐, 다마신 게이트 트랜지스터를 완성시킨다.
즉, 도 11(a)에 도시한 바와 같이, 전면에 걸쳐 층간 절연막(4)을 퇴적한다.
다음으로, 도 11의 (b)에 도시한 바와 같이, 층간 절연막(4)의 전면에 포토레지스트막(5)을 스핀 코팅법 등에 의해 형성한다.
다음으로, 도 12의 (a)에 도시한 바와 같이, 리소그래피 기술을 이용하여, 더미 게이트 전극(3b) 상의 층간 절연막(4)을 선택적으로 제거하기 위한 패턴을 형성한다. 이 때, 포토레지스트막(5)의 마크 영역 A3에서는 당연히, CMP 보조 마스크(6)가 형성된다.
다음으로, 도 12의 (b)에 도시한 바와 같이, 포토레지스트막(5) 및 CMP 보조 마스크(6)를 이용하여, 더미 게이트 전극(3b) 및 디싱 방지 패턴(3c) 상에서의 층간 절연막(4)을 선택적으로 에칭한다.
다음으로, 도 13의 (a)에 도시한 바와 같이, 에칭에 이용된 포토레지스트막(5) 및 CMP 보조 마스크(6)를 제거한다.
다음으로, 도 13의 (b)에 도시한 바와 같이, 층간 절연막(4)을 CMP에 의해 평탄화하여, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)의 표면을 노출시킨다.
다음으로, 도 14의 (a)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b)과 디싱 방지 패턴(3c), 및 이들 하측에서의 버퍼 산화막(7b)을 제거하여, 게이트홈(9a,9b, 9c)을 형성한다.
다음으로, 도 14의 (b)에 도시한 바와 같이, 게이트홈(9a, 9b, 9c)의 바닥측에 노출된 실리콘 기판(1)의 표면에 게이트 절연막(20)을 형성한다. 그리고, 게이트홈(9a, 9b, 9c) 내에 게이트 전극(10a, 10b, 10c)을 매립하여 형성한다.
도 15의 (a) 및 도 15의 (b)는, 본 발명을 이루기 이전에 실시하고 있었던, 측벽부를 포함한 다마신 게이트 전극을 형성하는 공정의 일부를 타겟 영역 A2에 도시한 것이다. 도 15의 (b)에 도시한 바와 같이, 마크 영역 A3 주변의 층간 절연막(4)에 CMP 공정에서 디싱(41)이 형성되어, 마크 영역 A3의 주변의 패턴에 영향을 미치고 있다.
이상과 같이, 본 실시예에 따르면, 측벽부를 포함하는 다마신 게이트 전극을 형성하는 경우에서도, 마크 영역의 주변에서의 층간 절연막의 디싱을 방지할 수 있다.
(제4 실시예)
본 실시예에서는 더미 게이트 전극과 동일층 상에서 타겟 영역에 포토마스크와의 위치 정렬용 타겟을 형성하며, 또한 이 위치 정렬용 타겟을 포토마스크와의 위치 정렬에 이용한 경우에, 마크 영역의 주변에서의 디싱을 방지하는 형태에 대하여 설명한다.
도 16의 (a)∼ 도 16의 (c), 도 17의 (a) 및 도 17의 (b), 도 18의 (a) 및 도 18의 (b), 도 19의 (a) 및 도 19의 (b)는, 본 발명의 제4 실시예를 이용하여 다마신 게이트 트랜지스터를 제조하는 공정을 나타내는 단면도이다.
이하, 이 다마신 게이트 트랜지스터의 제조 공정에 대하여 설명한다.
먼저, 도 16의 (a)에 도시한 바와 같이, STI(7a)를 형성한 실리콘 기판(1) 상에, 버퍼 산화막(7b)을 개재하여, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)을 형성한다. 계속해서, 더미 게이트 전극(3a, 3b)을 마스크로 하여 실리콘 기판(1)에 불순물을 주입하여, 소스 드레인 영역(8a, 8b)을 형성한다.
다음으로, 도 16의 (a)에 도시한 바와 같이, 리소그래피 기술을 이용하여, 포토마스크와의 위치 정렬용 타겟을 형성하기 위한 홈 패턴(14)을 디싱 방지 패턴(3c)에 형성한다.
다음으로, 도 16의 (b)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)을 덮도록 층간 절연막(4)을 퇴적한다. 이 때, 디싱 방지 패턴(3c)의 홈 패턴(14)에 층간 절연막(4)이 매립되어, 위치 정렬용 타겟(15)이 형성된다(도 20 참조).
다음으로, 도 16의 (c)에 도시한 바와 같이, 층간 절연막(4)의 전면에 포토레지스트막(5)을 형성한다.
다음으로, 도 17의 (a)에 도시한 바와 같이, 리소그래피 기술을 이용하여, 더미 게이트 전극(3b) 상의 층간 절연막(4)을 선택적으로 제거하기 위한 패턴을 형성한다. 즉, 포토마스크에 형성되어 있는 위치 정렬용 마크 중 하나를 디싱 방지 패턴(3c)에 형성되어 있는 타겟(15)에 정렬하여 포토마스크와 기판과의 위치 정렬을 한다. 이 위치 정렬 상태에서 노광하고, 또한 현상 처리 등을 행한다. 이 때, 도 17의 (a)에 도시한 바와 같이, 포토레지스트막(5)의 마크 영역 A3에는 포토마스크의 위치 정렬 마크에 대응하여 CMP 보조 마스크(16)가 형성된다. 이 CMP 보조 마스크(16)를 포함하는 마크 영역 A3의 평면도를 도 20에 도시한다. 도 20의 B-B선에서의 CMP 보조 마스크(16)의 단면이, 도 17의 (a)의 CMP 보조 마스크(16)에 대응한다.
이 후에는, 제1 실시예와 동등한 공정을 거쳐, 다마신 게이트 트랜지스터를 완성시킨다.
즉, 도 17의 (b)에 도시한 바와 같이, 포토레지스트막(5) 및 CMP 보조 마스크(6)를 이용하여, 더미 게이트 전극(3b) 및 디싱 방지 패턴(3c) 상에서의 층간 절연막(4)을 선택적으로 에칭한다.
다음으로, 도 18의 (a)에 도시한 바와 같이, 에칭에 이용된 포토레지스트막(5) 및 CMP 보조 마스크(16)를 제거한다.
다음으로, 도 18의 (b)에 도시한 바와 같이, 층간 절연막(4)을 CMP에 의해 평탄화하여, 더미 게이트 전극(3a, 3b) 및 디싱 방지 패턴(3c)의 표면을 노출시킨다.
다음으로, 도 19의 (a)에 도시한 바와 같이, 더미 게이트 전극(3a, 3b)과 디싱 방지 패턴(3c), 및 이들 하측에서의 버퍼 산화막(7b)을 제거하여, 게이트홈(9a, 9b, 9c)을 형성한다.
다음으로, 도 19의 (b)에 도시한 바와 같이, 게이트홈(9a, 9b, 9c)의 바닥측에 노출된 실리콘 기판(1)의 표면에 게이트 절연막(20)을 형성한다. 그리고, 게이트홈(9a, 9b, 9c) 내에 게이트 전극(10a, 10b, 10c)을 매립하여 형성한다.
도 21의 (a)∼도 21의 (d)는, 본 발명을 이루기 이전에 실시하고 있었던, 다마신 게이트 전극을 형성하는 공정의 일부를 타겟 영역 A2에 도시한 것이다.
도 22는, 도 21의 (a)에서의 타겟(43) 및 CMP 보조 마스크(16)를 도시하는 평면도이다. 도 22의 C-C선에서의 타겟(43) 및 CMP 보조 마스크(16)의 단면이, 도 21의 (a)의 타겟(43) 및 CMP 보조 마스크(16)에 대응한다.
도 21의 (d)에 도시한 바와 같이, 마크 영역 A3의 주변의 층간 절연막(4)에 디싱(37)이 형성되며, 층간 절연막(4)의 패턴에 영향이 미치고 있다. 또, 이 예에서는 도 21의 (a)에 도시한 바와 같이, 타겟(얼라인먼트 라인)(43)을 소위, 포지티브 패턴으로서 구성하고 있는 데에 반하여, 본 실시예에서는 도 19의 (b)에 도시한 바와 같이 네거티브 패턴으로서 구성하고 있다.
이상과 같이, 본 실시예에 의해 마크 영역 주변에서의 층간 절연막의 디싱을 방지할 수 있다. 또한, 위치 정렬용 타겟을 디싱 방지 패턴에 매립하도록 형성하였기 때문에, CMP 공정을 실시하여도, 이 매립된 타겟이 소실되지는 않는다. 따라서, 후 공정에서도, 이 매립된 타겟을 위치 정렬을 위해 다시 이용할 수 있다. 본 발명은, 상기 실시예에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않은 범위 내에서 여러가지로 변형하여 실시할 수 있다.
예를 들면, 포토마스크의 마크에 대응하여 형성되는 CMP 보조 마스크의 형상은, 상기 실시예에서 나타낸 형상에 한정되는 것은 아니다. 또한, 더미 게이트 전극과 동일한 층에 형성되는 더미 패턴(디싱 방지 패턴)의 형상도, 상기 실시예에 한정되는 것은 아니다.
또한, 위치 정렬·오정렬 검사용 타겟의 패턴은, 기계 검사용 패턴 이외에 눈으로 확인하여 검사하기 위한 버니어 패턴도 포함된다.
또한, 본 실시예는 다마신 게이트 전극을 형성하는 경우 뿐만 아니라, STI나 배선층 등의 디바이스 패턴을 형성하는 경우에 대해서도 적용할 수 있다.
또한, 본 실시예에서는, 더미 게이트 전극을, 다결정 실리콘막만으로 이루어지는 단층 구조로서 구성하였지만, 예를 들면, 다결정 실리콘막과 실리콘 질화막에 의한 2중 구조로서 구성하여도 된다.
또한, 본 실시예에서는 게이트홈에 매립하여 형성하는 게이트 전극을 CMP를 이용하여 형성하였지만, 예를 들면, 리소그래피 기술 및 RIE 등의 이방성 에칭을 이용하여 형성하여도 된다. 또, 게이트 전극을 본 실시예와 같이 단일한 종류의 금속만으로 구성할 필요는 없으며, 복수의 금속을 혼합 및 반응시킨 것으로서 형성하여도 된다. 또한, 기판 위에 형성하는 복수의 게이트 전극을 전부 동일한 구조의 것으로서 구성할 필요는 없으며, 복수 종류의 게이트 전극을 1개의 기판 위에 형성하도록 하여도 된다.
또한, 본 실시예에서는 게이트 절연막으로서 산화막을 이용하였지만, 게이트 절연막에는 산화막 이외에 퇴적막, 고유전체막 등도 이용할 수 있다.
본 발명에 의해, 마크 영역 주변에서의 층간 절연막의 디싱을 저감함으로써, 기판 위에 적층되는 각 층간의 오정렬을 저감시켜서, 이에 따라 수율을 향상시킬 수 있다.

Claims (14)

  1. 반도체 기판 상의 제1 영역에 제1 패턴을 형성하며,
    상기 반도체 기판 상의 제1 영역과는 다른 영역에 제2 패턴을 형성하고,
    상기 제1 및 제2 패턴을 덮도록 층간 절연막을 퇴적하며,
    상기 층간 절연막 상에 포토레지스트막을 형성하고,
    상기 포토레지스트막에, 포토마스크의 디바이스 패턴이 상기 제1 패턴에 대응하여, 상기 포토마스크의 위치 정렬용 마크가 상기 제2 패턴에 대응하도록 스테퍼 노광 및 현상 처리를 행하여, 포토레지스트 패턴을 형성하며,
    상기 포토레지스트 패턴을 이용하여 상기 제1 및 제2 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하고,
    상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막을 평탄화 처리하여, 상기 제1 및 제2 패턴의 표면을 노출시키는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 층간 절연막을 화학 기계 연마에 의해 평탄화 처리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 포토마스크에는 오정렬 검사용 타겟 형성용 마크가 형성되어 있으며,상기 층간 절연막의 퇴적 공정 전에, 상기 오정렬 검사용 타겟 형성용 마크에 대응시켜서 상기 제2 패턴을 형성해 두는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 평탄화 처리 후 상기 제1 패턴을 제거하며, 상기 제1 패턴의 제거 후의 홈에 제3 패턴을 매립하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제3 패턴으로서 트랜지스터의 게이트 전극을 매립하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 층간 절연막의 퇴적 전에, 상기 제1 패턴을 마스크로 하여, 상기 반도체 기판에 불순물을 주입하여 상기 트랜지스터의 소스 드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 제1 패턴의 제거 공정과 동일한 공정에서 상기 제2 패턴을 제거한 후, 상기 제2 패턴의 제거 후의 홈에, 상기 제3 패턴과 동일한 재료를 매립하는 것을특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 패턴과 상기 제2 패턴을 동일한 공정에 의해 동일한 재료를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 패턴 상의 포토레지스트 패턴은, 대략 십자형의 평면 패턴을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 디바이스 형성 영역에 더미 게이트 전극을 형성함과 함께, 상기 반도체 기판의 타겟 영역에 디싱 방지 패턴을 형성하며,
    상기 더미 게이트 전극 및 상기 디싱 방지 패턴을 덮도록 층간 절연막을 형성하고,
    상기 층간 절연막 위에 포토레지스트막을 형성한 후, 포토마스크의 디바이스 패턴이 상기 더미 게이트 전극에 대응하며, 상기 포토마스크에서의 위치 정렬용 마크 혹은 오정렬 검사용 타겟 형성용 마크가 상기 디싱 방지 패턴에 대응하도록 스테퍼 노광 및 현상 처리함으로써, 포토레지스트 패턴을 형성하며,
    상기 포토레지스트 패턴을 이용하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하고,
    상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막을 화학 기계 연마에 의해 평탄화하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴의 표면을 노출시키며,
    상기 더미 게이트 전극을 제거하고, 게이트 전극을 매립하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판의 디바이스 형성 영역에 더미 게이트 전극을 형성함과 함께, 상기 반도체 기판의 타겟 영역에 디싱 방지 패턴을 형성하며,
    상기 더미 게이트 전극 및 상기 디싱 방지 패턴을 덮도록 질화막을 형성하며, 상기 더미 게이트 전극의 양측에 질화막을 포함하는 측벽을 형성하고,
    전면에 층간 절연막을 형성하며,
    상기 층간 절연막 상에 포토레지스트막을 형성한 후, 포토마스크의 디바이스 패턴이 상기 더미 게이트 전극에 대응하며, 상기 포토마스크에서의 위치 정렬용 마크 혹은 오정렬 검사용 타겟 형성용 마크가 상기 디싱 방지 패턴에 대응하도록 스테퍼 노광 및 현상 처리함으로써, 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이용하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하며,
    상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막 및 상기 질화막을 화학 기계 연마하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴의 표면을 노출시키고,
    상기 더미 게이트 전극을 제거하고, 게이트 전극을 매립하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판의 디바이스 형성 영역에 더미 게이트 전극을 형성함과 함께, 상기 반도체 기판의 타겟 영역에 디싱 방지 패턴을 형성하며,
    상기 디싱 방지 패턴을 선택적으로 에칭하여 패턴홈을 형성하고,
    상기 더미 게이트 전극 및 상기 디싱 방지 패턴을 덮도록 층간 절연막을 퇴적하여 상기 패턴홈에 층간 절연막을 매립함으로써, 상기 디싱 방지 패턴에 포토마스크와의 위치 정렬용 타겟을 형성하며,
    상기 층간 절연막 상에 포토레지스트막을 형성한 후, 포토마스크의 디바이스 패턴이 상기 더미 게이트 전극에 대응하며, 상기 포토마스크에서의 위치 정렬용 마크 혹은 오정렬 검사용 타겟 형성용 마크가 상기 디싱 방지 패턴에 형성된 상기 타겟에 대응하도록 스테퍼 노광 및 현상 처리함으로써, 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이용하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴 상에서의 상기 층간 절연막을 선택적으로 에칭 제거하며,
    상기 포토레지스트 패턴을 제거한 후, 상기 층간 절연막을 화학 기계 연마에 의해 평탄화하여, 상기 더미 게이트 전극 및 상기 디싱 방지 패턴의 표면을 노출시키고,
    상기 더미 게이트 전극을 제거하고, 상기 게이트홈에 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 소자가 형성된 제1 영역과, 포토마스크와의 위치 정렬용 타겟이 형성된 제2 영역을 갖는 반도체 기판을 포함한 반도체 장치에 있어서,
    상기 제1 영역 위에 형성된 제1 패턴과,
    상기 제2 영역 위에 형성된 제2 패턴과,
    상기 제1 및 제2 패턴 주위에 형성된 표면이 평탄한 층간 절연막과,
    상기 제2 패턴의 주변이며 또한 상기 반도체 기판의 내부에 형성된 위치 정렬용 타겟
    을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 패턴은 배선인 것을 특징으로 하는 반도체 장치.
KR1020030088915A 2002-12-10 2003-12-09 반도체 장치 및 반도체 장치의 제조 방법 KR100579687B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002358248A JP3958199B2 (ja) 2002-12-10 2002-12-10 半導体装置及び半導体装置の製造方法
JPJP-P-2002-00358248 2002-12-10

Publications (2)

Publication Number Publication Date
KR20040050873A true KR20040050873A (ko) 2004-06-17
KR100579687B1 KR100579687B1 (ko) 2006-05-15

Family

ID=32758020

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030088915A KR100579687B1 (ko) 2002-12-10 2003-12-09 반도체 장치 및 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US7084022B2 (ko)
JP (1) JP3958199B2 (ko)
KR (1) KR100579687B1 (ko)
CN (1) CN1259698C (ko)
TW (1) TWI254380B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521966B1 (ko) * 2003-04-29 2005-10-17 매그나칩 반도체 유한회사 씨모스 이미지센서의 제조방법
JP2007035768A (ja) * 2005-07-25 2007-02-08 Toshiba Corp 合わせずれ検査用マークの形成方法及び半導体装置の製造方法
JP4630778B2 (ja) * 2005-09-15 2011-02-09 シャープ株式会社 アライメントマークの形成方法
JP2009105280A (ja) * 2007-10-24 2009-05-14 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US9000525B2 (en) 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
US9978647B2 (en) * 2015-12-28 2018-05-22 United Microelectronics Corp. Method for preventing dishing during the manufacture of semiconductor devices
US10304685B2 (en) * 2017-08-14 2019-05-28 United Microelectronics Corp. Manufacturing method of integrated circuit
JP2019054150A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法および半導体ウェハ
US11152270B2 (en) * 2019-12-01 2021-10-19 Winbond Electronics Corp. Monitoring structure for critical dimension of lithography process
CN113643979A (zh) * 2021-07-20 2021-11-12 上海华力集成电路制造有限公司 Hv cmos cmp方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3029653B2 (ja) 1990-09-14 2000-04-04 株式会社東芝 半導体装置の製造方法
US6054355A (en) 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP2000294557A (ja) 1999-04-05 2000-10-20 Sony Corp 研磨して使用する電子装置
US6468849B1 (en) * 1999-06-11 2002-10-22 Texas Instruments Incorporated Methods and devices for optimized digital and analog CMOS transistor performance in deep submicron technology
KR20020008999A (ko) 2000-07-22 2002-02-01 이준석 원격 주문 시스템 및 그 방법
US6924090B2 (en) * 2001-08-09 2005-08-02 Neomax Co., Ltd. Method of recording identifier and set of photomasks

Also Published As

Publication number Publication date
JP3958199B2 (ja) 2007-08-15
TW200416889A (en) 2004-09-01
KR100579687B1 (ko) 2006-05-15
CN1507012A (zh) 2004-06-23
JP2004193268A (ja) 2004-07-08
TWI254380B (en) 2006-05-01
US7084022B2 (en) 2006-08-01
US20050127460A1 (en) 2005-06-16
CN1259698C (zh) 2006-06-14

Similar Documents

Publication Publication Date Title
US7709275B2 (en) Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor
US6043133A (en) Method of photo alignment for shallow trench isolation chemical-mechanical polishing
US20080157206A1 (en) Semiconductor device and manufacturing method of the same
US6335560B1 (en) Semiconductor device having a mark section and a dummy pattern
US8574988B2 (en) Method for forming semiconductor device
KR100579687B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US6080635A (en) Method of photo alignment for shallow trench isolation with chemical mechanical polishing
JP3645142B2 (ja) 半導体ウエハの処理方法ならびに半導体装置の製造方法
US6165878A (en) Method of manufacturing semiconductor device
US6979651B1 (en) Method for forming alignment features and back-side contacts with fewer lithography and etch steps
JP3651344B2 (ja) 半導体装置の製造方法
KR100995142B1 (ko) 반도체소자의 컨택홀 형성방법
JPH09260647A (ja) 半導体装置およびその製造方法
US6191041B1 (en) Method of fabricating semiconductor device
KR100275334B1 (ko) 반도체소자의제조방법
KR100307560B1 (ko) 반도체소자의 제조방법
KR20010093668A (ko) 얕은 트렌치 분리 소자 형성 방법
KR100944344B1 (ko) 반도체소자의 제조방법
KR20010011003A (ko) 반도체소자의 제조방법
KR100261867B1 (ko) 모스 트랜지스터의 게이트 전극 및 그 형성 방법
KR100973260B1 (ko) 반도체소자의 트랜지스터 형성방법
KR20000045365A (ko) 반도체소자의 트랜지스터 형성방법
KR20060108035A (ko) 플래쉬 메모리 소자의 제조방법
JP2002050682A (ja) 半導体装置の製造方法およびレチクルマスク
JP2000216236A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160404

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 14