JP2000294557A - 研磨して使用する電子装置 - Google Patents
研磨して使用する電子装置Info
- Publication number
- JP2000294557A JP2000294557A JP9776599A JP9776599A JP2000294557A JP 2000294557 A JP2000294557 A JP 2000294557A JP 9776599 A JP9776599 A JP 9776599A JP 9776599 A JP9776599 A JP 9776599A JP 2000294557 A JP2000294557 A JP 2000294557A
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- JP
- Japan
- Prior art keywords
- electronic device
- polishing
- dummy pattern
- pattern
- chip
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】 例えばＣＭＰ法による研磨を行っても、必要
チップには悪影響を与えることのない、研磨して使用す
る電子装置を提供する。 【解決手段】 配線材料が成膜された基材に回路パター
ンを形成し、該回路パターンおよび回路パターンの周囲
の上に少なくとも絶縁層を形成してなる平面状の研磨対
象物を研磨した後、該研磨対象物を必要部分と不要部分
とに切断して使用する電子装置（半導体装置）におい
て、前記不要部分にダミーパターン１を形成した。
チップには悪影響を与えることのない、研磨して使用す
る電子装置を提供する。 【解決手段】 配線材料が成膜された基材に回路パター
ンを形成し、該回路パターンおよび回路パターンの周囲
の上に少なくとも絶縁層を形成してなる平面状の研磨対
象物を研磨した後、該研磨対象物を必要部分と不要部分
とに切断して使用する電子装置（半導体装置）におい
て、前記不要部分にダミーパターン１を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、研磨して使用する
電子装置に関し、特にウエハ上に成膜した回路パターン
の上に、更に形成した絶縁層等を研磨し、その後更に必
要部分を切断して使用する、研磨して使用する電子装置
に関する。
電子装置に関し、特にウエハ上に成膜した回路パターン
の上に、更に形成した絶縁層等を研磨し、その後更に必
要部分を切断して使用する、研磨して使用する電子装置
に関する。
【０００２】
【従来の技術】近年、超ＬＳＩ等の半導体装置における
表面の平坦化手法としてＣＭＰ(chemical mechanical p
olish)法が注目されている。このＣＭＰ法は、シリカ粒
子を含む研磨液（スラリー）を注ぎながら定盤に貼り付
けた研磨パッドに、回路パターンや絶縁層等を形成した
ウエハ（基材）を押しつけ、該ウエハに荷重をかけなが
ら定盤を回転させて、ウエハ表面の凸部のみを選択的に
研磨する方法である。
表面の平坦化手法としてＣＭＰ(chemical mechanical p
olish)法が注目されている。このＣＭＰ法は、シリカ粒
子を含む研磨液（スラリー）を注ぎながら定盤に貼り付
けた研磨パッドに、回路パターンや絶縁層等を形成した
ウエハ（基材）を押しつけ、該ウエハに荷重をかけなが
ら定盤を回転させて、ウエハ表面の凸部のみを選択的に
研磨する方法である。
【０００３】ところで、図３に示すように、ウエハを切
断して必要なチップを取得する場合には、ウエハ１００
における所定の円１０１の内側に完全に正方形のチップ
が形成される部分（必要チップ）と、正方形のチップが
円１０１にかかってしまう部分（不要チップ、図中ドッ
トを付した部分）とが生じる。
断して必要なチップを取得する場合には、ウエハ１００
における所定の円１０１の内側に完全に正方形のチップ
が形成される部分（必要チップ）と、正方形のチップが
円１０１にかかってしまう部分（不要チップ、図中ドッ
トを付した部分）とが生じる。
【０００４】このウエハ１００に対し、その後の配線工
程等を終了した状態（半製品と称する）の断面図を図４
（Ａ）に示す。図４（Ａ）に示すように、半製品１１０
においては、パターン間隔を有する回路パターン部（正
常部）１１２と、パターン間隔の無い配線材料のベタ塗
り部（不要チップ部）１１３とが生じる。そして、回路
パターン部１１２とベタ塗り部１１３の上に更に窒化膜
１１４と絶縁膜１１５とを形成する。
程等を終了した状態（半製品と称する）の断面図を図４
（Ａ）に示す。図４（Ａ）に示すように、半製品１１０
においては、パターン間隔を有する回路パターン部（正
常部）１１２と、パターン間隔の無い配線材料のベタ塗
り部（不要チップ部）１１３とが生じる。そして、回路
パターン部１１２とベタ塗り部１１３の上に更に窒化膜
１１４と絶縁膜１１５とを形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
構成（図３、図４（Ａ）参照）の半製品１１０に対して
ＣＭＰ法を適用すると、図４（Ｂ）に示すように、平坦
化が悪化するおそれがあり、その結果、回路パターン部
（正常部）１１２のチップにも悪影響を及ぼすことが懸
念される。
構成（図３、図４（Ａ）参照）の半製品１１０に対して
ＣＭＰ法を適用すると、図４（Ｂ）に示すように、平坦
化が悪化するおそれがあり、その結果、回路パターン部
（正常部）１１２のチップにも悪影響を及ぼすことが懸
念される。
【０００６】また、以上の懸念の解消手段として例えば
外周部の不要チップにもパターニングする手段が考えら
れるが、パターンの微細化が進み、また周辺部なので露
光フォーカスを合わせ難く、フォーカスが合わないこと
が考えられる。この場合には、図５に示すように、レジ
ストパターン１１３Ａが極端に細くなったり、断面がテ
ーパー形状（逆台形）になったりし、パターンそのもの
が正常部まで飛散し、正常なチップまで不良化させるお
それがあった。
外周部の不要チップにもパターニングする手段が考えら
れるが、パターンの微細化が進み、また周辺部なので露
光フォーカスを合わせ難く、フォーカスが合わないこと
が考えられる。この場合には、図５に示すように、レジ
ストパターン１１３Ａが極端に細くなったり、断面がテ
ーパー形状（逆台形）になったりし、パターンそのもの
が正常部まで飛散し、正常なチップまで不良化させるお
それがあった。
【０００７】そこで本発明の課題は、例えばＣＭＰ法に
よる研磨を行っても、必要チップには悪影響を与えるこ
とのない、研磨して使用する電子装置を提供することで
ある。
よる研磨を行っても、必要チップには悪影響を与えるこ
とのない、研磨して使用する電子装置を提供することで
ある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に本発明は、配線材料が成膜された基材に回路パターン
を形成し、該回路パターンおよび回路パターンの周囲の
上に別の層を形成してなる平面状の研磨対象物を研磨し
た後、該研磨対象物を必要部分と不要部分とに切断して
使用する電子装置において、前記不要部分にダミーパタ
ーンを形成したことを特徴とする。
に本発明は、配線材料が成膜された基材に回路パターン
を形成し、該回路パターンおよび回路パターンの周囲の
上に別の層を形成してなる平面状の研磨対象物を研磨し
た後、該研磨対象物を必要部分と不要部分とに切断して
使用する電子装置において、前記不要部分にダミーパタ
ーンを形成したことを特徴とする。
【０００９】このようにすれば、必要部分および不要部
分の両方に別の層（例えば絶縁層）を形成した場合に、
図２（Ａ）に示すように、回路パターン部（正常部）お
よびダミーパターン部（不要チップ部）の両者に凹凸が
略均等に形成されるので、研磨パッドで加圧して研磨し
た際に、回路パターン部およびダミーパターン部が均等
に研磨され、研磨面を均一に平坦化することができる。
分の両方に別の層（例えば絶縁層）を形成した場合に、
図２（Ａ）に示すように、回路パターン部（正常部）お
よびダミーパターン部（不要チップ部）の両者に凹凸が
略均等に形成されるので、研磨パッドで加圧して研磨し
た際に、回路パターン部およびダミーパターン部が均等
に研磨され、研磨面を均一に平坦化することができる。
【００１０】
【発明の実施の形態】以下、本発明を図示の実施例に基
づいて説明する。なお、既に説明した部分には同一符号
を付し、重複記載を省略する。
づいて説明する。なお、既に説明した部分には同一符号
を付し、重複記載を省略する。
【００１１】図１は本実施例の平面図であって、（Ａ）
はウエハ１００の全体図、（Ｂ）は不要チップ部分の一
例の拡大図、（Ｃ）は不要チップ部分の別の例の拡大図
である。
はウエハ１００の全体図、（Ｂ）は不要チップ部分の一
例の拡大図、（Ｃ）は不要チップ部分の別の例の拡大図
である。
【００１２】図１（Ａ）に示すように、ウエハ１００上
の円１０１がかかる部分が不要チップであり（ドットを
付して示す）、円１０１の内側が必要チップである（ド
ットを付していない部分）。そして、前記不要チップの
部分（図２の不要チップ部）の全てに、図１（Ｂ）に示
すように、配線部材（例えば、銅箔）により、マトリク
ス状に矩形のダミーパターン１を形成する。また、円１
０１の内側には必要チップを形成する。
の円１０１がかかる部分が不要チップであり（ドットを
付して示す）、円１０１の内側が必要チップである（ド
ットを付していない部分）。そして、前記不要チップの
部分（図２の不要チップ部）の全てに、図１（Ｂ）に示
すように、配線部材（例えば、銅箔）により、マトリク
ス状に矩形のダミーパターン１を形成する。また、円１
０１の内側には必要チップを形成する。
【００１３】ダミーパターン１の幅としては、２〜３μ
以上の大きな幅が好ましい。その理由は、ダミーパター
ン露光時のフォーカスずれに基づくレジスト形状の悪化
が発生しても、ダミーパターンが正常部へ飛散しないよ
うにするためである。
以上の大きな幅が好ましい。その理由は、ダミーパター
ン露光時のフォーカスずれに基づくレジスト形状の悪化
が発生しても、ダミーパターンが正常部へ飛散しないよ
うにするためである。
【００１４】また、前述の如くダミーパターン１に対応
したマスクを使用して不要チップの領域のみにダミーパ
ターンを形成する（図１（Ａ）参照）。この場合、露光
手順としては、先ず必要チップの領域のマスク（図示せ
ず）を用いて露光を完了し、次にマスクを不要チップ領
域のマスクに交換して、不要チップの領域にダミーパタ
ーンを露光する。
したマスクを使用して不要チップの領域のみにダミーパ
ターンを形成する（図１（Ａ）参照）。この場合、露光
手順としては、先ず必要チップの領域のマスク（図示せ
ず）を用いて露光を完了し、次にマスクを不要チップ領
域のマスクに交換して、不要チップの領域にダミーパタ
ーンを露光する。
【００１５】図２（Ａ）は、以上のようにして作成した
半製品１１０Ａの断面図である。ここに、１は前述のダ
ミーパターン、２は窒化膜、３は絶縁膜である。そし
て、半製品１１０ＡをＣＭＰ法により研磨すると、図２
（Ｂ）に示すように、研磨の際の研磨パットによる加圧
力が表面の凹凸により正常部と不要チップ部の両方がほ
ぼ同一研磨量（研磨の深さ）で研磨され、それに伴いほ
ぼ均等に加圧されるので、研磨面が均一に平坦化され
る。
半製品１１０Ａの断面図である。ここに、１は前述のダ
ミーパターン、２は窒化膜、３は絶縁膜である。そし
て、半製品１１０ＡをＣＭＰ法により研磨すると、図２
（Ｂ）に示すように、研磨の際の研磨パットによる加圧
力が表面の凹凸により正常部と不要チップ部の両方がほ
ぼ同一研磨量（研磨の深さ）で研磨され、それに伴いほ
ぼ均等に加圧されるので、研磨面が均一に平坦化され
る。
【００１６】また、ダミーパターンの形状としては、図
１（Ｃ）に示すように、短冊状のダミーパターン１Ａを
繰り返し形成してもよい。
１（Ｃ）に示すように、短冊状のダミーパターン１Ａを
繰り返し形成してもよい。
【００１７】更に、ダミーパターンは、該ダミーパター
ンを形成するレイヤーに最適なパターン幅，形状にする
ことにより、いずれのレイヤーにも本発明を適用するこ
とが可能である。
ンを形成するレイヤーに最適なパターン幅，形状にする
ことにより、いずれのレイヤーにも本発明を適用するこ
とが可能である。
【００１８】更にまた、本実施例では半導体装置の場合
について説明したが、本発明を厚膜磁気ヘッド等にも適
用可能であることは勿論である。
について説明したが、本発明を厚膜磁気ヘッド等にも適
用可能であることは勿論である。
【００１９】
【発明の効果】以上説明したように本発明によれば、不
要チップの部分にダミーパターンを形成し、更にその上
に別の層（絶縁層等）を形成した場合に、必要チップの
部分と不要チップの部分の両方に凹凸が形成されるよう
にしているので、ＣＭＰ法等の研磨の際に、必要チップ
の部分と不要チップの部分とに加わる力を均等化するこ
とができ、その結果、研磨部の平坦化を達成することが
できる。
要チップの部分にダミーパターンを形成し、更にその上
に別の層（絶縁層等）を形成した場合に、必要チップの
部分と不要チップの部分の両方に凹凸が形成されるよう
にしているので、ＣＭＰ法等の研磨の際に、必要チップ
の部分と不要チップの部分とに加わる力を均等化するこ
とができ、その結果、研磨部の平坦化を達成することが
できる。
【図１】本発明の実施例の平面図であって、（Ａ）はウ
エハを示す図、（Ｂ）はダミーパターンの一例の拡大
図、（Ｃ）はダミーパターンの別例の拡大図である。
エハを示す図、（Ｂ）はダミーパターンの一例の拡大
図、（Ｃ）はダミーパターンの別例の拡大図である。
【図２】同実施例の断面図であって、（Ａ）は研磨前の
状態の図、（Ｂ）は研磨後の状態の図である。
状態の図、（Ｂ）は研磨後の状態の図である。
【図３】従来例のウエハの平面図である。
【図４】従来例のウエハを使用した半製品を示す断面図
であって、（Ａ）は研磨前の状態の図、（Ｂ）は研磨後
の状態の図である。
であって、（Ａ）は研磨前の状態の図、（Ｂ）は研磨後
の状態の図である。
【図５】従来例の不要チップ部にパターンを形成した場
合の不都合を説明する図である。
合の不都合を説明する図である。
１，１Ａ…ダミーパターン、２…窒化膜、３，３Ａ…絶
縁膜、１００…ウエハ、１１０Ａ…半製品、１１２…正
常部（必要部）に形成した回路パターン
縁膜、１００…ウエハ、１１０Ａ…半製品、１１２…正
常部（必要部）に形成した回路パターン
Claims (6)
- 【請求項１】 配線材料が成膜された基材に回路パター
ンを形成し、該回路パターンおよび回路パターンの周囲
の上に別の層を形成してなる平面状の研磨対象物を研磨
した後、該研磨対象物を必要部分と不要部分とに切断し
て使用する電子装置において、 前記不要部分にダミーパターンを形成したことを特徴と
する研磨して使用する電子装置。 - 【請求項２】 前記ダミーパターンは、矩形状の配線部
材をマトリクス状に複数配置したことを特徴とする請求
項１記載の研磨して使用する電子装置。 - 【請求項３】 前記ダミーパターンは、短冊状の配線部
材を並列に複数配置したことを特徴とする請求項１記載
の研磨して使用する電子装置。 - 【請求項４】 前記ダミーパターンの幅を２μ以上にし
たことを特徴とする請求項１乃至請求項３のいずれかに
記載の研磨して使用する電子装置。 - 【請求項５】 前記電子装置は、半導体装置であること
を特徴とする請求項１乃至請求項４のいずれかに記載の
研磨して使用する電子装置。 - 【請求項６】 前記電子装置は、厚膜磁気ヘッド装置で
あることを特徴とする請求項１乃至請求項４のいずれか
に記載の研磨して使用する電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9776599A JP2000294557A (ja) | 1999-04-05 | 1999-04-05 | 研磨して使用する電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9776599A JP2000294557A (ja) | 1999-04-05 | 1999-04-05 | 研磨して使用する電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294557A true JP2000294557A (ja) | 2000-10-20 |
Family
ID=14200973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9776599A Pending JP2000294557A (ja) | 1999-04-05 | 1999-04-05 | 研磨して使用する電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294557A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084022B2 (en) | 2002-12-10 | 2006-08-01 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including forming a pattern, an interlayer insulation film, exposing the patterning and flattening |
| WO2008111177A1 (ja) * | 2007-03-13 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
| JP2009016477A (ja) * | 2007-07-03 | 2009-01-22 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1999
- 1999-04-05 JP JP9776599A patent/JP2000294557A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084022B2 (en) | 2002-12-10 | 2006-08-01 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including forming a pattern, an interlayer insulation film, exposing the patterning and flattening |
| WO2008111177A1 (ja) * | 2007-03-13 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
| JP2009016477A (ja) * | 2007-07-03 | 2009-01-22 | Nec Electronics Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051208 |