JP2000216236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000216236A JP2000216236A JP11017294A JP1729499A JP2000216236A JP 2000216236 A JP2000216236 A JP 2000216236A JP 11017294 A JP11017294 A JP 11017294A JP 1729499 A JP1729499 A JP 1729499A JP 2000216236 A JP2000216236 A JP 2000216236A
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- Element Separation (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 工程数を増やすことなく、マスクの位置合わ
せ精度測定用の溝及びトレンチの絶縁膜のディッシング
を防止し、ＣＭＰ法による平坦化後に、基板上に絶縁膜
が残ることから由来する歩留まりの低下を抑制すること
を課題とする。 【解決手段】 マスクの位置合わせ精度測定用の一対の
溝間で、該溝からマスクの位置合わせ精度測定を行いう
る距離離れ、かつ所定幅の一対のパターンと、トレンチ
及びトレンチの端部から所定幅の領域を覆いうるパター
ンを有するマスクを形成し、一対の溝及び一対のパター
ンを用いてマスクの位置合わせを行った後、異方性エッ
チング法及びＣＭＰ法により一対の溝及びトレンチ内以
外の基板上の絶縁膜を除去して平坦化することからなる
半導体装置の製造方法により上記課題を解決する。
せ精度測定用の溝及びトレンチの絶縁膜のディッシング
を防止し、ＣＭＰ法による平坦化後に、基板上に絶縁膜
が残ることから由来する歩留まりの低下を抑制すること
を課題とする。 【解決手段】 マスクの位置合わせ精度測定用の一対の
溝間で、該溝からマスクの位置合わせ精度測定を行いう
る距離離れ、かつ所定幅の一対のパターンと、トレンチ
及びトレンチの端部から所定幅の領域を覆いうるパター
ンを有するマスクを形成し、一対の溝及び一対のパター
ンを用いてマスクの位置合わせを行った後、異方性エッ
チング法及びＣＭＰ法により一対の溝及びトレンチ内以
外の基板上の絶縁膜を除去して平坦化することからなる
半導体装置の製造方法により上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。更に詳しくは、本発明は、マスクの位置
合わせ工程及び化学的機械研磨法による平坦化工程を含
み、トレンチ素子分離領域を有する半導体装置の製造方
法に関する。
方法に関する。更に詳しくは、本発明は、マスクの位置
合わせ工程及び化学的機械研磨法による平坦化工程を含
み、トレンチ素子分離領域を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】通常、
ＭＯＳ型半導体装置において素子分離領域を形成するに
はＬＯＣＯＳ（Local Oxidation of Silicon）法が用い
られている。近年、半導体装置の微細化に伴い素子分離
領域の寸法の微細化も望まれているが、ＬＯＣＯＳ法に
より形成された素子分離領域は、微細化しすぎると電気
的な素子分離耐圧を十分確保できるような膜厚が得られ
ず、更に、いわゆるバーズ・ビークによる素子分離領域
の寸法シフトも制御困難となるという問題があった。
ＭＯＳ型半導体装置において素子分離領域を形成するに
はＬＯＣＯＳ（Local Oxidation of Silicon）法が用い
られている。近年、半導体装置の微細化に伴い素子分離
領域の寸法の微細化も望まれているが、ＬＯＣＯＳ法に
より形成された素子分離領域は、微細化しすぎると電気
的な素子分離耐圧を十分確保できるような膜厚が得られ
ず、更に、いわゆるバーズ・ビークによる素子分離領域
の寸法シフトも制御困難となるという問題があった。
【０００３】これらの問題を解決する素子分離法とし
て、トレンチ素子分離法が知られている。トレンチ素子
分離法では、基板にトレンチ（素子分離領域形成用の
溝）を作り、基板全面に絶縁膜を堆積した後、この絶縁
膜をシリコン基板のトレンチにのみ残して除去すること
によりトレンチ素子分離領域を形成している。この絶縁
膜の除去手法としてＣＭＰ（化学的機械研磨法：Chemic
al Mechanical Polishing）法により研磨して除去する
手法が提唱されている。ここで、実際の半導体装置にお
いて、素子分離領域の幅が１００μｍ以上になる場合が
ある。この領域内ではＣＭＰ法による絶縁膜の除去後
に、トレンチ内の絶縁膜の厚さが他の素子分離領域より
も数十〜数百ｎｍ程度薄くなることがある。この現象
は、ディッシング（Dishing）と呼ばれている。ディッ
シングを防ぐための技術を図３（ａ）〜（ｄ）と図４に
示す。図３（ｂ）は、図４のＢ−Ｂ線の概略断面図であ
る。
て、トレンチ素子分離法が知られている。トレンチ素子
分離法では、基板にトレンチ（素子分離領域形成用の
溝）を作り、基板全面に絶縁膜を堆積した後、この絶縁
膜をシリコン基板のトレンチにのみ残して除去すること
によりトレンチ素子分離領域を形成している。この絶縁
膜の除去手法としてＣＭＰ（化学的機械研磨法：Chemic
al Mechanical Polishing）法により研磨して除去する
手法が提唱されている。ここで、実際の半導体装置にお
いて、素子分離領域の幅が１００μｍ以上になる場合が
ある。この領域内ではＣＭＰ法による絶縁膜の除去後
に、トレンチ内の絶縁膜の厚さが他の素子分離領域より
も数十〜数百ｎｍ程度薄くなることがある。この現象
は、ディッシング（Dishing）と呼ばれている。ディッ
シングを防ぐための技術を図３（ａ）〜（ｄ）と図４に
示す。図３（ｂ）は、図４のＢ−Ｂ線の概略断面図であ
る。
【０００４】シリコン基板１１上にシリコン酸化膜２１
（約０．００５〜０．０４μｍ）を形成し、シリコン窒
化膜３１（約０．０５〜０．３μｍ）を堆積する。な
お、シリコン窒化膜３１は、ＣＭＰ法により望まない領
域が研磨されるのを防ぐ役割を有する。この後、フォト
リソグラフィ法及び異方性エッチング法により、回路領
域Ｘにおいてトレンチ４１を、位置合わせ精度測定マー
ク領域Ｙにおいてマスクの位置合わせ精度測定の際に使
用される精度測定用溝（誤認識禁止用溝）７１を形成す
る。次に、基板１１全面にＣＶＤ法により絶縁膜５１を
積層することにより、トレンチ４１及び溝７１を絶縁膜
５１で埋め込む。これら工程により、図３（ａ）のよう
に、溝７１間、溝７１とトレンチ４１間及び、トレンチ
４１間の広い領域では、堆積した絶縁膜と同じ厚さの凸
型の絶縁膜が形成され、トレンチ４１間の狭い領域で
は、堆積した絶縁膜より高さの低い凸型の絶縁膜が形成
される。
（約０．００５〜０．０４μｍ）を形成し、シリコン窒
化膜３１（約０．０５〜０．３μｍ）を堆積する。な
お、シリコン窒化膜３１は、ＣＭＰ法により望まない領
域が研磨されるのを防ぐ役割を有する。この後、フォト
リソグラフィ法及び異方性エッチング法により、回路領
域Ｘにおいてトレンチ４１を、位置合わせ精度測定マー
ク領域Ｙにおいてマスクの位置合わせ精度測定の際に使
用される精度測定用溝（誤認識禁止用溝）７１を形成す
る。次に、基板１１全面にＣＶＤ法により絶縁膜５１を
積層することにより、トレンチ４１及び溝７１を絶縁膜
５１で埋め込む。これら工程により、図３（ａ）のよう
に、溝７１間、溝７１とトレンチ４１間及び、トレンチ
４１間の広い領域では、堆積した絶縁膜と同じ厚さの凸
型の絶縁膜が形成され、トレンチ４１間の狭い領域で
は、堆積した絶縁膜より高さの低い凸型の絶縁膜が形成
される。
【０００５】次に、フォトレジストを絶縁膜５１全面に
塗布した後、回路領域Ｘの広い領域上にフォトリソグラ
フィ法により、トレンチ４１上及びトレンチ４１の端部
から所定幅Ｆの領域上以外のフォトレジストを除去して
開口部を有するマスク６１を形成する。次に、異方性エ
ッチング法により、開口部下の絶縁膜４１を除去する。
ここで、所定幅Ｆを、一定値以下にすると、ＣＭＰ法で
の絶縁膜４１の研磨速度が速まりかつ、広い領域と狭い
領域の研磨量がほぼ均一になる。そのため、トレンチ上
の絶縁膜のオーバー・エッチ量が減ることとなる。従っ
て、素子分離領域のディッシングを防ぐことができる
（図３（ｃ）参照）。一方、位置合わせ精度測定マーク
領域Ｙでは、フォトレジストを絶縁膜５１上に塗布した
後、所定幅Ｃの開口部を有するマスク６１が形成され
る。ここで、位置合わせは、開口部の所定幅Ｃの中心座
標と、溝７１間（Ｃ＋２Ｄ）の中心座標を比較すること
により行われる。両座標にずれがあれば、フォトレジス
トを剥離、再度フォトリソグラフィ工程を行う。なお、
この比較を行わない場合、所望の位置をエッチングする
ことができないため、ずれがなくなるまで、この比較は
行われる。
塗布した後、回路領域Ｘの広い領域上にフォトリソグラ
フィ法により、トレンチ４１上及びトレンチ４１の端部
から所定幅Ｆの領域上以外のフォトレジストを除去して
開口部を有するマスク６１を形成する。次に、異方性エ
ッチング法により、開口部下の絶縁膜４１を除去する。
ここで、所定幅Ｆを、一定値以下にすると、ＣＭＰ法で
の絶縁膜４１の研磨速度が速まりかつ、広い領域と狭い
領域の研磨量がほぼ均一になる。そのため、トレンチ上
の絶縁膜のオーバー・エッチ量が減ることとなる。従っ
て、素子分離領域のディッシングを防ぐことができる
（図３（ｃ）参照）。一方、位置合わせ精度測定マーク
領域Ｙでは、フォトレジストを絶縁膜５１上に塗布した
後、所定幅Ｃの開口部を有するマスク６１が形成され
る。ここで、位置合わせは、開口部の所定幅Ｃの中心座
標と、溝７１間（Ｃ＋２Ｄ）の中心座標を比較すること
により行われる。両座標にずれがあれば、フォトレジス
トを剥離、再度フォトリソグラフィ工程を行う。なお、
この比較を行わない場合、所望の位置をエッチングする
ことができないため、ずれがなくなるまで、この比較は
行われる。
【０００６】ここで、Ｃ、Ｃ＋２Ｄ及びＤが大きいほ
ど、位置合わせの測定精度を上げることができるため、
Ｃ及びＤ位置合わせ精度測定機のレンズで観察可能な範
囲で最大とされている。具体的には、Ｃ及びＤは数十μ
ｍが一般的である。上記のような幅Ｃの開口を有するマ
スク６１を使用して、溝７１間の絶縁膜を除去した後
（図３（ｂ）及び図４参照）、ＣＭＰ法で平坦化する
と、位置合わせ精度測定マーク領域Ｙの基板上の絶縁膜
は、回路領域Ｘの基板上の絶縁膜よりも幅が広いため、
研磨速度が遅くなり、絶縁膜残り８１が発生する（図３
（ｃ）参照）。更に、シリコン窒化膜３１を除去した場
合、残り８１が発生した箇所でシリコン窒化膜残り９１
が発生する（図３（ｄ）参照）。この残り９１は後工程
でダストとなり、歩留まり低下の原因となる。また、位
置合わせ精度測定機が、位置合わせ精度測定用マーク領
域Ｙを誤認することを避けるために、溝７１が設けられ
ているが、この溝７１の幅は通常数十μｍ必要である。
この様な幅の広い溝７１ではＣＭＰ法による平坦化の際
に、ディッシングにより段差が生じてしまうこととな
る。そのため、後の配線のパターニングのためのフォト
リソグラフィ工程において、段差でフォーカスずれに伴
う配線形状不良が発生する問題があった。
ど、位置合わせの測定精度を上げることができるため、
Ｃ及びＤ位置合わせ精度測定機のレンズで観察可能な範
囲で最大とされている。具体的には、Ｃ及びＤは数十μ
ｍが一般的である。上記のような幅Ｃの開口を有するマ
スク６１を使用して、溝７１間の絶縁膜を除去した後
（図３（ｂ）及び図４参照）、ＣＭＰ法で平坦化する
と、位置合わせ精度測定マーク領域Ｙの基板上の絶縁膜
は、回路領域Ｘの基板上の絶縁膜よりも幅が広いため、
研磨速度が遅くなり、絶縁膜残り８１が発生する（図３
（ｃ）参照）。更に、シリコン窒化膜３１を除去した場
合、残り８１が発生した箇所でシリコン窒化膜残り９１
が発生する（図３（ｄ）参照）。この残り９１は後工程
でダストとなり、歩留まり低下の原因となる。また、位
置合わせ精度測定機が、位置合わせ精度測定用マーク領
域Ｙを誤認することを避けるために、溝７１が設けられ
ているが、この溝７１の幅は通常数十μｍ必要である。
この様な幅の広い溝７１ではＣＭＰ法による平坦化の際
に、ディッシングにより段差が生じてしまうこととな
る。そのため、後の配線のパターニングのためのフォト
リソグラフィ工程において、段差でフォーカスずれに伴
う配線形状不良が発生する問題があった。
【０００７】この問題を解決する方法として、特開平７
−７８８６６号公報に示す技術が挙げられる。この技術
を図５（ａ）〜（ｆ）を用いて説明する。まず、図３
（ａ）と同様にして、基板１１にトレンチ４１及び溝７
１を形成し、全面を絶縁膜５１で覆う（図５（ａ）参
照）。その後、回路領域Ｘを覆うマスク６２を用いてフ
ォトリソグラフィ法と異方性エッチング法により、位置
合わせ精度測定マーク領域Ｙの絶縁膜を完全に除去する
（図５（ｂ）参照）。マスク６２を除去した後、図３
（ｂ）〜（ｄ）と同様にして、フォトリソグラフィ工
程、異方性エッチング工程及びシリコン窒化膜３１を除
去する（図５（ｃ）〜（ｅ）参照）。ここで、この方法
では、位置合わせ精度測定用マーク領域Ｙに絶縁膜５１
が存在しないため、図３（ｃ）のような絶縁膜残り８１
は発生しない。また、溝７１には絶縁膜５１が存在しな
いため、ディッシングも生じない。次に、シリコン酸化
膜２１が除去される（図５（ｆ）参照）。しかしながら
この方法では、位置合わせ精度測定マーク領域Ｙの絶縁
膜５１をあらかじめ除去するために、フォトリソグラフ
ィ工程及び異方性エッチング工程を追加する必要が有
り、製造コストが増加するという問題がある。
−７８８６６号公報に示す技術が挙げられる。この技術
を図５（ａ）〜（ｆ）を用いて説明する。まず、図３
（ａ）と同様にして、基板１１にトレンチ４１及び溝７
１を形成し、全面を絶縁膜５１で覆う（図５（ａ）参
照）。その後、回路領域Ｘを覆うマスク６２を用いてフ
ォトリソグラフィ法と異方性エッチング法により、位置
合わせ精度測定マーク領域Ｙの絶縁膜を完全に除去する
（図５（ｂ）参照）。マスク６２を除去した後、図３
（ｂ）〜（ｄ）と同様にして、フォトリソグラフィ工
程、異方性エッチング工程及びシリコン窒化膜３１を除
去する（図５（ｃ）〜（ｅ）参照）。ここで、この方法
では、位置合わせ精度測定用マーク領域Ｙに絶縁膜５１
が存在しないため、図３（ｃ）のような絶縁膜残り８１
は発生しない。また、溝７１には絶縁膜５１が存在しな
いため、ディッシングも生じない。次に、シリコン酸化
膜２１が除去される（図５（ｆ）参照）。しかしながら
この方法では、位置合わせ精度測定マーク領域Ｙの絶縁
膜５１をあらかじめ除去するために、フォトリソグラフ
ィ工程及び異方性エッチング工程を追加する必要が有
り、製造コストが増加するという問題がある。
【０００８】
【課題を解決するための手段】本発明によれば、基板の
回路領域にトレンチ及び前記領域以外の領域にマスクの
位置合わせ精度測定用の一対の溝を形成する工程と、基
板全面に絶縁膜を積層することにより、一対の溝及びト
レンチを絶縁膜により埋め込む工程と、絶縁膜上にフォ
トリソグラフィ法によりマスクを形成し、マスクを位置
合わせした後、異方性エッチングによりマスク下以外の
絶縁膜を除去する工程と、マスクを除去した後、化学的
機械研磨法により一対の溝及びトレンチ内以外の基板上
の絶縁膜を除去して平坦化する工程とからなり、マスク
が、一対の溝間で、該溝からマスクの位置合わせ精度測
定を行いうる距離離れた領域の絶縁膜上に形成された所
定幅の一対のパターンと、トレンチ及びトレンチの端部
から所定幅の領域を覆いうるパターンとを有し、マスク
の位置合わせが、一対の溝間の中心座標と一対のパター
ン間の中心座標とを比較することにより行われ、位置ず
れがない場合は続けて異方性エッチングが行われること
を特徴とする半導体装置の製造方法が提供される。
回路領域にトレンチ及び前記領域以外の領域にマスクの
位置合わせ精度測定用の一対の溝を形成する工程と、基
板全面に絶縁膜を積層することにより、一対の溝及びト
レンチを絶縁膜により埋め込む工程と、絶縁膜上にフォ
トリソグラフィ法によりマスクを形成し、マスクを位置
合わせした後、異方性エッチングによりマスク下以外の
絶縁膜を除去する工程と、マスクを除去した後、化学的
機械研磨法により一対の溝及びトレンチ内以外の基板上
の絶縁膜を除去して平坦化する工程とからなり、マスク
が、一対の溝間で、該溝からマスクの位置合わせ精度測
定を行いうる距離離れた領域の絶縁膜上に形成された所
定幅の一対のパターンと、トレンチ及びトレンチの端部
から所定幅の領域を覆いうるパターンとを有し、マスク
の位置合わせが、一対の溝間の中心座標と一対のパター
ン間の中心座標とを比較することにより行われ、位置ず
れがない場合は続けて異方性エッチングが行われること
を特徴とする半導体装置の製造方法が提供される。
【０００９】
【発明の実施の形態】本発明を図１（ａ）〜（ｅ）及び
図２を用いて説明する。なお、図２は、図１（ｂ）のＡ
−Ａ線の概略断面図である。まず、本発明に使用するこ
とができる基板１は限定されない。特に、シリコン基板
を使用することが好ましい。また、基板１上には、後の
ＣＭＰ工程において、基板が研磨されることを防ぐ役割
を有する膜（ＣＭＰストッパー）が形成されていてもよ
い。このＣＭＰストッパーは、シリコン酸化膜、シリコ
ン窒化膜及びそれらの積層膜からなっていてもよい。例
えば、図１（ａ）では、ＣＭＰストッパーは、基板１側
から、シリコン酸化膜２及びシリコン窒化膜３の２層か
らなる。この場合、シリコン酸化膜は０．００５〜０．
０２μｍ、シリコン窒化膜は０．１〜０．３μｍの範囲
の厚さを通常有している。なお、シリコン酸化膜は熱酸
化法、ＣＶＤ法、スパッタ法等により形成でき、シリコ
ン窒化膜はＣＶＤ法、スパッタ法等により形成できる。
図２を用いて説明する。なお、図２は、図１（ｂ）のＡ
−Ａ線の概略断面図である。まず、本発明に使用するこ
とができる基板１は限定されない。特に、シリコン基板
を使用することが好ましい。また、基板１上には、後の
ＣＭＰ工程において、基板が研磨されることを防ぐ役割
を有する膜（ＣＭＰストッパー）が形成されていてもよ
い。このＣＭＰストッパーは、シリコン酸化膜、シリコ
ン窒化膜及びそれらの積層膜からなっていてもよい。例
えば、図１（ａ）では、ＣＭＰストッパーは、基板１側
から、シリコン酸化膜２及びシリコン窒化膜３の２層か
らなる。この場合、シリコン酸化膜は０．００５〜０．
０２μｍ、シリコン窒化膜は０．１〜０．３μｍの範囲
の厚さを通常有している。なお、シリコン酸化膜は熱酸
化法、ＣＶＤ法、スパッタ法等により形成でき、シリコ
ン窒化膜はＣＶＤ法、スパッタ法等により形成できる。
【００１０】次に、基板１上の回路領域Ｘにトレンチ４
が及び、回路領域Ｘ以外の位置合わせ精度測定マーク領
域Ｙにマスクの位置合わせ精度測定用の一対の溝７が形
成される。ここで、トレンチ４は、基板１に１個又は複
数形成されていてもよい。また、トレンチ４は、通常
０．１〜数十μｍの範囲の幅、０．１〜１μｍの範囲の
深さを有している。一方、マスクの位置合わせ精度測定
用の溝７は、後のＣＭＰ工程でディッシングが生じない
程度の幅ａを有することが好ましく、具体的には０．２
〜１μｍの範囲であることが好ましい。この溝７の深さ
は、トレンチ４と同じであり、０．１〜１μｍの範囲で
あることが好ましい。また、溝７は、回路領域Ｘから所
定幅ｅ（例えば、５μｍ以上）離れていることが好まし
い。なお、トレンチ４及び溝７は、公知のフォトリソグ
ラフィ法及び異方性エッチング法を組合わせることによ
り形成することができる。
が及び、回路領域Ｘ以外の位置合わせ精度測定マーク領
域Ｙにマスクの位置合わせ精度測定用の一対の溝７が形
成される。ここで、トレンチ４は、基板１に１個又は複
数形成されていてもよい。また、トレンチ４は、通常
０．１〜数十μｍの範囲の幅、０．１〜１μｍの範囲の
深さを有している。一方、マスクの位置合わせ精度測定
用の溝７は、後のＣＭＰ工程でディッシングが生じない
程度の幅ａを有することが好ましく、具体的には０．２
〜１μｍの範囲であることが好ましい。この溝７の深さ
は、トレンチ４と同じであり、０．１〜１μｍの範囲で
あることが好ましい。また、溝７は、回路領域Ｘから所
定幅ｅ（例えば、５μｍ以上）離れていることが好まし
い。なお、トレンチ４及び溝７は、公知のフォトリソグ
ラフィ法及び異方性エッチング法を組合わせることによ
り形成することができる。
【００１１】次いで、基板１全面に絶縁膜５が積層され
る（図１（ａ）参照）。この絶縁膜５の積層により、ト
レンチ４及び溝７が絶縁膜により埋め込まれる。絶縁膜
５の厚さは、トレンチ４及び溝７を少なくとも埋め込む
ことができる厚さであり、０．１〜１．５μｍの範囲で
あることが好ましい。絶縁膜５の積層方法としては、Ｃ
ＶＤ法、スパッタ法等が挙げられる。次に、絶縁膜５上
に、フォトレジストを塗布した後、フォトリソグラフィ
法により以下のパターンを有するマスクが形成される。
即ち、マスク６は、 ・一対の溝７間で、該溝７からマスクの位置合わせ精度
測定を行いうる距離ｄ離れた領域の絶縁膜５上に形成さ
れた所定幅ｂの一対のパターン１０１と、 ・トレンチ４及びトレンチ４の端部から所定幅ｆの領域
を覆いうるパターン１０２を有している。
る（図１（ａ）参照）。この絶縁膜５の積層により、ト
レンチ４及び溝７が絶縁膜により埋め込まれる。絶縁膜
５の厚さは、トレンチ４及び溝７を少なくとも埋め込む
ことができる厚さであり、０．１〜１．５μｍの範囲で
あることが好ましい。絶縁膜５の積層方法としては、Ｃ
ＶＤ法、スパッタ法等が挙げられる。次に、絶縁膜５上
に、フォトレジストを塗布した後、フォトリソグラフィ
法により以下のパターンを有するマスクが形成される。
即ち、マスク６は、 ・一対の溝７間で、該溝７からマスクの位置合わせ精度
測定を行いうる距離ｄ離れた領域の絶縁膜５上に形成さ
れた所定幅ｂの一対のパターン１０１と、 ・トレンチ４及びトレンチ４の端部から所定幅ｆの領域
を覆いうるパターン１０２を有している。
【００１２】ここで、上記マスクの位置合わせ精度測定
を行いうる距離ｄは数十μｍであることが好ましく、特
に５〜１０μｍであることが好ましい。また、パターン
１０１の所定幅ｂは後のＣＭＰ工程で残存しない幅であ
ることが好ましく、具体的には０．２〜１μｍであるこ
とが好ましい。この幅であることにより、ＣＭＰストッ
パーが露出するまで絶縁膜５を研磨する際の研磨時間を
短縮することができる。これと同時に、研磨量のバラツ
キを抑制できるため、絶縁膜５のオーバーエッチ量が減
少し、トレンチの絶縁膜研磨量が減少し、ディッシング
が抑えられる。更に、一対のパターン１０１の間隔（図
１（ｂ）及び図２ではｃ）は、位置合わせ測定機のレン
ズで観察可能な範囲で最大のサイズであることが好まし
く、具体的には１０〜２０μｍであることが好ましい。
を行いうる距離ｄは数十μｍであることが好ましく、特
に５〜１０μｍであることが好ましい。また、パターン
１０１の所定幅ｂは後のＣＭＰ工程で残存しない幅であ
ることが好ましく、具体的には０．２〜１μｍであるこ
とが好ましい。この幅であることにより、ＣＭＰストッ
パーが露出するまで絶縁膜５を研磨する際の研磨時間を
短縮することができる。これと同時に、研磨量のバラツ
キを抑制できるため、絶縁膜５のオーバーエッチ量が減
少し、トレンチの絶縁膜研磨量が減少し、ディッシング
が抑えられる。更に、一対のパターン１０１の間隔（図
１（ｂ）及び図２ではｃ）は、位置合わせ測定機のレン
ズで観察可能な範囲で最大のサイズであることが好まし
く、具体的には１０〜２０μｍであることが好ましい。
【００１３】一方、上記パターン１０２の所定幅ｆは露
光の際の位置ずれ量以上の幅であることが好ましく、特
に０．１〜０．３μｍであることが好ましい。なお、ト
レンチ上及びトレンチ端から所定幅ｆの領域以外に形成
されるレジスト開口部１０３は、トレンチ間の幅が広い
場合（例えば０．５μｍ以上）に設けることが特に有用
である。即ち、トレンチ間の幅が広い領域と、狭い領域
の絶縁膜をＣＭＰ法により除去する際に、両絶縁膜の除
去速度をほぼ同一にすることができ、絶縁膜の除去残り
が生じることを防ぐことができることができるためであ
る。
光の際の位置ずれ量以上の幅であることが好ましく、特
に０．１〜０．３μｍであることが好ましい。なお、ト
レンチ上及びトレンチ端から所定幅ｆの領域以外に形成
されるレジスト開口部１０３は、トレンチ間の幅が広い
場合（例えば０．５μｍ以上）に設けることが特に有用
である。即ち、トレンチ間の幅が広い領域と、狭い領域
の絶縁膜をＣＭＰ法により除去する際に、両絶縁膜の除
去速度をほぼ同一にすることができ、絶縁膜の除去残り
が生じることを防ぐことができることができるためであ
る。
【００１４】次いで、パターン１０１及び溝７を使用し
て、マスクの位置合わせ精度を測定する。測定方法とし
ては、２ａ＋２ｂ＋ｃ＋２ｄ又は２ｂ＋ｃ＋２ｄの中心
座標と、２ｂ＋ｃ又はｃの中心座標とを比較し、両中心
座標のずれ量を求める方法が挙げられる。ここで、両中
心座標にずれがあれば、マスクを剥離、再度マスク６及
びパターン１０１を有するマスクの形成を行う。次に、
マスク６下以外の基板１上の絶縁膜５を異方性エッチン
グにより除去する（図１（ｂ）及び図２参照）。なお。
図２において、溝７及びパターン１０１の平面形状は正
方形であるが、この形状に限定されず、長方形、円形、
楕円形等の形状であってもよい。
て、マスクの位置合わせ精度を測定する。測定方法とし
ては、２ａ＋２ｂ＋ｃ＋２ｄ又は２ｂ＋ｃ＋２ｄの中心
座標と、２ｂ＋ｃ又はｃの中心座標とを比較し、両中心
座標のずれ量を求める方法が挙げられる。ここで、両中
心座標にずれがあれば、マスクを剥離、再度マスク６及
びパターン１０１を有するマスクの形成を行う。次に、
マスク６下以外の基板１上の絶縁膜５を異方性エッチン
グにより除去する（図１（ｂ）及び図２参照）。なお。
図２において、溝７及びパターン１０１の平面形状は正
方形であるが、この形状に限定されず、長方形、円形、
楕円形等の形状であってもよい。
【００１５】次いで、マスク６を除去した後、ＣＭＰ法
によりトレンチ４及び溝７以外の基板１上の絶縁膜５を
除去して平坦化する（図１（ｃ）参照）。ここで、パタ
ーン１０２下部に位置する絶縁膜５は、他の研磨部と研
磨速度がほぼ同一になるようにその幅が調整されている
ため、従来のような絶縁膜残りは生じない。この後、Ｃ
ＭＰストッパーが形成されている場合は、ＣＭＰストッ
パーを除去することにより、トレンチ素子分離領域を有
する半導体装置を製造することができる（図１（ｄ）及
び（ｅ）参照）。
によりトレンチ４及び溝７以外の基板１上の絶縁膜５を
除去して平坦化する（図１（ｃ）参照）。ここで、パタ
ーン１０２下部に位置する絶縁膜５は、他の研磨部と研
磨速度がほぼ同一になるようにその幅が調整されている
ため、従来のような絶縁膜残りは生じない。この後、Ｃ
ＭＰストッパーが形成されている場合は、ＣＭＰストッ
パーを除去することにより、トレンチ素子分離領域を有
する半導体装置を製造することができる（図１（ｄ）及
び（ｅ）参照）。
【００１６】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、基板に形成された素子分離領域及び精度測定用の一
対の溝を絶縁膜で埋め込んだ後の余分な絶縁膜を、ＣＭ
Ｐ法で除去及び平坦化する際に、素子分離領域及び一対
の溝に埋め込まれた絶縁膜のディッシングを防止するこ
とができる。更に、ＣＭＰ法による平坦化後に、基板上
に絶縁膜が残ることから由来する歩留まりの低下を抑制
することができる。
ば、基板に形成された素子分離領域及び精度測定用の一
対の溝を絶縁膜で埋め込んだ後の余分な絶縁膜を、ＣＭ
Ｐ法で除去及び平坦化する際に、素子分離領域及び一対
の溝に埋め込まれた絶縁膜のディッシングを防止するこ
とができる。更に、ＣＭＰ法による平坦化後に、基板上
に絶縁膜が残ることから由来する歩留まりの低下を抑制
することができる。
【図１】本発明の製造方法の概略工程断面図である。
【図２】本発明の製造方法の概略工程平面図である。
【図３】従来の製造方法の概略工程断面図である。
【図４】従来の製造方法の概略工程平面図である。
【図５】従来の製造方法の概略工程断面図である。
１、１１ 基板 ２、２１ シリコン酸化膜 ３、３１ シリコン窒化膜 ４、４１ トレンチ ５、５１ 絶縁膜 ６、６１、６２ マスク ７、７１ マスクの位置合わせ精度測定用の溝 ８１ シリコン酸化膜残り ９１ シリコン窒化膜残り １０１、１０２ パターン Ｘ 回路領域 Ｙ 位置合わせ精度測定マーク領域
Claims (3)
- 【請求項１】 基板の回路領域にトレンチ及び前記領域
以外の領域にマスクの位置合わせ精度測定用の一対の溝
を形成する工程と、基板全面に絶縁膜を積層することに
より、一対の溝及びトレンチを絶縁膜により埋め込む工
程と、絶縁膜上にフォトリソグラフィ法によりマスクを
形成し、マスクを位置合わせした後、異方性エッチング
によりマスク下以外の絶縁膜を除去する工程と、マスク
を除去した後、化学的機械研磨法により一対の溝及びト
レンチ内以外の基板上の絶縁膜を除去して平坦化する工
程とからなり、 マスクが、一対の溝間で、該溝からマスクの位置合わせ
精度測定を行いうる距離離れた領域の絶縁膜上に形成さ
れた所定幅の一対のパターンと、トレンチ及びトレンチ
の端部から所定幅の領域を覆いうるパターンとを有し、 マスクの位置合わせが、一対の溝間の中心座標と一対の
パターン間の中心座標とを比較することにより行われ、
位置ずれがない場合は続けて異方性エッチングが行われ
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 マスクの位置合わせ時に、位置ずれがあ
る場合は、再度マスクを形成することからなる請求項１
に記載の製造方法。 - 【請求項３】 マスクの位置合わせ精度測定を行いうる
距離が数十μｍであり、一対のパターンの幅が０．２〜
１μｍであり、一対の溝の幅が０．２〜１μｍである請
求項１又は２に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01729499A JP3589580B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01729499A JP3589580B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216236A true JP2000216236A (ja) | 2000-08-04 |
| JP3589580B2 JP3589580B2 (ja) | 2004-11-17 |
Family
ID=11939987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01729499A Expired - Fee Related JP3589580B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3589580B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093633A1 (de) * | 2001-05-15 | 2002-11-21 | Infineon Technologies Ag | Verfahren zur planarisierung einer halbleiterstruktur |
| JP2002370059A (ja) * | 2001-03-13 | 2002-12-24 | Tokyo Electron Ltd | 膜形成方法及び膜形成装置 |
-
1999
- 1999-01-26 JP JP01729499A patent/JP3589580B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002370059A (ja) * | 2001-03-13 | 2002-12-24 | Tokyo Electron Ltd | 膜形成方法及び膜形成装置 |
| WO2002093633A1 (de) * | 2001-05-15 | 2002-11-21 | Infineon Technologies Ag | Verfahren zur planarisierung einer halbleiterstruktur |
| US7030017B2 (en) | 2001-05-15 | 2006-04-18 | Infineon Technologies Ag | Method for the planarization of a semiconductor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3589580B2 (ja) | 2004-11-17 |
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