WO2002093633A1 - Verfahren zur planarisierung einer halbleiterstruktur - Google Patents

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WO2002093633A1
WO2002093633A1 PCT/EP2002/005253 EP0205253W WO02093633A1 WO 2002093633 A1 WO2002093633 A1 WO 2002093633A1 EP 0205253 W EP0205253 W EP 0205253W WO 02093633 A1 WO02093633 A1 WO 02093633A1
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sti
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Mark Hollatz
Klaus-Dieter Morhard
Dirk Toebben
Alexander Trueby
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Infineon Technologies Ag
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Definitions

  • the present invention relates to a method according to the preamble of claim 1, as known from US-A-6, 025, 270.
  • substrate is to be understood in the general sense and can therefore include both single-layer and multi-layer substrates of any kind.
  • DRAMs dynamic read / write memories
  • So-called one-transistor cells are used in dynamic read / write memories (DRAMs). These consist of a storage capacitor and a selection transistor (MOSFET) which connects the storage electrode to the bit line.
  • the storage capacitor in the new storage generations is usually designed as a trench capacitor.
  • so-called STI (shallow trench isolation) trenches are provided on the corresponding semiconductor memory chips, which separate different active areas from one another.
  • 3a-c show the essential process stages of a known method for planarizing a semiconductor structure.
  • reference symbol 1 denotes a silicon semiconductor substrate, into which capacitor trenches DT and shallow trench isolation trenches STI are introduced.
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  • 3c shows the result of the planarizing after said chemical-mechanical polishing step.
  • the said support structures SB prevent the dishing effect on the isolation trenches STI, as indicated by the planar surface.
  • the pad nitride of the hard mask HM is attacked at the locations DE on the capacitor trenches DT, which results in a very strong non-uniformity of the step height.
  • These step height differences can reach up to 100 ⁇ m in neighboring areas.
  • FIG. 4 shows a known photomask which is used in the known method for planarizing a semiconductor structure according to FIGS. 3a-c.
  • the photomask PM has a first open area OB1 corresponding to a first active area AA, no capacitor trenches DT being provided in the active area AA.
  • the TEOS oxide layer is etched back in this open area OB1.
  • the photomask PM has a second open area OB2 corresponding to a second active area AA ⁇ , the second active area AA ⁇ having capacitor trenches DT. This area is shown in sections in FIGS. 3a to c.
  • the photomask PM has third open areas OB3 corresponding to further active areas AA ⁇ , which likewise do not contain any capacitor trenches DT.
  • the photomask PM has a closed frame area GB on which the photoresist underneath is not exposed. This closed area overlaps the isolation trenches STI so that the support structures SB (see FIG. 3b) can be formed, which can prevent the dishing effect in the isolation trenches STI.
  • this photomask PM has been generated by a computing algorithm that searches for active areas, such as AA, AA AA ⁇ , that is, for non-STI areas that are larger than a predetermined limit value, typically a few ⁇ m 2 , and for this defines corresponding mask openings.
  • active areas such as AA, AA AA ⁇
  • a predetermined limit value typically a few ⁇ m 2
  • this object is achieved by the method for planarizing a semiconductor structure specified in claim 1.
  • the pre-planarization mask provides a first area on the layer to be planarized above the first substructure, which has a predetermined grid of masked and unmasked sections, the masked and unmasked sections being such are arranged so that they cover both first trench regions and planar regions, and the etching step using the pre-planarization mask removes one of the masked sections of the grid. speaking support structure for the chemical mechanical polishing step is created.
  • planarization method according to the invention dishing effects can be avoided, in particular in active areas with capacitor trenches.
  • the result is an improved uniformity of the step heights, which manifests itself in improved transistor performance and less susceptibility to gate contact short circuits and to high contact hole resistances.
  • the substructures have a second substructure, which consists of second trench areas, the layer to be planarized above the second trench areas of the second substructure having corresponding depressions, and that a second area on the layer to be planarized above the pre-planarization mask the second substructure is provided, which is masked throughout.
  • the second region extends beyond the second trench regions into substructures adjoining it.
  • the substructures have third substructures, which consist of planar areas, with the preplanarization mask providing third areas on the layer to be planarized (HDP) above the third substructures, which are non-masked throughout.
  • the preplanarization mask providing third areas on the layer to be planarized (HDP) above the third substructures, which are non-masked throughout.
  • the first trench regions are capacitor trenches.
  • the second trench regions are STI trenches.
  • the pre-planarization mask is produced lithographically on the semiconductor structure by means of a corresponding photomask.
  • the grid has a preferably regular hole structure.
  • the grid has a preferably regular stripe structure.
  • the grid has at least 50% non-masked areas.
  • FIG. 1 shows a photomask to explain an exemplary embodiment of the method according to the invention
  • FIG. 2 shows a semiconductor structure after the pre-planarization etching, which was previously structured by means of the photomask from FIG. 1;
  • Fig. 4 shows a known photomask, which in the known
  • FIG. 1 shows a photomask to explain an exemplary embodiment of the method according to the invention.
  • the areas GB, OB1 and OB3 of the photomask PM ⁇ correspond to the known areas. Only within the active area AA ⁇ , which has capacitor trenches DT and adjacent planar structures PS, is the photomask PM ⁇ designed differently than in the prior art, where the photomask PM was open above the entire active area AA ⁇ . ⁇ ⁇ PO ro F 1
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  • the invention can be applied to any components and is not limited to dynamic read / write memories (DRAMs) in silicon technology.
  • DRAMs dynamic read / write memories
  • grid patterns are also possible in principle. These include, for example, stripe structures. What is important here is the pattern density, which must lie in certain areas that can be determined experimentally.
  • the filling structures must comply with the same design rules as the other structures with regard to the minimum placement relative to the edge of the active areas in question.

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Abstract

Die vorliegende Erfindung schafft ein Verfahren zur Planarisierung einer Halbleiterstruktur, welche ein Substrat aufweist, in dem mehrere Substrukturen (STI; AA; AA`; AA``) vorgesehen sind, wobei die Substrukturen (STI; AA; AA`; AA``) eine erste Substruktur (AA`) aufweisen, welche planare Bereiche (PS) und erste Grabenbereiche (DT) aufweist, wobei über der Halbleiterstruktur eine zu planarisierende Schicht aufgebracht ist, welche oberhalb der ersten Grabenbereiche (DT) der ersten Substruktur (AA`) entsprechende Vertiefungen aufweist, mit den Schritten: Vorplanarisieren der zu planarisierenden Schicht durch einen Ätzschritt unter Verwendung einer Vorplanarisierungsmaske; und Nachplanarisieren der zu planarisierenden Schicht durch einen chemisch-mechanischen Polierschritt; wobei durch die Vorplanarisierungsmaske ein erster Bereich (B1) auf der zu planarisierenden Schicht oberhalb der ersten Substruktur (AA`) vorgesehen wird, welcher ein vorbestimmtes Gitter maskierter und nicht-maskierter Abschnitte (M1; 01) aufweist; wobei die maskierten und nicht-maskierten Abschnitte (M1; 01) derart angeordnet werden, dass sie jeweils sowohl erste Grabenbereiche (DT) als auch planare Bereiche (PS) überdecken; und wobei durch den Ätzschritt unter Verwendung der Vorplanarisierungsmaske eine den maskierten Abschnitten (M1) des Gitters entsprechende Stützstruktur für den chemisch-mechanischen Polierschritt geschaffen wird.

Description

Beschreibung
Verfahren zur Planarisierung einer Halbleiterstruktur
Die vorliegende Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Anspruchs 1, wie aus der US-A-6, 025, 270 bekannt .
Ein weiteres Planarisierungsverfahren ist aus der US-A- 5,015,602 bekannt.
Der Begriff Substrat soll im allgemeinen Sinne verstanden werden und kann daher sowohl einschichtige als auch mehrschichtige Substrate beliebiger Art umfassen.
Obwohl auf beliebige Halbleiterbauelemente anwendbar, werden die vorliegende Erfindung sowie die ihr zu Grunde liegende Problematik in Bezug auf dynamische Schreib-/Lese-Speicher (DRAMs) in Silizium-Technologie erläutert.
In dynamischen Schreib-/Lese-Speichern (DRAMs) werden sogenannte Ein-Transistor-Zellen eingesetzt. Diese bestehen aus einem Speicherkondensator und einem Auswahltransistor (MOS- FET) der die Speicherelektrode mit der Bitleitung verbindet. Der Speicherkondensator wird bei den neuen Speichergenerationen üblicherweise als Grabenkondensator (Trench Capacitor) ausgebildet. Insbesondere sind auf den entsprechenden Halbleiter-Speicherchips sogenannte STI(Shallow Trench Isolation) -Gräben vorgesehen, welche verschiedene aktive Gebiete voneinander trennen.
Fig. 3a-c zeigen die wesentlichen Prozeßstadien eines bekannten Verfahrens zur Planarisierung einer Halbleiterstruktur.
In Fig. 3a bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat, in das Kondensatorgräben DT und Shallow-Trench- Isolationsgräben STI eingebracht sind. Die Kondensatorgräben > > ) tO F1 F1
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Fig. 3c zeigt das Resultat des Planarisierens nach dem besagten chemisch-mechanischen Polierschritt. Durch die besagten Stützstrukturen SB wird der Dishingeffekt an den Isolationsgräben STI verhindert, wie durch die planare Oberfläche angedeutet. Allerdings wird an den Kondensatorgräben DT das Pad- nitrid der Hartmaske HM an den Stellen DE angegriffen, was eine sehr starke Nichteinheitlichkeit der Stufenhöhe zur Folge hat. Diese Stufenhöhenunterschiede können bis zu 100 μm in benachbarte Gebiete hineinreichen.
Fig. 4 zeigt eine bekannte Photomaske, welche beim bekannten Verfahren zur Planarisierung einer Halbleiterstruktur gemäß Fig. 3a-c verwendet wird.
Insbesondere in Fig. 4 dargestellt ist eine Draufsicht auf die Photomaske PM gemäß Fig. 3a. Die Photomaske PM weist einen ersten offenen Bereich OB1 entsprechend einem ersten aktiven Gebiet AA auf, wobei in dem aktiven Gebiet AA keine Kondensatorgräben DT vorgesehen sind. Bei der Vorplanarisie- rungsätzung wird in diesem offenen Bereich OB1 die TEOS- Oxidschicht zurückgeätzt.
Des weiteren weist die Photomaske PM einen zweiten offenen Bereich OB2 entsprechend einem zweiten aktiven Bereich AAΛ auf, wobei der zweite aktive Bereich AAλ Kondensatorgräben DT aufweist. Dieser Bereich ist ausschnittsweise in Fig. 3a bis c gezeigt.
Des weiteren weist die Photomaske PM dritte offene Bereiche OB3 entsprechend weiteren aktiven Bereichen AA λ auf, welche ebenfalls keine Kondensatorgräben DT beinhalten.
Schließlich weist die Photomaske PM einen geschlossenen Rahmenbereich GB auf, an dem der darunter liegende Photolack nicht belichtet wird. Dieser geschlossene Bereich überdeckt überlappend die Isolationsgräben STI, damit so die Stützstrukturen SB (vgl. Fig. 3b) gebildet werden können, welche den Dishingeffekt in den Isolationsgräben STI verhindern können.
Bislang wird diese Photomaske PM durch einen Rechenalgorith- us generiert, der nach aktiven Gebieten, wie z.B. AA, AA AAΛΛ, sucht, also nach Nicht-STI-Gebieten, die größer als ein vorbestimmter Grenzwert sind, typischerweise einige μm2, und für diese entsprechende Maskenöffnungen festlegt.
Wie gesagt, bringt das den Nachteil des Dishingeffekts in den Kondensatorgräben DT, da diese beim üblichen Verfahren nicht berücksichtigt werden. Auch wäre es vom Algorithmus her zu umständlich, jeden einzelnen Kondensatorgraben DT separat zu erfassen und mit einem entsprechenden Stützbereich zu verse- hen.
Es ist die Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zur Planarisierung einer Halbleiterstruktur der eingangs genannten Art anzugeben, wobei in Mischstrukturen mit Gräben und planaren Bereichen ein Dishing wirkungsvoll verhindert werden kann.
Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Planarisierung einer Halbleiter- Struktur gelöst.
Die der vorliegenden Erfindung zugrundeliegende allgemeine Idee besteht darin, daß durch die Vorplanarisierungsmaske ein erster Bereich auf der zu planarisierenden Schicht oberhalb der ersten Substruktur vorgesehen wird, welcher ein vorbestimmtes Gitter maskierter und nicht-maskierter Abschnitte aufweist, wobei die maskierten und nicht-maskierten Abschnitte derart angeordnet werden, daß sie jeweils sowohl erste Grabenbereiche als auch planare Bereiche überdecken, und wo- bei durch den Ätzschritt unter Verwendung der Vorplanarisierungsmaske eine den maskierten Abschnitten des Gitters ent- sprechende Stützstruktur für den chemisch-mechanischen Polierschritt geschaffen wird.
Überall dort, wo planare aktive Gebiete und Grabenstrukturen dicht benachbart vorkommen, wird ein Gitter mit geeigneten Löchern über die Struktur gelegt. Somit wird das entsprechende aktive Gebiet mit planaren Strukturen und Grabenstrukturen nicht wie bisher ganz geöffnet, sondern nur gitterförmig. D.h. im Vorplanarisierungs-Ätzschritt wird nicht das gesamte TEOS-Oxidvolumen zurückgeätzt, sondern lediglich ein Anteil von typischerweise 50 %, der geöffnet ist. Die Folge ist, dass nun das größere Oxidvolumen als Stützschicht wirkt und ein Dishingeffekt auch in diesen aktiven Gebieten vermieden werden kann.
Mit Hilfe des erfindungsgemäßen Planarisierungsverfahrens kann man Dishingeffekte insbesondere in aktiven Gebieten mit Kondensatorgräben vermeiden. Die Folge ist eine verbesserte Einheitlichkeit der Stufenhöhen, die sich in verbesserter Transistorperformance und geringerer Anfälligkeit auf Gatekontakt-Kurzschlüsse sowie auf zu hohe Kontaktlochwiderstände äußert .
Erfindungsgemäß weisen die Substrukturen eine zweite Sub- Struktur auf, welche aus zweiten Grabenbereichen besteht, wobei die zu planarisierende Schicht oberhalb der zweiten Grabenbereiche der zweiten Substruktur entsprechende zweite Vertiefungen aufweist, und daß durch die Vorplanarisierungsmaske ein zweiter Bereich auf der zu planarisierenden Schicht ober- halb der zweiten Substruktur vorgesehen wird, welcher durchgehend maskiert ist.
In den ünteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Gegenstandes der Erfindung. Gemäß einer bevorzugten Weiterbildung erstreckt der zweite Bereich sich über die zweiten Grabenbereiche hinaus in daran angrenzende Substrukturen.
Gemäß einer weiteren bevorzugten Weiterbildung weisen die Substrukturen dritte Substrukturen auf, welche aus planaren Bereichen bestehen, wobei durch die Vorplanarisierungsmaske dritte Bereiche auf der zu planarisierenden Schicht (HDP) o- berhalb der dritten Substrukturen vorgesehen werden, welche durchgehend nicht-maskiert sind.
Gemäß einer weiteren bevorzugten Weiterbildung sind die ersten Grabenbereiche Kondensatorgräben.
Gemäß einer weiteren bevorzugten Weiterbildung sind die zweiten Grabenbereiche STI-Gräben.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Vorplanarisierungsmaske lithographisch mittels einer entspre- chenden Photomaske auf der Halbleiterstruktur hergestellt.
Gemäß einer weiteren bevorzugten Weiterbildung weist das Gitter eine vorzugsweise regelmäßige Lochstruktur auf.
Gemäß einer weiteren bevorzugten Weiterbildung weist das Gitter eine vorzugsweise regelmäßige Streifenstruktur auf.
Gemäß einer weiteren bevorzugten Weiterbildung weist das Gitter mindestens 50% nicht-maskierte Bereiche auf.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
In den Figuren zeigen: Fig. 1 eine Photomaske zur Erläuterung eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens;
Fig. 2 eine Halbleiterstruktur nach der Vorplanarisie- rungsätzung, welche zuvor mittels der Photomaske von Fig. 1 strukturiert wurde;
Fig. 3a-c die wesentlichen Prozeßstadien eines bekannten Verfahrens zur Planarisierung einer Halbleiterstruk- tur; und
Fig. 4 eine bekannte Photomaske, welche beim bekannten
Verfahren zur Planarisierung einer Halbleiterstruktur gemäß Fig. 3a-c verwendet wird.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.
Fig. 1 zeigt eine Photomaske zur Erläuterung eines Ausfüh- rungsbeispiels des erfindungsgemäßen Verfahrens.
Beim erfindungsgemäßen Verfahren gemäß der illustrierten und beschriebenen Ausführungsform finden im Prinzip dieselben Verfahrensschritte wie beim bekannten Planarisierungsverfah- ren statt, welches mit Bezug auf Fig. 3a bis c ausführlich erläutert wurde.
Lediglich eine andere Photomaske PMΛ zur Erzeugung der Vor- planarisierungsmaske aus Photolack wird hierzu verwendet.
Wie in Fig. 1 dargestellt, entsprechen die Bereiche GB, OB1 und OB3 der Photomaske PMλ den bekannten Bereichen. Lediglich innerhalb des aktiven Gebietes AAΛ, welches Kondensatorgräben DT und daneben liegende planare Strukturen PS aufweist, ist die Photomaske PMλ anders als beim Stand der Technik gestaltet, wo die Photomaske PM oberhalb des gesamten aktiven Gebietes AAλ geöffnet war. ω ω PO ro F1
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darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Insbesondere ist die Erfindung auf beliebige Bauelemente an- wendbar und nicht auf dynamische Schreib-/Lese-Speicher (DRAMs) in Silizium-Technologie begrenzt.
Neben einem Gitter mit zu öffnenden Löchern sind grundsätzlich auch andere Gittermuster möglich. Zu diesen zählen bei- spielsweise Streifenstrukturen. Wichtig ist hier die Musterdichte, die in gewissen Bereichen liegen muss, welche experimentell zu ermitteln sind. Die Füllstrukturen müssen dabei die gleichen Designregeln wie die sonstigen Strukturen bezüglich der minimalen Platzierung relativ zu Kante der betref- fenden aktiven Gebiete erfüllen.
Bezugszeichenliste
Verfahren zur Planarisierung einer Halbleiterstruktur
AA,AA\AA, aktive Gebiete
STI Isolationsgräben
PM,PMλ Photomaske
Ml, c geschlossene Gebiete
01, o offene Gebiete
Bl erster Bereich
DT Kondensatorgräben
STI Isolationsgräben
GB geschlossenes Gebiet von Photomaske
SB,SBλ Stützstruktur
HDP TEOS-Oxidschicht
HM Hartmaske
1 Substrat
VI, V2 Vertiefung
DTF Grabenfüllung
DE beschädigtes HM durch Dishing
OBl,OB2,OB3 offene Gebiete

Claims

Patentansprüche
1. Verfahren zur Planarisierung einer Halbleiterstruktur, welche ein Substrat (1) aufweist, in dem mehrere Substruktu- ren (STI; AA; AAΛ; AA λ) vorgesehen sind, wobei die Substrukturen (STI; AA; AAΛ; AAΛ ) eine erste Substruktur (AAλ) aufweisen, welche planare Bereiche (PS) und erste Grabenbereiche
(DT) aufweist, wobei über der Halbleiterstruktur eine zu planarisierende Schicht (HDP) aufgebracht ist, welche ober- halb der ersten Grabenbereiche (DT) der ersten Substruktur
(AAΛ) entsprechende erste Vertiefungen (VI) aufweist, mit den Schritten:
Vorplanarisieren der zu planarisierenden Schicht (HDP) durch einen Ätzschritt unter Verwendung einer Vorplanarisierungs- maske; und
Nachplanarisieren der zu planarisierenden Schicht (HDP) durch einen chemisch-mechanischen Polierschritt;
wobei durch die Vorplanarisierungsmaske ein erster Bereich (Bl) auf der zu planarisierenden Schicht (HDP) oberhalb der ersten Substruktur (AAΛ) vorgesehen wird, welcher ein vorbestimmtes Gitter maskierter und nicht-maskierter Abschnitte (Ml; 01) aufweist;
wobei die maskierten und nicht-maskierten Abschnitte (Ml; 01) derart angeordnet werden, daß sie jeweils sowohl erste Grabenbereiche (DT) als auch planare Bereiche (PS) überdecken; und
wobei durch den Ätzschritt unter Verwendung der Vorplanarisierungsmaske eine den maskierten Abschnitten (Ml) des Gitters entsprechende Stützstruktur für den chemisch-mechani- sehen Polierschritt geschaffen wird;
d a d u r c h g e k e n n z e i c h n e t, daß die Substrukturen (STI; AA; AAλ; AAλλ) eine zweite Substruktur (STI) aufweisen, welche aus zweiten Grabenbereichen besteht, wobei die zu planarisierende Schicht (HDP) oberhalb der zweiten Grabenbereiche der zweiten Substruktur (STI) entsprechende zweite Vertiefungen (V2) aufweist, und daß durch die Vorplanarisierungs aske ein zweiter Bereich (GB) auf der zu planarisierenden Schicht (HDP) oberhalb der zweiten Substruktur (STI) vorgesehen wird, welcher durchgehend maskiert ist.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der zweite Bereich (GB) sich über die zweiten zweiten Grabenbereiche hinaus in daran angrenzende Substrukturen er- streckt.
3. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Substrukturen (STI; AA; AAΛ; AA>Λ) dritte Substruktu- ren (AA; AA λ) aufweisen, welche aus planaren Bereichen bestehen, und daß durch die Vorplanarisierungsmaske dritte Bereiche (OB3; OB1) auf der zu planarisierenden Schicht (HDP) oberhalb der dritten Substrukturen (AA; AAλΛ) vorgesehen werden, welche durchgehend nicht-maskiert sind.
4. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die ersten Grabenbereiche (DT) Kondensatorgräben sind.
5. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die zweiten Grabenbereiche STI-Gräben sind.
6. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Vorplanarisierungsmaske lithograpisch mittels einer entsprechenden Photomaske auf der Halbleiterstruktur hergestellt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Gitter eine vorzugsweise regelmäßige Lochstruktur aufweist.
8. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Gitter eine vorzugsweise regelmäßige Streifenstruktur aufweist.
9. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Gitter mindestens 50% nicht-maskierte Bereiche (01) aufweist.
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