TWI232148B - Method for planarization of a semiconductor structure - Google Patents

Description

1232148 五、發明說明（1) 本發明係具有申凊專利範圍丨之特徵的一種半導體結 構平坦化方法，此種方法在專利us—A —6 025 270中亦有所 提及。 專利US-A-5 0 1 5 602亦有提出另外一種半導體結構平 坦化方法。 在本專利說明書中所稱之基質係指一般定義的基質， 因此可能是指單層基質’也可能是指多層基質。 雖然本發明的方法原則上可應用於任意種類的半導體 元件，但在本專利說明書中均以與矽技術之動態隨機存取 記憶體（DRAMs)有關的問題來說明本發明的方法。 在動態隨機存取記憶體（DRAMs)内有放入一種所謂的 單晶體管元件。這種單晶體管元件係由一個存儲電容器及 一個連接存儲電極和位線的選擇晶體管（M〇SFET)所構成。 裝在新一代的記憶體中的存儲電容器通常是一種溝槽電容 器（Trench Capacitor)。尤其是在半導體記憶晶片上都會 設置一種將不同的有效區域相互隔開的STI (Shal Trench Isolation-淺溝隔離）溝槽。 第三圖A-第三圖C顯示一種已知的半導體結構平坦化 方法的各個重要步驟。 從第三圖A可看出，在一個矽半導體基質上設有電 容器溝槽（DT)及淺溝隔離溝槽（STI )，並以適當的電容器 漢槽填充材料（DTF，如：電極或電介質）填塞電容溝槽 (DT)。矽半導體基質（1)表面有一層在電容器溝槽（DT)及 淺溝隔離溝槽（ST I )處分別設有開口的結構化的硬式掩膜

第5頁 1232148 五、發明說明（2) (隔：式掩膜⑽上有一層在電容器溝槽(DT)及淺溝 τ:ί=處分別具有凹陷(V1，V2)的待平坦化的 ILUb 氧化層（JJDP)。 fu上的半導體結構首先進行一預平坦化的步驟。這 =Γ =化步驟是藉由一個光掩膜（PM)將一層光刻劑製的 預平、旦化掩膜（圖中未繪出）塗在半導體結構上。在這種已 2的平坦化方法中，光掩膜（PM)在電容器溝槽（DT)上方及 電容器溝槽（DT)周圍的平坦區上方具有開口區⑻，同時 在淺溝隔離溝槽（STI)及其相鄰區域上方具有封閉區域 (C)。接著對圖中未繪出的光刻劑進行曝光，以便將光掩 膜\PM)的結構傳遞到半導體結構上，如果半導體結構上塗 的是正性光刻劑，則在光刻劑顯影後，封閉區域（C)會形 成一個，蔽區，開口區（0)則會形成一個未遮蔽區。 接著以乾式蝕刻法對半導體結構上經光刻劑作用而露 出的一區域進行選擇性的蝕刻，蝕刻後所得的結構如第三圖 B所不。在這個乾式蝕刻步驟中要注意的是，蝕刻結束後 仍會有殘餘的TEOS氧化層（HDP)留在硬式掩膜（HM)上。由 於受到光刻劑掩膜的保護，蝕刻結束後在淺溝隔離溝槽 (sti)周圍會留下支撐區域（SB)。如果接下來要進行一9化 學-機械拋光步驟，則此支撐區域（SB)的存在可以避免淺 溝隔離溝槽（STI )内發生洗淨效應及/或凹面效應。 經過前述的化學-機械拋光步驟後即可獲得第三圖C中 的平坦化的半導體結構。從第三圖C中的平坦表面可以看 出前述之支撐區域（SB)具有防止淺溝隔離溝槽（STI)内發

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IEH 1232148 五、發明說明（3) 生凹面效應的作用。不過在電容器溝槽（DT)處，硬式掩膜 (HM)的補墊氮化物（Padnitrid)會在DE處受到侵蝕，使階 躍高度出現很大的不一致性。出現在此處的階躍高度差異 最大可能達到1 〇 〇 # m。 第四圖為一種已知的光掩膜，這種光掩膜係第三圖A-第三圖C之已知的半導體結構平坦化方法所用的光掩膜。 第四圖為第三圖之光掩膜（PM)的上視圖。光掩膜（PM) 在第一個有效區域（AA)處具有第一個開口區（0B1 )，在第 一個有效區域（AA)内沒有任何電容器溝槽（DT)。在預平坦 化蝕刻步驟中，TEOS氧化層會在第一個開口區（〇βΐ )内被 餘刻掉。 光掩膜（ΡΜ)在第二個有效區域（ΑΑ’）處具有第二個開 口區（0Β2)，在第二個有效區域（A Α，）内具有電容器溝槽 (DT)。第三圖Α-第三圖C所示即為此區域的截面。 光掩膜（ΡΜ)在第三個有效區域（ΑΑ’’）處具有第三個開 口 Q(0B3)，在第二個有效區域（a Α’’）内也沒有任何電容 器溝槽（DT)。 光掩膜（PM)還具有一個封閉的外框區（GB)，位於此外 框區（GB)下方的光刻劑不會受到曝光。封閉的外框區（GB) 將淺溝隔離溝槽（STI)覆蓋住，以便形成能夠防止淺溝隔 離溝槽（sti)内發生凹面效應的支撐區域（SB)(參見第三圖 B ) 〇 到目前為止光掩膜（PM)都是經由一種計算算法產生 的’這種計算算法要求取的是有效區域（如AA、AA，、

第7頁 1232148 五、發明說明（4) AA’ 也就是要找出面積大於一預先設定的極限值（通常 是若干/zm2)，且具有相應之掩膜開口的非STI區域。 如前面所說的，這種已知的方法的一個缺點是在電容 器溝槽（DT )内會出現凹面效應。而且對前面的計算法而 吕’要分別找出每一個電容器溝槽（DT)並使其具有一適當 的支撐區域乃是一件過於繁瑣的工作。 本發明的目的是對前述之半導體結構平坦化方法提出 =種改善方法，這種改善的半導體結構平坦化方法可以有 政防止在具有溝槽及平坦區的混合結構内發生凹面效應。 具有申請專利範圍1之特徵的半導體結構平坦化方法 即可達到本發明的目的。 本發明的基本構想是經由預平坦化掩膜在第一個子結 ，j方的待平坦化層上設置第一個區域，此第一個區域具 包括遮蔽部分及未遮蔽部分的格栅；遮蔽部分及未遮 巫^卩二應Ϊ適當的設置方式，使其能夠將第一個溝槽區及 二=區覆蓋住；經由對預平坦化掩膜進行的蝕刻步驟可以 =:個相應於格柵的遮蔽部分的化學-機械拋光所 需的支撐結構。 在平坦的有效區域和溝槽結構靠的很近的地方就 有效置一帶有適當孔洞的格栅。#此-來平坦的 =域=槽：構就不會像前述的已知方法一樣是完全 丁，而疋只有格柵狀的開口。也就是說 坦化 ::二通上=個TE〇S氧化層都會被㈣掉，而是只有 书疋。）上方有袼柵開口的TE〇s氧化層會被蝕

$ 8頁 五、發明說明（5) 刻掉，因此會有較多的TE0S氧化層被留下 構，可以有效防止在此有效區域發生凹面乍為支擇結 利用本發明的半導體結構平坦化方法可 帶有電容器溝槽的有效區域發生凹面效應。j有效防止在 躍高度的一致性有很大的幫助。階躍高;一纪對於改善階 助於提高晶體管的性能、降低柵級接:善有 以及避免通路接觸孔電阻高都有很大的幫:的發生機率、 在本發明之半導體結構平坦化方法丄 個是由第二個溝槽區構成的第二個 ^…構中有一 構的第二個溝槽區上方：J相：第二個子結 :η時經由預平坦化掩膜可以在第二個子：：： 旦化層設置一完全被遮蔽的第二個區域。 、待 申明專利摩巳圍1以外的盆他申至 之方法的進一步改蓋及印專利祀圍均為本發明 ，改σ及其他有利的實施方式。 經過Ϊ本：：：一種有利的實施方式中，第二個區域⑽） 過個溝槽區延伸進入與其相鄰的子結構。 三個子社一種有利的實施方式中’子結構中的第 可以平坦化區域構成，同時經由預平坦化掩膜 的第ϋΐΪ子結構上方的待平坦化層設置完全未被遮蔽 為電ίϋ:的另一種有利的實施方式中，第-個溝槽區 為淺=另一種有利的實施方式中’第二個溝槽區 1232148 五、發明說明（6) f本發明的另一種有利的實施方式中，預平坦化掩膜 係屋由一適當的光掩膜以光刻法在半導體結構上形成。、 在本發明的另一種有利的實施方式中，格栅具有一 則化的孔洞結構。 規 則化ΐί,明的另一種有利的實施方式中’㈣冊具有-規 則化的帶狀結構。 现 有5二本去發Λ的另一種有利的實施方式中，格栅面積至少 百疋未遮蔽區域。 科月ί下配合圖式及本發明的一種實施方式對本發明的特 徵及優點作一詳細的說明。 寻 第=圖：用來說明本發明的一種實施方式的光掩膜。 第二圖：完成預平坦化蝕刻步驟後的半導體結構，、 進仃預平坦化蝕刻步驟之前半導體結構要先 光掩膜。 兀孟上笫圖之 第三圖Α—第三圖C :顯示一種已知的半導體結構平扫 化方法的各個重要步驟。 -平±曰：：圖：一種第三圖Α—第三圖C之已知的半導體結構 十：L·化方法所用的已知的光掩膜。 以上圖式中，功能相同或類似的構件均使用相同的標 第一圖為一用來說明本發明的一種實施方式的光掩 膜0 士發明提出的半導體結構平坦化方法的實施步驟 上，、前面配合第三圖Α-第三圖C說明過的已知的半導體結

1232148 五、發明說明（7) 構平坦化方法相同。 唯一不同的一點是，在本發明的方法中，用來形成光 刻劑製的預平坦化掩膜用的光掩膜是另外一種光掩膜 (PM，）。 如第一圖所示，光掩膜（PM’）上的區域（GB，0B1， 0B3)相當於第四圖所示之已知光掩膜（PM)上的區域（GB， OBI，0B3)。唯一不同的地方是本發明之光掩膜（PM，）上具 有電容器溝槽（DT)及相鄰之平坦結構（PS)的有效區域 (AA’）的構造不同於已知方法之光掩膜（pm)上的有效區域 (AA’）。已知方法之光掩膜（PM)上的整個有效區域（AA，）上 方都是打開的。 在本發明的這種實施方式中，光掩膜的一個區域（Bi) 被設置在有效區域（AA’）上方，且區域（B1)具有一包括遮 蔽部分及未遮蔽部分（Ml，01)的正方形格柵。遮蔽部分及 未遮蔽部分（Ml，01)具有適當的設置方式，能夠將區域 (B1)均勻的覆蓋住，也就是說不論位於其下方的結構為 何，都能夠將溝槽區（DT)及平坦區（PS)均勻的覆蓋住。 因此有效區域（AA’）就會被一個具有規則化結構的格 栅覆蓋住，這個格柵會形成能夠防止及/或避免發生凹面 效應的額外支撐區域（SB’）（參見第二圖）。格栅開口（〇1) 的形狀與位於其下方的電容器溝槽（DT)並不相同，而是具 有自己的對稱性’且格栅開口（〇1 )的特徵長度大於位於其 下方之電容器溝槽（DT )的特徵結構長度及/或結構直徑。 這種没计的優點疋用很間單的方式就可以形成所需的支撐

第11頁 1232148 五、發明說明（8) 區域/結構。

第二圖為一完成預平坦化蝕刻步驟後的半 在進行預平垣化蝕刻步驟之前半導體結構要先 之光掩膜。 導體結構， 塗上第一圖 第二圖為一 此種半導體結構 比較第二圖及第 去的格拇會在區 效區域（AA’）内： 區域（S B’）係分 雖然前面係 徵，但是本發明 種實施方式的所 範圍。 完成預平坦化蝕刻步驟後的半導體結 狀態相當於第三圖β的半導體結構狀態。 三圖Β可以明顯的看出，在本發明中:上 域（Β2)内形成新的支撐區域（s β，）。在孝 這些可以防止發生凹面效應的新的支撐’ 佈在平坦區内及電容器溝槽（DT)上方。 以一種有利的實施方式來說明本發明的朱 的範圍絕不僅限於此種實施方式，凡對迫 有可能的改善及引申方式均屬於本發明# 此處要特別指出的一點是，本發明的方法並非只能應 用於石夕技術之動態隨機存取記憶體（DRAMs)，而是可以應 用於所有半導體元件。 原則上除了具有孔洞的袼柵外，也可以使用其他型式 的格桃例如具有帶狀結構的格栅。重要的是格柵的開口 在、度必須位於一定的範圍内，而此一範圍係一經驗值。和 其他結構一樣’填充結構的設計也必須符合與相應之有效 區域的邊緣距離最小化的原則。

1232148 圖式簡單說明 第一圖：用來說明本發明的一種實施方式的光掩膜。 第二圖：完成預平坦化蝕刻步驟後的半導體結構，在 進行預平坦化蝕刻步驟之前半導體結構要先塗上第一圖之 光掩膜。 第三圖A-第三圖C :顯示一種已知的半導體結構平坦 化方法的各個重要步驟。 第四圖：一種第三圖A-第三圖C之已知的半導體結構 平坦化方法所用的已知的光掩膜。 元件符號說明 AA ; AA’ ； AA’ ’ ：有效區域 STI :淺溝隔離溝槽 PM，PM’ ：光掩膜 Μ1，c :封閉區域 01，〇 :開口區域 Β1 :第一個區域 STI :淺溝隔離溝槽 GB :光掩膜封閉區域 SB，SB’ ：支撐區域/結構 HDP : TE0S氧化層 HN :硬式掩膜 1 :基質 VI ， V2 :凹陷 DTF :電容器溝槽填充材料 DE :因凹陷而受損的硬式掩膜（HM)

第13頁 1232148 圖式簡單說明 ，0B3 :開口區域 OBI ， 0B2 _國

Claims (1)

1232148 - -_9110^§8 2004 年 7 月 12 曰__修正頁___ 六、申請專利範圍 ^ 1 · 一種半導體結構之平坦化方法，具有一其内設有數個子 結構（STI; AA; AA’； AA’’）的基質（1)，這些子結構（STI; AA; AA’ ； AA’ ’）中的第一個子結構（AA，）具有平坦區（ps)及 第一個溝槽區（DT)，在半導體結構上塗有一層待平坦化層 (HDP)，此待平坦化層（HDP)在第一個子結構（AA，）的第一個 溝槽區（DT)上方具有一相應的凹陷（V1)，本發明之方法的實 施步驟如下： 利用一預平坦掩膜進行餘刻步驟，使待平坦化層（H D p )預 平坦化； 以化學-機械拋光步驟對對待平坦化層（H D p )進行後平坦化 加工； 經由預平坦化掩膜在第一個子結構（ΑΑ，）上方的待平坦化 層上設置第一個區域（Β1)，此第一個區域（Β1)具有一包括遮 蔽部分及未遮蔽部分（Μ1，〇 1)的格柵； 遮蔽部分及未遮蔽部分（Ml，〇1)應有適當的設置方式，使 其能夠將第一個溝槽區（DT)及平坦區（PS)覆蓋住； 經由對預平坦化掩膜進行的蝕刻步驟可以形成一個相應於 格柵的遮蔽部分（Μ1 )的化學-機械拋光步驟所需的支撐結 構； 此種方法之特徵為··在子結構（STI ; ΑΑ; ΑΑ，； ΑΑ，，）中有 〆個是由第二個溝槽區構成的第二個子結構（STI)，在第二 個子結構（STI )的第二個溝槽區上方的待平坦化層（HDP)具有 相應的第二個凹陷（V2 )，同時經由預平坦化掩膜可以在第二 個子結構（S T I )上方的待平坦化層（H D P )設置

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1232148 六、申請專利範圍 一完全被遮蔽的第二個區域（GB)。 2 ·如申請專利範圍第1項的方法，其 (GB)經過第二個溝槽區延伸進入與其 3 ·如申請專利範圍第1項的方法，其 CSTI， AA; AA’； AA’’）中具有由平坦 子結構（AA ; AA，，），同時經由預平坦 子結構（AA ; AA，，）上方的待平坦化層 遮蔽的第三個區域（0B3, 〇B1)。 4 ·如申請專利範圍第1項的方法，其 區（DT)為電容器溝槽。 $ ·、如申請專利範圍第2項的方法，其 區為淺溝隔離溝槽（STI)。 6 ·如申請專利範圍第1項的方法，其 膜係經由一適當的光掩膜以光刻法在 7 ·如申請專利範圍第1項的方法，其 規則化的孔洞結構。 8 ·如申請專利範圍第丨項的方法，其 規則化的帶狀結構。 9 ·如申請專利範圍第1項的方法，其 少有5 0 %是未遮蔽區域（〇 1 )。 特徵為：第二個區域 相鄰的子結構。 特徵為：在子結構 化區域構成的第三個 化掩膜可以在第三個 (HDP)設置完全未被 特徵為：第一個溝槽 特徵為··第二個溝槽 考寺徵為：預平坦化掩 半導體結構上形成。 特徵為：格柵具有一 特徵為：格柵具有一 特徵為：格柵面積至 ❿

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