JPH1065025A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1065025A JPH1065025A JP8217429A JP21742996A JPH1065025A JP H1065025 A JPH1065025 A JP H1065025A JP 8217429 A JP8217429 A JP 8217429A JP 21742996 A JP21742996 A JP 21742996A JP H1065025 A JPH1065025 A JP H1065025A
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- Japan
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- floating gate
- memory device
- nonvolatile semiconductor
- semiconductor memory
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Abstract
(57)【要約】
【課題】 オフセット領域上に電極を設け、書き込み時
と読み出し時にそれぞれ最適な電圧を加えることで、注
入効率が高く、かつ、読み出し時のメモリセル電流を大
きくでき、ＥＥＰＲＯＭの低電圧化と高速化を同時に達
成する。 【解決手段】 半導体基板１上にフローティングゲート
３とコントロールゲート５とが積層され、前記半導体基
板１内のソース領域側の前記フローティングゲート端部
に隣接するようにＰ- 型領域１０が形成され、前記フロ
ーティングゲート３及びコントロールゲート５の側壁部
に形成されたポリシリコンサイドウォールスペーサ１３
に隣接するように前記半導体基板１内にＮ+ 型のソース
・ドレイン領域１４、１５が形成されてなるものであ
る。
と読み出し時にそれぞれ最適な電圧を加えることで、注
入効率が高く、かつ、読み出し時のメモリセル電流を大
きくでき、ＥＥＰＲＯＭの低電圧化と高速化を同時に達
成する。 【解決手段】 半導体基板１上にフローティングゲート
３とコントロールゲート５とが積層され、前記半導体基
板１内のソース領域側の前記フローティングゲート端部
に隣接するようにＰ- 型領域１０が形成され、前記フロ
ーティングゲート３及びコントロールゲート５の側壁部
に形成されたポリシリコンサイドウォールスペーサ１３
に隣接するように前記半導体基板１内にＮ+ 型のソース
・ドレイン領域１４、１５が形成されてなるものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特にソース・サイド・チャネル・ホット
エレクトロン注入型のＥＥＰＲＯＭメモリセルに関す
る。
憶装置に関し、特にソース・サイド・チャネル・ホット
エレクトロン注入型のＥＥＰＲＯＭメモリセルに関す
る。
【０００２】
【従来の技術】従来、この種のソース・サイド・チャネ
ル・ホットエレクトロン注入型のＥＥＰＲＯＭメモリセ
ルとして、ＳＩＳＯＳ(SIdewall Select-gate On the S
ourceSide）型ＥＥＰＲＯＭメモリセル（例えば、IEDM
Technical digest (1989) p603-p606参照）、ｎｅｗ Ｓ
ＩＥＰＲＯＭ（Source-side Injection EPROM）（例え
ば、NVSM Technical digest (1995)参照）がある。
ル・ホットエレクトロン注入型のＥＥＰＲＯＭメモリセ
ルとして、ＳＩＳＯＳ(SIdewall Select-gate On the S
ourceSide）型ＥＥＰＲＯＭメモリセル（例えば、IEDM
Technical digest (1989) p603-p606参照）、ｎｅｗ Ｓ
ＩＥＰＲＯＭ（Source-side Injection EPROM）（例え
ば、NVSM Technical digest (1995)参照）がある。
【０００３】ここで、前述したＳＩＳＯＳ型ＥＥＰＲＯ
Ｍメモリセル５１は、図６に示すような構造を有し、ス
タック型のフローティングゲート５２及びコントロール
ゲート５３のソース５４側にのみサイドウォール状の選
択ゲート５５が形成されており、該選択ゲート５５に加
える電圧をコントロールすることで、高注入効率を得よ
うとするものである。
Ｍメモリセル５１は、図６に示すような構造を有し、ス
タック型のフローティングゲート５２及びコントロール
ゲート５３のソース５４側にのみサイドウォール状の選
択ゲート５５が形成されており、該選択ゲート５５に加
える電圧をコントロールすることで、高注入効率を得よ
うとするものである。
【０００４】しかしながら、選択ゲート５５に使用する
ポリシリコン膜の抵抗が高く、読み出し時の電圧の立ち
上がりが遅くなり、読み出し動作に時間がかかるという
欠点があった。また、前述したｎｅｗＳＩＥＰＲＯＭメ
モリセル６１は、図７に示す構造を有し、スタック型の
フローティングゲート６２及びコントロールゲート６３
のソース側のオフセット領域にＰ- 型イオンをポケット
イオン注入しＰ- 型領域６４を形成することで、その領
域６４で発生する横方向電界を大きくし、高注入効率を
得ようとするものである。
ポリシリコン膜の抵抗が高く、読み出し時の電圧の立ち
上がりが遅くなり、読み出し動作に時間がかかるという
欠点があった。また、前述したｎｅｗＳＩＥＰＲＯＭメ
モリセル６１は、図７に示す構造を有し、スタック型の
フローティングゲート６２及びコントロールゲート６３
のソース側のオフセット領域にＰ- 型イオンをポケット
イオン注入しＰ- 型領域６４を形成することで、その領
域６４で発生する横方向電界を大きくし、高注入効率を
得ようとするものである。
【０００５】しかし、読み出し時にポケットイオン注入
されたＰ- 型領域６４の抵抗が大きく、メモリセルの読
み出し時の電流が小さくなるため、読み出し動作を速く
できないという欠点があった。
されたＰ- 型領域６４の抵抗が大きく、メモリセルの読
み出し時の電流が小さくなるため、読み出し動作を速く
できないという欠点があった。
【０００６】
【発明が解決しようとする課題】前述したように、ソー
ス側オフセット領域のポケットイオン注入だけで、高注
入効率を達成しようとすると、書き込み時の注入効率
と、読み出し時のメモリセル電流がトレード・オフの関
係となってしまう。従って、本発明では前記オフセット
領域上に電極を設け、書き込み時と読み出し時にそれぞ
れ最適な電圧を加えることで、注入効率が高く、かつ、
読み出し時のメモリセル電流を大きくでき、ＥＥＰＲＯ
Ｍの低電圧化と高速化を同時に達成できるメモリセルを
提供することを目的とする。
ス側オフセット領域のポケットイオン注入だけで、高注
入効率を達成しようとすると、書き込み時の注入効率
と、読み出し時のメモリセル電流がトレード・オフの関
係となってしまう。従って、本発明では前記オフセット
領域上に電極を設け、書き込み時と読み出し時にそれぞ
れ最適な電圧を加えることで、注入効率が高く、かつ、
読み出し時のメモリセル電流を大きくでき、ＥＥＰＲＯ
Ｍの低電圧化と高速化を同時に達成できるメモリセルを
提供することを目的とする。
【０００７】
【課題を解決するための手段】そこで、本発明の不揮発
性半導体記憶装置はＰ型の半導体基板１上にゲート酸化
膜２を介して形成されたフローティングゲート３と、前
記フローティングゲート３上に絶縁膜４を介して積層さ
れたコントロールゲート５と、前記半導体基板１内のソ
ース領域側の前記フローティングゲート端部に隣接する
ように形成されたＰ- 型領域１０と、前記フローティン
グゲート３及びコントロールゲート５の側壁部に形成さ
れたポリシリコンサイドウォールスペーサ１３と、前記
ポリシリコンサイドウォールスペーサ１３に隣接するよ
うに前記半導体基板１内に形成されたＮ+ 型のソース・
ドレイン領域１４、１５とを具備したものである。
性半導体記憶装置はＰ型の半導体基板１上にゲート酸化
膜２を介して形成されたフローティングゲート３と、前
記フローティングゲート３上に絶縁膜４を介して積層さ
れたコントロールゲート５と、前記半導体基板１内のソ
ース領域側の前記フローティングゲート端部に隣接する
ように形成されたＰ- 型領域１０と、前記フローティン
グゲート３及びコントロールゲート５の側壁部に形成さ
れたポリシリコンサイドウォールスペーサ１３と、前記
ポリシリコンサイドウォールスペーサ１３に隣接するよ
うに前記半導体基板１内に形成されたＮ+ 型のソース・
ドレイン領域１４、１５とを具備したものである。
【０００８】
【発明の実施の形態】以下、本発明の一実施の形態の不
揮発性半導体記憶装置について図面を基に説明する。こ
こで、図１乃至図４は本発明の一実施の形態の不揮発性
半導体記憶装置の製造方法を示す断面図である。
揮発性半導体記憶装置について図面を基に説明する。こ
こで、図１乃至図４は本発明の一実施の形態の不揮発性
半導体記憶装置の製造方法を示す断面図である。
【０００９】先ず、図１に示すように一導電型、例え
ば、Ｐ型の半導体基板１の素子形成領域上にはゲート酸
化膜２を介してフローティングゲート３が、そして、該
フローティングゲート３の上方に酸化膜４を介してコン
トロールゲート５が積層されており、該素子形成領域を
囲むように素子分離膜としてのフィールド酸化膜６が形
成されている。この状態で、レジスト膜７を介して前記
基板１に形成するドレイン領域に低濃度のＮ型イオン
（例えば、リンイオン、ヒ素イオン等）を注入して、Ｎ
- 型領域８を形成する。
ば、Ｐ型の半導体基板１の素子形成領域上にはゲート酸
化膜２を介してフローティングゲート３が、そして、該
フローティングゲート３の上方に酸化膜４を介してコン
トロールゲート５が積層されており、該素子形成領域を
囲むように素子分離膜としてのフィールド酸化膜６が形
成されている。この状態で、レジスト膜７を介して前記
基板１に形成するドレイン領域に低濃度のＮ型イオン
（例えば、リンイオン、ヒ素イオン等）を注入して、Ｎ
- 型領域８を形成する。
【００１０】次に、図２に示すようにレジスト膜９を介
して前記基板１に形成するソース領域に低濃度のＰ型イ
オン（例えば、ボロンイオン）をポケットイオン注入し
て、Ｐ- 型領域１０を形成する。続いて、図３に示すよ
うに前記フローティングゲート３とコントロールゲート
４を囲むように酸化膜１１を形成した後に、基板全面に
ポリシリコン膜１２を形成する。
して前記基板１に形成するソース領域に低濃度のＰ型イ
オン（例えば、ボロンイオン）をポケットイオン注入し
て、Ｐ- 型領域１０を形成する。続いて、図３に示すよ
うに前記フローティングゲート３とコントロールゲート
４を囲むように酸化膜１１を形成した後に、基板全面に
ポリシリコン膜１２を形成する。
【００１１】そして、前記ポリシリコン膜１２を異方性
エッチングし、ポリシリコンサイドウォールスペーサ１
３を形成する。その後、前記ポリシリコンサイドウォー
ルスペーサ１３及び前記フローティングゲート３とコン
トロールゲート４をマスクとして高濃度のＮ型イオン
（例えば、リンイオン、ヒ素イオン等）を注入して、図
４に示すように前記Ｎ- 型領域８内にＮ+ 型領域１４を
形成し、Ｐ- 型領域１０内にＮ+ 型領域１５を形成す
る。ここで、Ｎ- 型領域８及びＮ+ 型領域１４でドレイ
ン領域が形成され、Ｎ+ 型領域１５でソース領域が形成
され、該ソース領域側のオフセット領域にＰ- 型領域１
０が形成されている。
エッチングし、ポリシリコンサイドウォールスペーサ１
３を形成する。その後、前記ポリシリコンサイドウォー
ルスペーサ１３及び前記フローティングゲート３とコン
トロールゲート４をマスクとして高濃度のＮ型イオン
（例えば、リンイオン、ヒ素イオン等）を注入して、図
４に示すように前記Ｎ- 型領域８内にＮ+ 型領域１４を
形成し、Ｐ- 型領域１０内にＮ+ 型領域１５を形成す
る。ここで、Ｎ- 型領域８及びＮ+ 型領域１４でドレイ
ン領域が形成され、Ｎ+ 型領域１５でソース領域が形成
され、該ソース領域側のオフセット領域にＰ- 型領域１
０が形成されている。
【００１２】図５はメモリセルアレイを示す斜視図であ
り、図示したように前記ポリシリコンサイドウォールス
ペーサ１３は複数のメモリセルから成るセクター内、ま
たはＬＳＩ内の全メモリセルで接続されている。これ
は、前述したポリシリコン膜１２の異方性エッチング時
に各メモリセル間にまたがるようにポリシリコン膜１２
を残すように図示しないレジスト膜を用いてポリシリコ
ンサイドウォールスペーサ１３により接合部分１３Ａを
形成する。
り、図示したように前記ポリシリコンサイドウォールス
ペーサ１３は複数のメモリセルから成るセクター内、ま
たはＬＳＩ内の全メモリセルで接続されている。これ
は、前述したポリシリコン膜１２の異方性エッチング時
に各メモリセル間にまたがるようにポリシリコン膜１２
を残すように図示しないレジスト膜を用いてポリシリコ
ンサイドウォールスペーサ１３により接合部分１３Ａを
形成する。
【００１３】以上説明したように、本発明の不揮発性半
導体記憶装置では、スタック型フローテイングゲート３
及びコントロールゲート５のソース領域側のオフセット
領域にポケットイオン注入を行い、かつ、該オフセット
領域にポリシリコンサイドウォールスペーサ１３を形成
したことを特徴の一つとしている。そして、書き込み時
には、オフセット領域に十分大きな横方向電界が発生す
るように最適化された電圧（例えば、マイナスの電圧、
それに準ずる低い電圧）をポリシリコンサイドウォール
スペーサ１３に加え、読み出し時には、メモリセル電流
が十分大きくなるように最適化された電圧（例えば、前
記Ｐ- 型領域１０の濃度を打ち消す位の高い電圧）をポ
リシリコンサイドウォールスペーサ１３に加える。
導体記憶装置では、スタック型フローテイングゲート３
及びコントロールゲート５のソース領域側のオフセット
領域にポケットイオン注入を行い、かつ、該オフセット
領域にポリシリコンサイドウォールスペーサ１３を形成
したことを特徴の一つとしている。そして、書き込み時
には、オフセット領域に十分大きな横方向電界が発生す
るように最適化された電圧（例えば、マイナスの電圧、
それに準ずる低い電圧）をポリシリコンサイドウォール
スペーサ１３に加え、読み出し時には、メモリセル電流
が十分大きくなるように最適化された電圧（例えば、前
記Ｐ- 型領域１０の濃度を打ち消す位の高い電圧）をポ
リシリコンサイドウォールスペーサ１３に加える。
【００１４】このようにオフセット領域の上方にポリシ
リコンサイドウォールスペーサ１３から成る電極を設
け、書き込み時と読み出し時にそれぞれ最適な電圧を加
えることにより、注入効率が高く、かつ、読み出し時の
メモリセル電流を大きくできる。そのため、ＥＥＰＲＯ
Ｍの低電圧化と高速化を同時に達成できる。また、書き
込みベリファイ時には、前記ポリシリコンサイドウォー
ルスペーサ１３には書き込みに最適な電圧が印加されて
いるが、読み出しに最適な電圧が印加された場合とのメ
モリセル電流の相関をとっておき、ベリファイのための
メモリセル電流しきい値を決定する。そして、読み出し
時には、ポリシリコンサイドウォールスペーサ１３に印
加する電圧を読み出し時に最適化された値に切りかえ
る。
リコンサイドウォールスペーサ１３から成る電極を設
け、書き込み時と読み出し時にそれぞれ最適な電圧を加
えることにより、注入効率が高く、かつ、読み出し時の
メモリセル電流を大きくできる。そのため、ＥＥＰＲＯ
Ｍの低電圧化と高速化を同時に達成できる。また、書き
込みベリファイ時には、前記ポリシリコンサイドウォー
ルスペーサ１３には書き込みに最適な電圧が印加されて
いるが、読み出しに最適な電圧が印加された場合とのメ
モリセル電流の相関をとっておき、ベリファイのための
メモリセル電流しきい値を決定する。そして、読み出し
時には、ポリシリコンサイドウォールスペーサ１３に印
加する電圧を読み出し時に最適化された値に切りかえ
る。
【００１５】更に、本発明では従来のような選択ビット
毎に電圧を印加するのではなく、読み出し動作中、書き
込み動作中のある長い時間、多数のメモリセルに同時に
電圧を印加するため、ポリシリコンサイドウォールスペ
ーサ１３の抵抗による時間遅れがなく、かつ、制御回路
も簡単になる。また、ポリシリコンサイドウォールスペ
ーサ１３の抵抗が重大な問題にならないため、メモリセ
ルの微細化に伴ってサイドウォール幅も小さくすること
ができる。
毎に電圧を印加するのではなく、読み出し動作中、書き
込み動作中のある長い時間、多数のメモリセルに同時に
電圧を印加するため、ポリシリコンサイドウォールスペ
ーサ１３の抵抗による時間遅れがなく、かつ、制御回路
も簡単になる。また、ポリシリコンサイドウォールスペ
ーサ１３の抵抗が重大な問題にならないため、メモリセ
ルの微細化に伴ってサイドウォール幅も小さくすること
ができる。
【００１６】更に、本発明の一実施の形態の不揮発性半
導体記憶装置の製造プロセスでは、従来のＳＩＳＯＳ型
メモリセルの製造プロセスにレジスト付きのＰ- イオン
注入工程（図２参照）が１工程増えるだけで形成でき
る。
導体記憶装置の製造プロセスでは、従来のＳＩＳＯＳ型
メモリセルの製造プロセスにレジスト付きのＰ- イオン
注入工程（図２参照）が１工程増えるだけで形成でき
る。
【００１７】
【発明の効果】以上、本発明によればソース領域のオフ
セット領域の上方にポリシリコンサイドウォールスペー
サから成る電極を設け、書き込み時と読み出し時にそれ
ぞれ最適な電圧を加えることにより、注入効率が高く、
かつ、読み出し時のメモリセル電流を大きくできるた
め、不揮発性半導体記憶装置の低電圧化と高速化を同時
に達成できる。
セット領域の上方にポリシリコンサイドウォールスペー
サから成る電極を設け、書き込み時と読み出し時にそれ
ぞれ最適な電圧を加えることにより、注入効率が高く、
かつ、読み出し時のメモリセル電流を大きくできるた
め、不揮発性半導体記憶装置の低電圧化と高速化を同時
に達成できる。
【００１８】また、本発明では従来のような選択ビット
毎に電圧を印加するのではなく、読み出し動作中、書き
込み動作中のある長い時間、多数のメモリセルに同時に
電圧を印加するため、ポリシリコンサイドウォールスペ
ーサの抵抗による時間遅れがなく、かつ、制御回路も簡
単になる。更に、ポリシリコンサイドウォールスペーサ
の抵抗が重大な問題にならないため、メモリセルの微細
化に伴ってサイドウォール幅も小さくすることができ
る。
毎に電圧を印加するのではなく、読み出し動作中、書き
込み動作中のある長い時間、多数のメモリセルに同時に
電圧を印加するため、ポリシリコンサイドウォールスペ
ーサの抵抗による時間遅れがなく、かつ、制御回路も簡
単になる。更に、ポリシリコンサイドウォールスペーサ
の抵抗が重大な問題にならないため、メモリセルの微細
化に伴ってサイドウォール幅も小さくすることができ
る。
【図１】本発明一実施の形態の不揮発性半導体記憶装置
の製造方法を示す第１の断面図である。
の製造方法を示す第１の断面図である。
【図２】本発明一実施の形態の不揮発性半導体記憶装置
の製造方法を示す第２の断面図である。
の製造方法を示す第２の断面図である。
【図３】本発明一実施の形態の不揮発性半導体記憶装置
の製造方法を示す第３の断面図である。
の製造方法を示す第３の断面図である。
【図４】本発明一実施の形態の不揮発性半導体記憶装置
の製造方法を示す第４の断面図である。
の製造方法を示す第４の断面図である。
【図５】本発明一実施の形態の不揮発性半導体記憶装置
を示す斜視図である。
を示す斜視図である。
【図６】従来のＳＩＳＯＳ型メモリセルを示す断面図で
ある。
ある。
【図７】従来のｎｅｗＳＩＥＰＲＯＭを示す断面図であ
る。
る。
Claims (3)
- 【請求項１】 一導電型の半導体基板上に第１の酸化膜
を介して形成されたフローティングゲートと、 前記フローティングゲート上に第２の酸化膜を介して積
層されたコントロールゲートと、 前記半導体基板内のソース領域側の前記フローティング
ゲート端部に隣接するように形成された一導電型の不純
物領域と、 前記フローティングゲート及びコントロールゲートの側
壁部に形成された導電性サイドウォールスペーサと、 前記導電性サイドウォールスペーサに隣接するように前
記半導体基板内に形成された逆導電型のソース・ドレイ
ン領域とを具備したことを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 前記導電性サイドウォールスペーサは、
複数のメモリセルにまたがって接続されていることを特
徴とする請求項の第１項に記載の不揮発性半導体記憶装
置。 - 【請求項３】 前記導電性サイドウォールスペーサは、
ポリシリコン膜から成ることを特徴とする請求項の第１
項あるいは第２項に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217429A JPH1065025A (ja) | 1996-08-19 | 1996-08-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217429A JPH1065025A (ja) | 1996-08-19 | 1996-08-19 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065025A true JPH1065025A (ja) | 1998-03-06 |
Family
ID=16704085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217429A Pending JPH1065025A (ja) | 1996-08-19 | 1996-08-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575611B1 (ko) * | 1999-12-22 | 2006-05-03 | 매그나칩 반도체 유한회사 | 이피롬셀 제조방법 |
| JP2015015347A (ja) * | 2013-07-04 | 2015-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1996
- 1996-08-19 JP JP8217429A patent/JPH1065025A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575611B1 (ko) * | 1999-12-22 | 2006-05-03 | 매그나칩 반도체 유한회사 | 이피롬셀 제조방법 |
| JP2015015347A (ja) * | 2013-07-04 | 2015-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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