CN103943678B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明的半导体器件包括：半导体衬底；位于所述半导体衬底上的栅极；位于所述栅极两侧的半导体衬底上的源极和漏极；位于所述栅极与所述半导体衬底之间的栅绝缘层；其中，所述栅极在其底部靠近所述源极和漏极的位置形成有内凹结构。本发明的半导体器件，由于栅极在其底部靠近源极和漏极的两侧形成有内凹结构，减小了栅极与源极、漏极的交叠面积，因而可以有效抑制寄生电容；并且，这一栅极结构可以优化离子注入的界面，更好地避免短沟道效应。本发明的半导体器件的制造方法，可以用于制造上述的半导体器件，其制造的半导体器件同样具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
在半导体技术领域中，随着半导体器件的工艺节点发展到90nm及以下，半导体器件往往面临更严重的寄生电容、短沟道效应等问题，因而严重影响了半导体器件的性能。
虽然在现有技术中已经有很多方案被用来减轻或避免上述寄生电容、短沟道效应等问题，以提高半导体器件的性能。然而，这些方案的效果往往并不理想。
因此，有必要提出一种新的半导体器件及其制造方法，以解决现有技术中存在的上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法。
一方面，本发明提供一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底上的栅极；
位于所述栅极两侧的半导体衬底上的源极和漏极；
位于所述栅极与所述半导体衬底之间的栅绝缘层；
其中，所述栅极在其底部靠近所述源极和漏极的位置形成有内凹结构。
进一步的，所述半导体器件还包括：
位于所述栅极外侧的覆盖所述栅极顶部及两侧的间隙壁；
以及位于所述栅极两侧且位于所述间隙壁外侧的栅极侧壁。
其中，所述半导体器件还包括覆盖所述栅极的顶部以及所述栅极侧壁的具有张应力或压应力的接触孔刻蚀阻挡层。
其中，所述间隙壁的材料为二氧化硅，所述栅极侧壁的材料为氮化硅。
进一步的，所述栅极为T型栅极。
其中，所述栅极的材料为多晶硅。
另一方面，本发明提供一种半导体器件的制造方法，该方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上依次形成包括第一牺牲层、第二牺牲层、第三牺牲层和第四牺牲层的叠层结构；
步骤S102：刻蚀形成贯穿所述叠层结构的凹槽；
步骤S103：在所述凹槽内形成第一临时侧壁材料层，其中，所述第一临时侧壁材料层的高度低于拟形成的栅极的高度；
步骤S104：在所述第一临时侧壁材料层上形成第二临时侧壁材料层；
步骤S105：刻蚀所述第二临时侧壁材料层和第一临时侧壁材料层，在所述凹槽的内侧形成两个相对的第二临时侧壁以及位于其下方的两个相对的第一临时侧壁，其中，所述第一临时侧壁之间的第一临时材料层被完全去除；
步骤S106：去除所述第二临时侧壁，并在所述凹槽内依次形成栅绝缘层和栅极，其中，所述栅绝缘层低于所述第一临时侧壁，所述栅极高于所述第一临时侧壁且高出的部分延伸至所述第一临时侧壁的正上方。
进一步的，在所述步骤S105与步骤S106之间还包括：刻蚀去除位于所述第一临时侧壁之间的一部分所述半导体衬底的步骤。
其中，在所述步骤S106之后还包括如下步骤：
步骤S107：去除所述第一牺牲层、第二牺牲层、第三牺牲层、第四牺牲层以及所述第一临时侧壁，以暴露出所述栅极；
步骤S108：在所述栅极的顶部及侧壁形成间隙壁，并进行LDD处理；
步骤S109：在所述栅极的两侧形成栅极侧壁；
步骤S110：通过离子注入在所述半导体衬底位于所述栅极两侧的区域形成源极和漏极。
其中，在所述步骤S110之后还包括步骤S111：
在所述栅极的顶部以及所述栅极侧壁上形成具有张应力或压应力的接触孔刻蚀阻挡层。
其中，所述栅极的材料为多晶硅。
其中，所述第一牺牲层的材料为二氧化硅，所述第二牺牲层的材料为氮化硅，所述第三牺牲层的材料为二氧化硅，所述第四牺牲层的材料为氮化硅。
其中，所述第一临时侧壁材料层的材料为二氧化硅。
其中，形成所述第一临时侧壁材料层的方法为热氧化法。
其中，所述第二临时侧壁材料层的材料为氮化硅。
本发明的半导体器件，由于栅极在其底部靠近源极和漏极的两侧形成有内凹结构，减小了栅极与源极、漏极的交叠面积，因而可以有效抑制寄生电容；并且，这一栅极结构可以优化离子注入的界面，在进行离子注入时可以更好地避免短沟道效应。本发明的半导体器件的制造方法，可以用于制造上述结构的半导体器件，因而其制造的半导体器件同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1M为本发明提出的一种半导体器件的制造方法各步骤的示意性剖面图；
其中，图1M为本发明提出的一种半导体器件的结构的示例性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件及其制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件，包括半导体衬底，位于所述半导体衬底上的栅极，位于所述栅极两侧的半导体衬底上的源极和漏极，还包括位于所述栅极与所述半导体衬底之间的栅绝缘层；其中，所述栅极在其底部靠近所述源极和漏极的位置形成有内凹结构。
示例性地，本发明实施例的半导体器件，可以如图1M所示。该半导体器件包括：半导体衬底100，位于半导体衬底100上的栅极109，位于栅极109两侧的半导体衬底100上的源极1031和漏极1032，以及位于栅极109与半导体衬底100之间的栅绝缘层108；其中，栅极109在其底部靠近源极1031和漏极1032的位置均形成有内凹结构，如图1M所示。
进一步的，该半导体器件还包括位于栅极109外侧的覆盖栅极109的顶部及两侧的间隙壁110；以及位于栅极109两侧且位于间隙壁110外侧的栅极侧壁1121和1122。如图1M所示。
其中，栅极109的材料可以为多晶硅。间隙壁110的材料可以为二氧化硅。栅极侧壁1121和1122的材料可以为氮化硅。源极1031和漏极1032可以通过离子注入实现。
在本实施例中，栅极109可以为T型栅极。即栅极109在其底部靠近所述源极和漏极的位置形成的内凹结构更规则，使得栅极整体呈T型。T型栅极由于内凹结构更规则，因而更便于制造，具有更好的技术效果。
优选的，本实施例的栅极侧壁1121和1122的厚度小于现有技术中的栅极侧壁。
本发明实施例的半导体器件，由于在栅极底部靠近源极和漏极的位置形成有内凹结构，因而可以减小栅极与源极、漏极的交叠面积，进而可以有效抑制寄生电容；并且，由于栅极在其底部靠近源极和漏极的位置形成有内凹结构，可以优化离子注入（主要指LDD注入）的界面，可以在一定程度上避免短沟道效应。
进一步的，本实施例的半导体器件，还可以包括覆盖栅极109顶部以及栅极侧壁1121和1122的具有张应力或压应力的接触孔刻蚀阻挡层（CESL），以改善器件的载流子迁移率。当半导体器件中的晶体管为NMOS时，使用具有张应力的CESL；当半导体器件中的晶体管为PMOS时，使用具有拉应力的CESL。本发明实施例的半导体器件，由于栅极在其底部靠近源极和漏极的位置形成有内凹结构，相对现有技术使用厚度较小的栅极侧壁即可实现相同的技术效果，而栅极侧壁厚度的减小可以使得具有张应力或压应力的CESL更靠近沟道，发挥更好的应力增强效果，可以提高载流子迁移率，进而在一定程度上降低开启电流（Ion）。即，本发明实施例的半导体器件由于栅极的内凹结构，可以改善CESL的应力增强效果。
实施例二
本发明实施例的半导体器件的制造方法，用于制造实施例一所述的半导体器件。下面，参照图1A-图1M来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1A-图1M示出了该示例性方法的各步骤的示意性剖面图。该方法具体如下：
步骤1：提供半导体衬底100，在半导体衬底100上依次形成（比如沉积）包括第一牺牲层101、第二牺牲层102、第三牺牲层103和第四牺牲层104的叠层结构。形成的图形，如图1A所示。
其中，第一牺牲层101的材料可以为二氧化硅，第二牺牲层102的材料可以为氮化硅，第三牺牲层103的材料可以为二氧化硅，第四牺牲层104的材料可以为氮化硅。
作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS区和PMOS区。所述半导体衬底中还可以形成有各种阱(well)结构及衬底表面的沟道层，为了简化，图示中予以省略。一般来说，形成阱(well)结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构的深度。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
步骤2：对所述叠层结构进行刻蚀，以形成贯穿所述叠层结构的凹槽105，形成的图形如图1B所示。
具体地，对包括第一牺牲层101、第二牺牲层102、第三牺牲层103和第四牺牲层104的叠层结构进行刻蚀，在拟形成晶体管的栅极的位置形成凹槽105，凹槽105位于所述叠层结构内且贯穿所述叠层结构。
优选的，凹槽105的侧壁垂直于半导体衬底100的表面。
步骤3：在凹槽105内形成第一临时侧壁材料层106。形成的图形，如图1C所示。
其中，第一临时侧壁材料层106的高度应保证低于拟形成的栅极的高度。在本示例性实施例中，即第一临时侧壁材料层106的高度应低于第三牺牲层的高度。
其中，第一临时侧壁材料层106的材料可以为二氧化硅；形成第一临时侧壁材料层106的方法，可以为热氧化法。
步骤4：在半导体衬底100上形成第二临时侧壁材料层107，形成的图形如图1D所示。
形成第二临时侧壁材料层107的方法，可以为沉积或其他方法。当采用沉积法时，沉积第二临时侧壁材料层107后，在与凹槽105相对应的位置的第二临时侧壁材料层107内会形成有一个凹槽，如图1D所示。
其中，第二临时侧壁材料层107的材料可以为氮化硅。
步骤5：对所述第二临时侧壁材料层107和第一临时侧壁材料层106进行刻蚀，在凹槽105的内侧形成相对的第一临时侧壁（spacer）1061、1062以及位于其上的第二临时侧壁1071、1072。其中，第一临时侧壁1061、1062之间的第一临时材料层被完全去除。形成的图形，如图1E所示。
在刻蚀形成第一临时侧壁（spacer）1061、1062以及位于其上的第二临时侧壁1071、1072的过程中，第二临时侧壁材料层107位于凹槽105之外的部分也同时会被刻蚀变薄，如图1E所示。
步骤6：刻蚀去除位于第一临时侧壁（spacer）1061、1062之间的一部分半导体衬底。形成的图形如图1F所示。
即，通过刻蚀，去除了拟形成栅绝缘层位置处的一部分半导体衬底100。
该步骤可以保证后续形成的栅绝缘层具有更好的绝缘作用，在一定程度上提高半导体器件的性能。本领域的技术人员可以理解，该步骤可以省略。
步骤7：去除第二临时侧壁1071、1072，形成的图形如图1G所示。然后，在凹槽105内依次形成栅绝缘层108和栅极109，其中，所述栅绝缘层108的高度低于所述第一临时侧壁1061、1062，所述栅极109的高度高于所述第一临时侧壁1061、1062且高出的部分延伸至所述第一临时侧壁1061、1062的正上方。形成的图形，如图1H所示。
在本步骤中，优选的，第一临时侧壁1061、1062的上表面呈平面，这可以保证当栅极109的高度高于所述第一临时侧壁1061、1062且高出的部分延伸至所述第一临时侧壁1061、1062的正上方时，形成的栅极109为T型栅极。T型栅极由于内凹结构更规则，因而更便于制造，具有更好的技术效果。
其中，栅绝缘层108的材料可以为二氧化硅或其他合适的材料。
示例性地，形成栅极的工艺可以通过如下步骤实现：在凹槽105内沉积多晶硅，通过CMP去除多余的多晶硅以形成栅极109，如图1H所示。
由于第一临时侧壁（spacer）1061、1062的存在且栅绝缘层108的高度低于第一临时侧壁1061、1062，本步骤形成的栅极109必然在其底部靠近源极和漏极（后续形成）的位置形成内凹结构。本发明实施例的方法制得的半导体器件，由于栅极在其底部靠近源极和漏极的位置形成有内凹结构，因而可以减小栅极与源极、漏极的交叠面积，进而可以有效抑制寄生电容；并且，由于栅极在其底部靠近源极和漏极的位置形成有内凹结构，可以优化离子注入（主要指LDD注入）的界面，可以在一定程度上避免短沟道效应。
完成步骤7之后，可以按照现有技术中的各种方式继续来完成整个半导体器件的制造。示例性地，在本发明实施例中，完成步骤7之后，该半导体器件的制造方法还包括如下步骤：
步骤8：去除第一牺牲层101、第二牺牲层102、第三牺牲层103、第四牺牲层104以及第一临时侧壁（spacer）1061、1062，以暴露出栅极109。形成的图形，如图1I所示。
步骤9：在栅极109的顶部及侧壁形成间隙壁110，形成的图形如图1J所示。
本领域的技术人员可以理解，本步骤中形成的间隙壁110仅需保证覆盖栅极109的顶部及侧壁即可，并不一定必然如图1J所示覆盖整个半导体衬底100。
其中，示例性地，间隙壁110的材料为二氧化硅，形成间隙壁110的方法为热氧化法。
步骤10：进行LDD处理，在半导体衬底100位于栅极109两侧的区域形成轻掺杂区111。形成的图形，如图1K所示。
由于在前述步骤形成的栅极在其底部靠近源极和漏极的位置形成有内凹结构，因此，可以LDD处理时离子注入的界面，进而在一定程度上进一步避免短沟道效应。
在本发明实施例中，可以省略步骤10所述的轻掺杂的步骤。而保留这一步骤，将在一定程度上防止短沟道效应，具有更好的技术效果。
步骤11：在栅极109的两侧（当有间隙壁110时，实际为间隙壁110的两侧）形成栅极侧壁1121和1122，形成的图形如图1L所示。
其中，栅极侧壁1121和1122的材料可以为氮化硅。
根据本发明实施例的方法制得的半导体器件，由于栅极在其底部靠近源极和漏极的位置形成有内凹结构，所以，相对于现有技术，使用厚度较小的栅极侧壁即可实现相同的技术效果。因此，本发明实施例的栅极侧壁1121和1122的厚度小于现有技术中的栅极侧壁。
步骤12：通过离子注入在半导体衬底100位于栅极109两侧的区域形成源极1131和漏极1132，形成的图形如图1M所示。
进一步地，本实施例在步骤12之后还可以包括步骤13：在所述栅极的顶部以及所述栅极侧壁上形成具有张应力或压应力的接触孔刻蚀阻挡层。即，制造覆盖栅极109顶部以及栅极侧壁1121和1122的具有张应力或压应力的接触孔刻蚀阻挡层（CESL）。
当半导体器件中的晶体管为NMOS时，使用具有张应力的CESL；当半导体器件中的晶体管为PMOS时，使用具有拉应力的CESL。根据本发明实施例的方法制得的半导体器件，由于栅极在其底部靠近源极和漏极的位置形成有内凹结构，相对现有技术使用厚度较小的栅极侧壁即可实现相同的技术效果，而栅极侧壁厚度的减小可以使得具有张应力或压应力的CESL更靠近沟道，发挥更好的应力增强效果，可以提高载流子迁移率，进而在一定程度上降低开启电流（Ion）。即，根据本发明实施例的方法制造的半导体器件由于栅极具有内凹结构，可以改善CESL的应力增强效果。
至此，完成了本发明实施例的半导体器件的制造方法的关键步骤。接下来，可以根据传统的半导体器件的制造工艺，来完成本发明实施例的半导体器件的制造，此处不再赘述。
本发明实施例的半导体器件的制造方法，在栅极底部靠近源极和漏极的位置形成了内凹结构，因而可以减小栅极与源极、漏极的交叠面积，进而可以有效抑制寄生电容。并且，由于在栅极底部靠近源极和漏极的位置形成了内凹结构，优化了离子注入的界面，可以在一定程度上避免短沟道效应。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (8)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上依次形成包括第一牺牲层、第二牺牲层、第三牺牲层和第四牺牲层的叠层结构；
步骤S102：刻蚀形成贯穿所述叠层结构的凹槽；
步骤S103：在所述凹槽内形成第一临时侧壁材料层，其中，所述第一临时侧壁材料层的高度低于拟形成的栅极的高度；
步骤S104：在所述第一临时侧壁材料层上形成第二临时侧壁材料层；
步骤S105：刻蚀所述第二临时侧壁材料层和第一临时侧壁材料层，在所述凹槽的内侧形成两个相对的第二临时侧壁以及位于其下方的两个相对的第一临时侧壁，其中，所述第一临时侧壁之间的第一临时材料层被完全去除，之后刻蚀去除位于所述第一临时侧壁之间的一部分所述半导体衬底，以提升后续形成的栅绝缘层的绝缘作用；
步骤S106：去除所述第二临时侧壁，并在所述凹槽内依次形成栅绝缘层和栅极，其中，所述栅绝缘层低于所述第一临时侧壁，所述栅极高于所述第一临时侧壁且高出的部分延伸至所述第一临时侧壁的正上方，所述栅极在其底部靠近后续形成的源极和漏极的两侧具有内凹结构，以有效抑制寄生电容且在后续进行离子注入时避免短沟道效应。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括如下步骤：
步骤S107：去除所述第一牺牲层、第二牺牲层、第三牺牲层、第四牺牲层以及所述第一临时侧壁，以暴露出所述栅极；
步骤S108：在所述栅极的顶部及侧壁形成间隙壁，并进行LDD处理；
步骤S109：在所述栅极的两侧形成栅极侧壁；
步骤S110：通过离子注入在所述半导体衬底位于所述栅极两侧的区域形成源极和漏极。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S110之后还包括步骤S111：
在所述栅极的顶部以及所述栅极侧壁上形成具有张应力或压应力的接触孔刻蚀阻挡层。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极的材料为多晶硅。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一牺牲层的材料为二氧化硅，所述第二牺牲层的材料为氮化硅，所述第三牺牲层的材料为二氧化硅，所述第四牺牲层的材料为氮化硅。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一临时侧壁材料层的材料为二氧化硅。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述第一临时侧壁材料层的方法为热氧化法。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二临时侧壁材料层的材料为氮化硅。
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