CN103189988B - 具有减少的栅极电荷的横向扩散mos晶体管 - Google Patents
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Abstract
形成一种集成电路，其包括MOS晶体管、漏极区中的场氧化物元件、沟道区上方的第一栅极区段和场氧化物元件上方的第二栅极区段，所述MOS晶体管具有邻近沟道区的漏极漂移区，其中间隙在栅极区段之间，使得至少一半的漂移区不被栅极覆盖。
Description
技术领域
本发明涉及集成电路，并更具体地涉及集成电路中的MOS晶体管。
背景技术
集成电路可包括金属氧化物半导体（MOS）晶体管，所述MOS晶体管在邻近沟道区的漏极区中具有漂移区，如横向扩散金属氧化物半导体（LDMOS）晶体管、扩散金属氧化物半导体（DMOS）晶体管或漏极扩展金属氧化物半导体（DEMOS）晶体管。漏极区中的场氧化物元件位于漂移区和漏极接触区之间。MOS晶体管的栅极从沟道区和漂移区上方的源极区延伸，并与场氧化物元件重叠。由栅极和漂移区重叠导致的电容增加了总的栅极电容，其可以不期望地降低MOS晶体管的最大有效工作频率。
发明内容
集成电路包括MOS晶体管，以及在邻近漂移区与沟道区相对的漏极区中的漏极绝缘体，所述MOS晶体管具有在邻近MOS晶体管的沟道区的MOS晶体管的漏极区中的漂移区。MOS晶体管的栅极在两个区段中形成；第一栅极区段位于沟道区上方，而第二栅极区段位于漏极绝缘体上方。至少一半的漂移区不被栅极覆盖。在第一产品实施例中，第一栅极区段没有将栅极材料的元件连接到漂移区上方的第二栅极区段。在第二产品实施例中，第一栅极区段通过栅极材料的元件连接到第二栅极区段。本发明还描述了形成集成电路的方法。
附图说明
图1示出了包括根据第一产品实施例形成的MOS晶体管的集成电路。
图2示出了包括根据第二产品实施例形成的MOS晶体管的集成电路。
图3A-3D是包括MOS晶体管的集成电路的截面图，其参考根据连续制造阶段描述的第一方法实施例形成的第一产品实施例或第二产品实施例而说明。
图4A和4B是包括MOS晶体管的集成电路的截面图，其参考根据连续制造阶段描述的第二方法实施例形成的第一产品实施例或第二产品实施例而说明。
具体实施方式
图1示出了包括根据第一产品实施例形成的MOS晶体管102的集成电路100。集成电路100在衬底104中和其上形成。MOS晶体管102包括形成在衬底104中的漏极区106，所述漏极区106邻近MOS晶体管102的沟道区108。漏极绝缘体110在漏极区106中形成。漏极绝缘体110可以例如是场氧化物的元件。漏极绝缘体110和沟道区108之间的部分漏极区106是漂移区112。邻近漏极绝缘体110与漂移区112相对的部分漏极区106是漏极接触区114。附加的场氧化物元件116可以形成在邻近MOS晶体管102的衬底104中。
栅极电介质层118在沟道区108上方的衬底104的顶表面上形成。第一栅极区段120在沟道区108上方的栅极电介质层118的顶表面上形成，其可选地与漂移区112重叠。第二栅极区段122在漏极绝缘体110上方形成。在第一产品实施例的一个版本中，第二栅极区段122不与漂移区112重叠。至少一半的漂移区112不通过栅极材料覆盖。在第一产品实施例的一个版本中，第一栅极区段120不通过漂移区112上方的任何栅极材料连接到第二栅极区段122。
侧壁124可在最远离漂移区112的第一栅极区段120和第二栅极区段122的侧表面上形成。侧壁材料126可以可选地在最靠近漂移区112的第一栅极区段120和第二栅极区段122的侧表面上形成，且可阻断来自第一栅极区段120和第二栅极区段122之间间隙下的漂移区112的部分或所有源极/漏极注入。
MOS晶体管102的源极区128形成在邻近第一栅极区段120的衬底104中。重度掺杂的漏极接触层130可在漏极接触区114中形成。
形成包括第一栅极区段120和第二栅极区段122的MOS晶体管102，以便至少一半的漂移区112不被栅极材料覆盖，这可期望地降低栅极漏极电容，同时提供期望的MOS晶体管102的工作漏极电压。降低的栅极漏极电容可以例如有利地允许更快的MOS晶体管102的开关。在本实施例的一个版本中，第二栅极区段122可经配置独立地偏离于第一栅极区段120，这可以有利地允许MOS晶体管102在比第二栅极区段122被电连接到第一栅极区段120的实施例更高的漏极电压下工作。
图2示出了包括根据第二产品实施例形成的MOS晶体管202的集成电路200。集成电路200在衬底204中和衬底204上形成。MOS晶体管202包括邻近沟道区208的漏极区206和漏极绝缘体210，参考图1所述。漏极区206包括漂移区212和漏极接触区214，参考图1所述。附加的场氧化物元件216可在邻近MOS晶体管202的衬底204中形成。
栅极电介质层218在沟道区208和漂移区212上方的衬底204的顶表面上形成。栅极220在栅极电介质层218的顶表面上和漏极绝缘体210上方形成。栅极220包括在沟道区208上方的第一栅极区段222，在漏极绝缘体210上方的第二栅极区段224，以及由与第一栅极区段222和第二栅极区段224相同的材料构成的两个或多个栅极连接元件226，其连接第一栅极区段222到第二栅极区段224。每个栅极连接元件226与紧邻的栅极连接元件226分隔小于2微米。至少一半的漂移区212不被栅极220覆盖。在第二产品实施例的一个版本中，第二栅极区段224不与漂移区212重叠。
侧壁228可形成在最远离漂移区212的第一栅极区段222和第二栅极区段224的侧表面上。侧壁材料230可以可选地形成在最靠近漂移区212的第一栅极区段222、第二栅极区段224和栅极连接元件226的侧表面上，且可阻断来自第一栅极区段222、第二栅极区段224和栅极连接元件226之间的间隙下的漂移区212的部分或所有源极/漏极注入。
MOS晶体管202的源极区232形成在邻近第一栅极区段222的衬底204中。重度掺杂的漏极接触层234可在漏极接触区214中形成。
形成MOS晶体管202，以便至少一半的漂移区212不被栅极材料覆盖，这可期望地降低栅极漏极电容。降低的栅极漏极电容可以例如有利地允许更快的MOS晶体管202的开关。形成栅极220使得栅极连接元件226与紧邻的栅极连接元件226分隔小于2微米，其可降低栅极电介质层218中的电场，有利地允许MOS晶体管202以比不具有这样配置的栅极连接元件226的类似MOS晶体管更高的漏极电压工作。
图3A-3D说明了参考根据连续制造阶段示出的第一方法实施例形成的第一产品实施例或第二产品实施例描述的包括MOS晶体管的集成电路。集成电路300形成在衬底302中和衬底302上，其可以是单晶硅晶圆、绝缘体上硅（SOI）晶圆、具有不同晶体取向的区域的混合取向技术（HOT）晶圆，或适于集成电路300制造的其它材料。漏极区304在衬底302中形成，例如通过离子注入漏极系列掺杂物（drainsetofdopants）到衬底中，并执行热驱动从而扩散漏极系列掺杂物到期望的深度和横向范围中。在MOS晶体管的n沟道版本中，漏极系列掺杂物包括n型掺杂物，例如磷、砷和/或锑。在MOS晶体管的p沟道版本中，漏极系列掺杂物包括p型掺杂物，例如硼、镓和/或铟。漏极区304定位为紧邻MOS晶体管的沟道区306。
漏极绝缘体308形成在漏极区304中。漏极绝缘体308可以例如是场氧化物元件。场氧化物可以例如主要由厚度为250纳米到600纳米的二氧化硅组成。场氧化物元件可以通过图1A示出的浅沟槽隔离（STI）方法、通过局部氧化硅（LOCOS）方法或通过其它方法形成。STI方法可包括以下步骤：在衬底302上形成氧化层，在氧化层上形成氮化硅层，图案化氮化硅层以便暴露场氧化物区域，蚀刻暴露区域中的衬底302中的沟槽到适当深度以用于期望厚度的场氧化物，在沟槽侧壁和底部上生长热氧化层，通过化学气相沉积（CVD）、高密度等离子体（HDP）或高纵横比方法（HARP）用二氧化硅填充沟槽，从氮化硅层的顶表面去除不必要的二氧化硅，并去除氮化硅层。LOCOS方法可包括以下步骤：在衬底302上形成氧化层，在氧化层上形成氮化硅层，图案化氮化硅层以便暴露场氧化物区域，在暴露区域中的衬底302的顶表面上生长热氧化物到适当厚度以用于期望厚度的场氧化物，并去除氮化硅层。附加的场氧化物元件314可以形成在邻近MOS晶体管的衬底302中。
栅极电介质层316形成在衬底302的顶表面上。栅极电介质层316可以是一层或多层的二氧化硅（SiO2）、氮氧化硅（SiON）、氧化铝（Al2O3）、氮氧化铝（AlON）、氧化铪（HfO）、硅酸铪（HfSiO）、铪硅氮氧化物（HfSiON）、氧化锆（ZrO）、硅酸锆（ZrSiO）、锆硅氮氧化物（ZrSiON）、上述材料的组合或其它绝缘材料。由于在50℃到800℃之间的温度下暴露于包含等离子体的氮或包含环境气体的氮，栅极电介质层316可以包括氮。栅极电介质层316的厚度可以在1纳米到10纳米之间。栅极电介质层316可以通过任意各种栅极电介质形成方法而形成，如热氧化、氧化层的等离子体氮化和/或通过原子层沉积（ALD）的电介质材料沉积。
栅极层318，例如厚度在50纳米到1000纳米之间的多晶硅，形成在栅极电介质层316的顶表面上和漏极绝缘体308上方。栅极光刻胶图案320形成在栅极层318上方。栅极光刻胶图案320包括沟道区306上方的第一栅极区段图案322。栅极光刻胶图案320包括漏极绝缘体308上方的第二栅极区段图案324。在第一方法实施例的一些版本中，第二栅极区段图案324不与漂移区310重叠。栅极光刻胶图案320也可包括一个或多个栅极连接元件图案326，其连接第一栅极区段图案322和第二栅极区段图案324。至少一半的漂移区310不被栅极光刻胶图案320覆盖。在未示出的随后的栅极蚀刻操作中，栅极光刻胶图案320外部的栅极材料从栅极层318中去除。在栅极蚀刻操作完成后，去除栅极光刻胶图案320。
参考图3B，栅极328通过栅极蚀刻操作从图3A的栅极层318中形成。侧壁材料330的共形层，例如氮化硅和/或二氧化硅的一个或多个共形层，在集成电路300上方形成。在第一方法实施例中，不在栅极328上方而是正好在漂移区310上方的侧壁材料层330的最小厚度，至少是栅极328平均厚度的50%。
参考图3C，未示出的各向异性的侧壁蚀刻操作在集成电路300上执行，所述蚀刻去除图3B的侧壁材料层330的侧壁材料，从而形成栅极328的侧表面上的栅极侧壁332。栅极328包括沟道区306上方的第一栅极区段334、漏极绝缘体308上方的第二栅极区段336和可能的栅极连接元件338，所述栅极连接元件338连接第一栅极区段334到第二栅极区段336，参考图2所述。各向异性的侧壁蚀刻操作也形成第一栅极区段334和第二栅极区段336之间的间隙中的侧壁材料的注入阻断区段340。注入阻断区段340的最小厚度至少是栅极328平均厚度的50%。
参考图3D，源极/漏极注入掩模342形成在集成电路300上方，其暴露用于源极/漏极离子注入操作的区域。源极/漏极注入掩模342可包括例如光刻胶或其它光敏有机材料。在第一方法实施例中，注入阻断区段340通过源极/漏极注入掩模342暴露。未示出的源极/漏极离子注入操作注入源极/漏极掺杂物到衬底302中的源极注入区344中，所述源极注入区344邻近沟道区306与漏极区304相对。源极/漏极离子注入操作也可注入源极/漏极掺杂物到漏极接触区312中的重度掺杂的漏极注入区346中。影响注入阻断区段340的至少90%的源极/漏极掺杂物在注入阻断区段340中被吸收，并因此阻止在漂移区310中沉积。随后的去除源极/漏极注入掩模342、活化源极注入区344和重度掺杂的漏极注入区346（如果形成的话）产生了参考第一和/或第二产品实施例描述的结构。
图4A和4B示出了参考根据连续制造阶段示出的第二方法实施例形成的第一产品实施例或第二产品实施例描述的包括MOS晶体管的集成电路。集成电路400在衬底402中和衬底402上形成，参考图3A所述。漏极区404在衬底402中形成，参考图3A所述。漏极区404位于紧邻MOS晶体管的沟道区406。漏极绝缘体408在漏极区404中形成。漏极绝缘体408可通过图4A示出的STI方法形成，或通过LOCOS方法形成。漏极绝缘体408和沟道区406之间的部分漏极区404是漂移区410。邻近漏极绝缘体408与漂移区410相对的部分漏极区404是漏极接触区412。附加的场氧化物元件414可以在邻近MOS晶体管的衬底402中形成。栅极电介质层416在衬底402的顶表面上形成，参考图3A所述。栅极418在栅极电介质层416上形成，参考图3A和图3B所述。侧壁材料420的共形层，例如氮化硅和/或二氧化硅的一个或多个共形层，在集成电路400上方形成。
参考图4B，未示出的各向异性的侧壁蚀刻操作在集成电路400上执行，所述蚀刻去除了图4A中的侧壁材料层420的侧壁材料，从而形成栅极418的侧表面上的栅极侧壁422。在第二方法实施例的一个版本中，各向异性的侧壁蚀刻操作去除覆盖第一栅极区段424和第二栅极区段426之间的部分漂移区410的所有侧壁材料，如图4B示出。栅极418包括参考图3C所述的沟道区406上方的第一栅极区段424，和参考图3C所述的漏极绝缘体408上方的第二栅极区段426。栅极418也可包括未示出的栅极连接元件，其连接第一栅极区段424到第二栅极区段426，参考图2所述。
源极/漏极注入掩模428在集成电路400上方形成，其暴露用于源极/漏极离子注入操作的区域。在第二方法实施例中，源极/漏极注入掩模428覆盖第一栅极区段424和第二栅极区段426之间的间隙。源极/漏极注入掩模428可包括例如光刻胶或其它光敏有机材料。未示出的源极/漏极离子注入操作注入源极/漏极掺杂物到衬底402中的源极注入区430中，所述源极注入区430邻近沟道区406与漏极区404相对。源极/漏极离子注入操作也可注入源极/漏极掺杂物到漏极接触区412中的重度掺杂的漏极注入区432中。在本实施例的一个版本中，在第一栅极区段424和第二栅极区段426之间的间隙处影响源极/漏极注入掩模428的至少90%的源极/漏极掺杂物在源极/漏极注入掩模428中被吸收，并因此阻止在漂移区410中沉积。随后的去除源极/漏极注入掩模428、活化源极注入区430和重度掺杂的漏极注入区432（如果形成的话）产生了参考第一和/或第二产品实施例描述的结构。
本发明涉及的本领域技术人员将意识到可以对描述的示例性实施例和在要求保护的发明的范围内实现的其他实施例进行多种修改。
Claims (5)
1.一种集成电路，其包括：
金属氧化物半导体晶体管即MOS晶体管，其具有漏极区，该漏极区与所述MOS晶体管的沟道区相邻，所述MOS晶体管包括：
所述漏极区中的漏极绝缘体，该漏极绝缘体在所述沟道区和所述漏极区中的漏极接触区之间，以便所述漏极区在所述漏极绝缘体下延伸；
所述漏极区中的漂移区，该漂移区在所述沟道区和所述漏极绝缘体之间；
栅极，所述栅极包括：
第一栅极区段，其在所述沟道区上方；以及
第二栅极区段，其在所述漏极绝缘体上方，其中所述第二栅极区段不与所述漂移区重叠；
使得至少一半的所述漂移区不被所述栅极覆盖；以及
所述第一栅极区段和所述第二栅极区段之间的注入阻断区段，所述注入阻断区段由所述第一栅极区段和所述第二栅极区段的侧表面上的栅极侧壁材料构成。
2.根据权利要求1所述的集成电路，其中所述第一栅极区段不通过所述漂移区上方的任何栅极材料连接到所述第二栅极区段。
3.根据权利要求1所述的集成电路，其中所述第一栅极区段和所述第二栅极区段之间的部分所述漂移区不被所述第一栅极区段和所述第二栅极区段的侧表面上的栅极侧壁材料覆盖。
4.一种集成电路，其包括：
MOS晶体管，其具有漏极区，该漏极区与所述MOS晶体管的沟道区相邻，所述MOS晶体管包括：
所述漏极区中的漏极绝缘体，该漏极绝缘体在所述沟道区和所述漏极区中的漏极接触区之间，使得所述漏极区在所述漏极绝缘体下延伸；
所述漏极区中的漂移区，该漂移区在所述沟道区和所述漏极绝缘体之间；
栅极，所述栅极包括：
第一栅极区段，其在所述沟道区上方并与所述漏极区重叠；
第二栅极区段，其在所述漏极绝缘体上方，其中所述第二栅极区段不与所述漂移区重叠；以及
两个或多个栅极连接元件，所述栅极连接元件由与所述第一栅极区段和所述第二栅极区段相同的材料构成；
使得至少一半的所述漂移区不被所述栅极覆盖，且所述栅极连接元件连接所述第一栅极区段到所述第二栅极区段；以及
在所述第一栅极区段和所述第二栅极区段之间的注入阻断区段，所述注入阻断区段由所述第一栅极区段和所述第二栅极区段的侧表面上的栅极侧壁材料构成。
5.根据权利要求4所述的集成电路，其中所述第一栅极区段和所述第二栅极区段之间的部分所述漂移区不被所述第一栅极区段和所述第二栅极区段的侧表面上的栅极侧壁材料覆盖。
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