CN105118774B - 纳米t型栅的制作方法 - Google Patents

纳米t型栅的制作方法 Download PDF

Info

Publication number
CN105118774B
CN105118774B CN201510433165.2A CN201510433165A CN105118774B CN 105118774 B CN105118774 B CN 105118774B CN 201510433165 A CN201510433165 A CN 201510433165A CN 105118774 B CN105118774 B CN 105118774B
Authority
CN
China
Prior art keywords
line
electron
grid
beamwriter lithography
nano
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510433165.2A
Other languages
English (en)
Other versions
CN105118774A (zh
Inventor
张立森
邢东
王俊龙
梁士雄
杨大宝
冯志红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 13 Research Institute
Original Assignee
CETC 13 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 13 Research Institute filed Critical CETC 13 Research Institute
Priority to CN201510433165.2A priority Critical patent/CN105118774B/zh
Publication of CN105118774A publication Critical patent/CN105118774A/zh
Application granted granted Critical
Publication of CN105118774B publication Critical patent/CN105118774B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66431Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种纳米T型栅的制作方法,涉及半导体器件及集成电路制作工艺技术领域。包括如下步骤:清洗基片并烘干,在基片上涂一次电子束光刻胶,烘干;涂二次电子束光刻胶,并进行电子束直写并显影,制作T型栅的上半部分;设置不同位置尺寸和剂量,对一次电子束光刻胶进行电子束直写;对一次电子束光刻胶进行显影,制作栅的下半部分;采用蒸发或溅射的方法沉积栅电极金属;剥离金属,去胶,完成T型栅制作。所述方法工艺简单,易行,提高了纳米T型栅的机械强度和器件成品率,降低了生产成本。

Description

纳米T型栅的制作方法
技术领域
本发明涉及半导体器件及集成电路制作工艺技术领域,尤其涉及一种纳米T型栅的制作方法。
背景技术
磷化铟基、砷化镓基和氮化镓基等化合物半导体材料在超高速微电子领域应用广泛,其中高电子迁移率晶体管(HEMT)发展迅速。国际上采用30nm栅制作技术研制出最大振荡频率大于1.2THz的磷化铟基HEMT,是工作速度最快的三端器件,也是下一代通信系统收发模块的理想器件。
HEMT器件的工作频率与栅长和栅电阻密切相关,降低栅长和减小栅电阻,可以提高器件的工作频率。但是栅长与栅电阻是一对矛盾,随着栅长的减小,栅电阻也会增加,反而降低器件的工作频率,因此国际上一般采用T型栅来降低栅电阻。传统的纳米T型栅工艺可以降低栅长,但是为抑制自掩蔽效应,制作的栅根高度较低,从而增加了器件的寄生电容;另一种工艺是采用介质辅助方法制作T栅,该方法增加了工艺复杂性,提高了器件制作成本。这两种方法都会引入较大的栅寄生电容,对器件的频率也会产生较大影响。
发明内容
本发明所要解决的技术问题是提供一种纳米T型栅的制作方法,所述方法工艺简单,易行,提高了纳米T型栅的机械强度和器件成品率,降低了生产成本。
为解决上述技术问题,本发明所采取的技术方案是:一种纳米T型栅的制作方法,其特征在于所述方法包括如下步骤:
1)在衬底的上表面涂覆第一电子束光刻胶,然后烘干,形成第一电子束光刻胶层;
2)在第一电子束光刻胶层的上表面涂覆第二电子束光刻胶,然后烘干,形成第二电子束光刻胶层;
3)在第二电子束光刻胶层的上表面涂覆第三电子束光刻胶,然后烘干,形成第三电子束光刻胶层;
4)对第三电子束光刻胶层和第二电子束光刻胶层进行光刻处理,在第三电子束光刻胶层上形成T型栅的栅帽图形;
5)对第一电子束光刻胶层进行光刻处理,在第一电子束光刻胶层上形成T型栅的栅根图形;
6)在步骤5)处理后的器件的上表面沉积栅电极金属;
7)剥离第一电子束光刻胶层、第二电子束光刻胶层、第三电子束光刻胶层以及第三电子束光刻胶层上表面沉积的栅电极金属,在衬底的上表形成T型栅。
进一步的技术方案在于:所述第一电子束光刻胶层的制作材料为PMMA,厚度为150nm-250nm,烘干时间为2分钟-4分钟。
进一步的技术方案在于:所述第二电子束光刻胶层的制作材料为PMGI,厚度为400nm-600nm,烘干时间为2分钟-4分钟。
进一步的技术方案在于:所述第三电子束光刻胶层的制作材料为PMMA,厚度为250nm-350nm,烘干时间为2分钟-4分钟。
进一步的技术方案在于:所述方法通过电子束光刻机对电子束光刻胶层进行光刻处理。
进一步的技术方案在于:所述沉积的栅电极金属为Ti、Pt或Au。
进一步的技术方案在于:所述方法在步骤1)前还包括衬底的清洗和烘干步骤。
进一步的技术方案在于:所述方法在步骤7)后还包括清洗和烘干步骤。
进一步的技术方案在于:步骤6)中,采用蒸发或溅射的方法在步骤5)处理后的器件的上表面沉积栅电极金属。
采用上述技术方案所产生的有益效果在于:所述方法只需要一次性涂覆多层光刻胶即可得到较小的栅根,工艺简单,易行,仅通过合理设置光刻图形的剂量即可制作出T型栅,提高了纳米T型栅的机械强度和器件成品率,降低了生产成本。
附图说明
图1是本发明衬底的结构示意图;
图2是本发明衬底涂敷三层光刻胶后的结构示意图;
图3是本发明对图2进行电子束直写栅帽并显影后的结构示意图;
图4是本发明对图3进行电子束直写栅根并显影后的结构示意图;
图5是本发明对图4进行电子束蒸发金属的结构示意图;
图6是本发明对图5进行金属和光刻胶剥离后的T型栅结构示意图;
图7是T型栅的结构示意图;
其中:1、衬底 2、第一电子束光刻胶层 3、第二电子束光刻胶层 4、第三电子束光刻胶层 5、栅电极金属 6、T型栅 61、栅帽 62、栅根。
具体实施方式
下面结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
本发明公开了一种纳米T型栅的制作方法,所述方法包括如下步骤:
衬底1采用通用的清洗方法进行处理,使得衬底1干净,无沾污,并在干净的环境中烘干衬底1表面的水分,如图1所示。
在衬底1上涂敷电子束光刻胶,首先涂敷PMMA电子束光刻胶,厚度200nm,在180℃的热板上烘烤3分钟,作为第一电子束光刻胶层2;然后涂敷PMGI光刻胶,厚度500nm,在180℃的热板上烘烤3分钟,作为第二电子束光刻胶层3;最后涂敷PMMA光刻胶,厚度300nm,在180℃的热板上烘烤3分钟,作为第三电子束光刻胶层4,如图2所示。
设置电子束光刻机中版图的栅帽图形尺寸和曝光剂量,对第二电子束光刻胶层和第三电子束光刻胶层进行电子束曝光、显影,在第三电子束光刻胶层4上制作出所需的栅帽图形,如图3所示。
设置电子束光刻机中版图的栅根图形尺寸以及栅根两侧图形的位置与尺寸,设置不同图形的曝光剂量,对第一电子束光刻胶进行电子束曝光、显影,在第一电子束光刻胶上制作出所需的栅根图形,如图4所示。
采用电子束蒸发设备在以上工艺处理后的器件的表面沉积栅电极金属5,所述栅电极金属可以为Ti、Pt或Au,当然还可以为其他制作电极的金属,如图5所示。
采用通用的剥离技术进行金属剥离,并去掉残留的电子束光刻胶,如图6所示,清洗,吹干,得到纳米T型栅6。所述T型栅的结构如图7所示。
所述方法只需要一次性涂覆多层光刻胶即可得到较小的栅根,工艺简单,易行,仅通过合理设置光刻图形的剂量即可制作出T型栅,提高了纳米T型栅的机械强度和器件成品率,降低了生产成本。

Claims (6)

1.一种纳米T型栅的制作方法,其特征在于所述方法包括如下步骤:
1)在衬底(1)的上表面涂覆第一电子束光刻胶,然后烘干,形成第一电子束光刻胶层(2);
2)在第一电子束光刻胶层(2)的上表面涂覆第二电子束光刻胶,然后烘干,形成第二电子束光刻胶层(3);
3)在第二电子束光刻胶层(3)的上表面涂覆第三电子束光刻胶,然后烘干,形成第三电子束光刻胶层(4);
4)对第三电子束光刻胶层(4)和第二电子束光刻胶层(3)进行光刻处理,在第三电子束光刻胶层上形成T型栅(6)的栅帽图形;
5)对第一电子束光刻胶层进行光刻处理,在第一电子束光刻胶层(2)上形成T型栅(6)的栅根图形;
6)在步骤5)处理后的器件的上表面沉积栅电极金属(5);
7)剥离第一电子束光刻胶层(2)、第二电子束光刻胶层(3)、第三电子束光刻胶层(4)以及第三电子束光刻胶层(4)上表面沉积的栅电极金属(5),在衬底(1)的上表形成T型栅(6);
所述第一电子束光刻胶层(2)的制作材料为PMMA,厚度为150nm-200nm,热板烘干时间为2分钟-4分钟;
所述第二电子束光刻胶层(3)的制作材料为PMGI,厚度为500nm-600nm,热板烘干时间为2分钟-4分钟;
所述第三电子束光刻胶层(4)的制作材料为PMMA,厚度为300nm-350nm,热板烘干时间为2分钟-4分钟。
2.根据权利要求1所述的纳米T型栅的制作方法,其特征在于:所述方法通过电子束光刻机对电子束光刻胶层进行光刻处理。
3.根据权利要求1所述的纳米T型栅的制作方法,其特征在于:所述沉积的栅电极金属(5)为Ti、Pt或Au。
4.根据权利要求1所述的纳米T型栅的制作方法,其特征在于:所述方法在步骤1)前还包括衬底(1)的清洗和烘干步骤。
5.根据权利要求1所述的纳米T型栅的制作方法,其特征在于:所述方法在步骤7)后还包括清洗和烘干步骤。
6.根据权利要求1所述的纳米T型栅的制作方法,其特征在于:步骤6)中,采用蒸发或溅射的方法在步骤5)处理后的器件的上表面沉积栅电极金属(5)。
CN201510433165.2A 2015-07-22 2015-07-22 纳米t型栅的制作方法 Active CN105118774B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510433165.2A CN105118774B (zh) 2015-07-22 2015-07-22 纳米t型栅的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510433165.2A CN105118774B (zh) 2015-07-22 2015-07-22 纳米t型栅的制作方法

Publications (2)

Publication Number Publication Date
CN105118774A CN105118774A (zh) 2015-12-02
CN105118774B true CN105118774B (zh) 2018-03-30

Family

ID=54666728

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510433165.2A Active CN105118774B (zh) 2015-07-22 2015-07-22 纳米t型栅的制作方法

Country Status (1)

Country Link
CN (1) CN105118774B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789037B (zh) * 2016-03-18 2021-03-02 中国电子科技集团公司第五十五研究所 微波毫米波芯片的小尺寸栅制备方法
CN105977147B (zh) * 2016-07-29 2020-03-31 中国电子科技集团公司第十三研究所 一种用于纳米栅制备的无损伤自终止刻蚀方法
CN107863291B (zh) * 2017-11-08 2020-06-26 西安电子科技大学 一种制作t型栅结构的电子束光刻方法
CN108389904B (zh) * 2018-03-06 2020-09-01 中国电子科技集团公司第十三研究所 一种GaN HEMT器件及制备方法
CN110571143B (zh) * 2019-07-25 2022-04-22 西安电子科技大学 一种高频半导体栅极的制作方法
CN110581170A (zh) * 2019-08-13 2019-12-17 中山市华南理工大学现代产业技术研究院 具有Г型栅的GaN基MIS-HEMT器件及制备方法
CN110707150B (zh) * 2019-11-13 2023-06-27 中国电子科技集团公司第十三研究所 一种双t型纳米栅及其制备方法
CN112271133A (zh) * 2020-09-25 2021-01-26 华东光电集成器件研究所 一种基于三层胶的金属剥离方法
CN112614777A (zh) * 2020-12-18 2021-04-06 江苏能华微电子科技发展有限公司 一种t形栅极金属下部栅极沟道开口的自对准方法及器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1464527A (zh) * 2002-06-19 2003-12-31 中国科学院微电子中心 T型栅制作的方法
CN1866472A (zh) * 2005-05-19 2006-11-22 中国科学院微电子研究所 高电子迁移率晶体管电路t型栅制作方法
CN101276752A (zh) * 2007-03-28 2008-10-01 中国科学院微电子研究所 一种制备晶体管t型纳米栅的方法
CN101424878A (zh) * 2007-10-31 2009-05-06 中国科学院半导体研究所 一次电子束曝光形成高宽窄比t形栅的制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780694B2 (en) * 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1464527A (zh) * 2002-06-19 2003-12-31 中国科学院微电子中心 T型栅制作的方法
CN1866472A (zh) * 2005-05-19 2006-11-22 中国科学院微电子研究所 高电子迁移率晶体管电路t型栅制作方法
CN101276752A (zh) * 2007-03-28 2008-10-01 中国科学院微电子研究所 一种制备晶体管t型纳米栅的方法
CN101424878A (zh) * 2007-10-31 2009-05-06 中国科学院半导体研究所 一次电子束曝光形成高宽窄比t形栅的制作方法

Also Published As

Publication number Publication date
CN105118774A (zh) 2015-12-02

Similar Documents

Publication Publication Date Title
CN105118774B (zh) 纳米t型栅的制作方法
DE10318187B4 (de) Verkapselungsverfahren für organische Leuchtdiodenbauelemente
DE10362210B4 (de) Verfahren zum Verkapseln eines organischen Leuchtdiodenbauelements
CN105070651B (zh) 像素界定层结构和oled器件的制备方法
WO2013026360A1 (zh) 有机薄膜晶体管阵列基板及其制作方法和显示装置
CN101470355A (zh) 制具有纳米尺度的大面积由金属膜覆盖的金属结构的方法
CN107068607A (zh) 基于牺牲层的电极材料转移方法
CN103985764B (zh) 氧化物tft及其制备方法、阵列基板、显示器件
CN104538292A (zh) 一种电子束曝光单层光刻胶制作y型栅的方法
CN107293482A (zh) 一种氮化镓高电子迁移率晶体管栅电极的制作方法
CN102779942A (zh) 一种有机薄膜晶体管阵列基板及其制作方法
CN105140261B (zh) 有机薄膜晶体管及其制备方法、阵列基板及显示装置
CN106684007B (zh) 一种半导体工艺空气桥的制作方法
CN105047548A (zh) 一种电子束曝光制备10纳米t型栅的方法
CN1866472A (zh) 高电子迁移率晶体管电路t型栅制作方法
CN107611084A (zh) 一种阵列基板接触孔制备方法、阵列基板及显示器件
CN108183165A (zh) 有机晶体管、阵列基板、显示装置及相关制备方法
CN105633100B (zh) 薄膜晶体管阵列面板及其制作方法
CN104900503A (zh) 一种高离子迁移率晶体管的t型栅的制作方法
CN108565210B (zh) 一种半导体器件制造方法及半导体器件
CN106647187A (zh) 一种小周期阵列结构的制备方法
CN110556297A (zh) 一种10纳米以下硅基鳍式场效应晶体管的制备方法
CN105070656B (zh) 一种降低GaAs背孔工艺中等离子体刻蚀机腔体污染的方法
CN100573959C (zh) 一种有源层图形化的有机薄膜晶体管的制备方法
CN105098074B (zh) 薄膜晶体管及其制作方法、阵列基板、显示面板及装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant