CN117012823A - 芯片、制备方法及电子设备 - Google Patents

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Abstract

本申请公开了一种芯片、制备方法及电子设备。其中，在衬底上设置了至少一个沟道结构、栅极、栅氧化层以及源漏电极层。其中，通过源漏电极层形成晶体管的源极和漏极。栅氧化层实现栅极与沟道层的沟道区之间的隔离。栅极环绕沟道层的沟道区，实现栅极结构包裹沟道。并去除沟道区周围的牺牲层，保留其余区域的牺牲层，以及使掺杂离子在牺牲层中的含量不大于5％，使牺牲层中掺杂后的半导体材料和沟道层中未掺杂的半导体材料，可以看作是同一种半导体材料的不同掺杂浓度，使相邻的牺牲层和沟道层之间可以形成同质结，使相邻的沟道层和牺牲层之间的应力降低，降低产生位错和翘曲的可能性。

Description

芯片、制备方法及电子设备
技术领域
本申请涉及到半导体技术领域，尤其涉及到芯片、制备方法及电子设备。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)技术是当今集成电路(Integrated Circuit，IC)的主流技术。随着器件尺寸的不断缩小，集成度呈指数增长，电路性能也不断得到改善。但是随着金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器件的特征尺寸进入到深亚微米以及纳米的范围，短沟效应将对器件性能带来重要影响，与此同时传统的器件结构以及制备工艺也遇到了新的挑战。为了延续摩尔定律的有效性，新的器件结构如鳍式场效应晶体管(Fin Field-Effect Transistor，Fin FET)、环绕栅极场效应晶体管(GateAll Around Field-Effect Transistor，GAAFET)等被广泛研究。其中，GAAFET在抑制短沟效应，提高电流控制等方面的优越能力，使得其成为未来MOSFET器件的最有力竞争者之一。
目前GAAFET器件的常用制备方法是：先外延生长Si和SiGe多层堆叠结构，之后，使用选择性刻蚀技术，采用SiGe作为牺牲层，去除SiGe，留下Si作为沟道(Channel)层；或者采用Si作为牺牲层，去除Si，留下SiGe作为Channel层，从而形成GAAFET。然而，由于SiGe和Si存在比较大的晶格失配，存在的晶格失配应力会形成位错(位错会影响器件可靠性和性能)和翘曲(翘曲会影响IC制程对准，特别是影响光刻)。
发明内容
本申请实施例提供的芯片、制备方法及电子设备，用于改善由于晶格失配产生的应力导致的位错和翘曲。
第一方面，本申请实施例提供了芯片，在衬底上设置了至少一个晶体管，该晶体管包括在衬底上设置的至少一个沟道结构、栅极、源漏电极层以及栅氧化层。其中，栅氧化层位于栅极与沟道层之间的栅氧化层，以实现栅极与沟道层的沟道区之间的隔离。栅极环绕沟道层的沟道区，实现栅极结构包裹沟道的设置能实现对沟道的理想控制，形成GAAFET。源漏电极层在衬底的正投影覆盖沟道层的第一区和第二区在衬底的正投影，且源漏电极层在衬底的正投影与栅极在衬底的正投影不交叠，通过源漏电极层形成晶体管的源极和漏极。并且，通过设置沟道层的沟道区在衬底的正投影与牺牲层在衬底的正投影不交叠，且沟道层的第一区和第二区在衬底的正投影与牺牲层在衬底的正投影交叠。这样可以去除沟道区周围的牺牲层，保留其余区域(即第一区和第二区)的牺牲层。并且，通过使掺杂离子在牺牲层中的含量不大于5％，这样可以在将掺杂离子掺杂入半导体材料后，不会使半导体材料和掺杂离子形成合金，而是使掺杂后的半导体材料和未掺杂的半导体材料，看作是同一种半导体材料的不同掺杂浓度。即牺牲层中掺杂后的半导体材料和沟道层中未掺杂的半导体材料，可以看作是同一种半导体材料的不同掺杂浓度，从而可以使相邻的牺牲层和沟道层之间可以形成同质结，进而使相邻的沟道层和牺牲层之间的应力降低，从而可以降低产生位错和翘曲的可能性。
在本申请一个可能的实现方式中，沟道层可以沿第一方向延伸设置，牺牲层和沟道层沿第二方向交替排列设置。栅极沿第三方向延伸设置。其中，第一方向、第二方向以及第三方向两两垂直。
在本申请一个可能的实现方式中，掺杂离子在牺牲层中的掺杂浓度不小于1E16atom/cm3且不大于1E22atom/cm3。这样可以说明牺牲层中掺杂上述掺杂离子，而沟道层中未掺杂上述掺杂离子，以使牺牲层中掺杂后的半导体材料和沟道层中未掺杂的半导体材料，可以看作是同一种半导体材料的不同掺杂浓度，从而进一步保证牺牲层和沟道层之间形成同质结结构。
在本申请一个可能的实现方式中，掺杂离子在牺牲层中的掺杂浓度不小于1E17atom/cm3且不大于1E21atom/cm3。可选地，掺杂离子在牺牲层中的掺杂浓度不小于1E18atom/cm3且不大于1E20atom/cm3。示例性地，牺牲层中掺杂离子的掺杂浓度可以设置为1E16atom/cm3、5E16atom/cm3、1E17atom/cm3、5E17atom/cm3、1E18atom/cm3、5E18atom/cm3、1E19atom/cm3、5E19atom/cm3、1E20atom/cm3、5E20atom/cm3、1E21atom/cm3、5E21atom/cm3或1E22atom/cm3。
在本申请一个可能的实现方式中，当掺杂离子在牺牲层中的掺杂浓度为1E22atom/cm3时，掺杂离子在牺牲层中的含量大致等于5％。当掺杂离子在牺牲层中的掺杂浓度为1E21atom/cm3时，掺杂离子在牺牲层中的含量大致等于2％。当掺杂离子在牺牲层中的掺杂浓度为1E20atom/cm3时，掺杂离子在牺牲层中的含量大致等于1％。则，当掺杂离子在牺牲层中的掺杂浓度小于1E22atom/cm3且大于1E21atom/cm3时，掺杂离子在牺牲层中的含量小于5％且大于2％。当掺杂离子在牺牲层中的掺杂浓度小于1E21atom/cm3且大于1E20atom/cm3时，掺杂离子在牺牲层中的含量小于2％且大于1％。当掺杂离子在牺牲层中的掺杂浓度小于1E20atom/cm3时，掺杂离子在牺牲层中的含量小于1％。
在本申请一个可能的实现方式中，沟道层中的半导体材料包括元素半导体、无机化合物半导体以及有机化合物半导体中的至少一种。示例性地，沟道层中的半导体材料可以设置为Si。在具体实施，沟道层中的半导体材料不仅限于Si，也可以也设置为如SiGe，Ge等半导体，以及化合物半导体如GaAs，InP，GaN，SiC等，以及氧化物半导体如GaO，ZnO等，以及铁电和二维材料等。
在本申请一个可能的实现方式中，掺杂离子可以为N型掺杂离子。示例性地，该N型掺杂离子可以包括磷离子、砷离子和锑离子中的至少一种。例如，以沟道层中的半导体材料设置为Si为例，在N型掺杂离子设置为磷离子时，可以在形成牺牲层时，在Si中掺杂磷离子，从而形成Si:P形式的牺牲层。在N型掺杂离子设置为砷离子时，可以在形成牺牲层时，在Si中掺杂砷离子，从而形成Si:As形式的牺牲层。在N型掺杂离子设置为锑离子时，可以在形成牺牲层时，在Si中掺杂锑离子，从而形成Si:Sb形式的牺牲层。
由于P型掺杂的半导体材料的刻蚀速率较慢，若采用P型掺杂离子的半导体材料做本申请中的牺牲层，需要刻蚀完牺牲层所需要的时间较长。虽然牺牲层和沟道层之间具有刻蚀选择比，但是需要刻蚀完P型掺杂离子的牺牲层所需要的时间较长，则沟道层处于刻蚀的环境的时间也较长，则会导致沟道层损伤，从而影响沟道层的载流子迁移率和寿命。本申请实施例中，通过在半导体材料中掺杂N型掺杂离子，形成牺牲层。在对牺牲层进行刻蚀时，可以具有较高的刻蚀速率，刻蚀完沟道区对应的牺牲层所用的时间较短，使沟道层处于刻蚀的环境的时间也较短，避免沟道层损伤，改善沟道层的载流子迁移率和寿命。
在实际工艺过程中，在SiGe做牺牲层时，要求SiGe的厚度较大，且Ge占比高，才能获得比较好的刻蚀结果，但是导致缺陷密度增多，且不利于GAAFET器件尺寸缩小。并且，SiGe被刻蚀后，产生的副产物在出口处沉积，影响刻蚀溶液与牺牲层的接触，无法达到较佳的刻蚀效果。本申请中，可以通过掺杂控制同质结中N型掺杂后的半导体材料(例如Si:P)中的电子浓度，以控制提高牺牲层的刻蚀速率。以及，本申请中，也可以控制同质结中N型掺杂后的半导体材料(例如Si:P)的厚度，以控制提高牺牲层的刻蚀速率。
在本申请一个可能的实现方式中，相邻的牺牲层和沟道层之间可以形成NN型同质结、PP型同质结或PN型同质结。
在本申请提供的一些实施例中，形成源漏电极层的材料可以为金属材料。示例性地，形成源漏电极层的金属材料可以包括W、Al、Ti、Cu、Mo或Pt。
在本申请提供的一些实施例中，源漏电极层和栅极之间还设置有阻隔层，以将栅极和源漏电极层进行绝缘设置。示例性地，阻隔层的材料可以为绝缘材料。可选地，形成阻隔层的绝缘材料可以包括氧化硅、氮化硅等。
在本申请一个可能的实现方式中，栅极的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料，在此不作限定。
第二方面，本申请实施例还提供了芯片的制备方法，该制备方法可以包括：提供一衬底，交替地在衬底上外延生长包括半导体材料和掺杂离子的牺牲层以及生成长包括半导体材料的沟道层，形成堆叠结构。从堆叠结构的裸露表面开始向内刻蚀至衬底内后，形成隔离结构，定义出堆叠结构中的沟道结构所在的区域。形成横跨沟道结构的伪栅极结构，并使形成的伪栅极结构覆盖沟道结构的部分顶壁和部分侧壁，且伪栅极结构的延伸方向与沟道结构的延伸方向垂直。以伪栅极结构作为掩膜，在暴露出的沟道结构上形成源漏电极层，形成源电极和漏电极。去除伪栅极结构和伪栅极结构覆盖区域内的牺牲层，保留其余牺牲层，形成栅极开口并暴露出沟道层的沟道区，对沟道层的沟道区进行氧化处理形成栅氧化层。在栅极开口中，形成环绕沟道层的沟道区的栅极。这样可以使形成的GAAFET实现栅极包裹沟道的设置，实现对沟道的理想控制。
并且，通过使掺杂离子在牺牲层中的含量不大于5％，这样可以在将掺杂离子掺杂入半导体材料后，不会使半导体材料和掺杂离子形成合金，而是使掺杂后的半导体材料和未掺杂的半导体材料，看作是同一种半导体材料的不同掺杂浓度。即牺牲层中掺杂后的半导体材料和沟道层中未掺杂的半导体材料，可以看作是同一种半导体材料的不同掺杂浓度，从而可以使相邻的牺牲层和沟道层之间可以形成同质结，进而使相邻的沟道层和牺牲层之间的应力降低，从而可以降低产生位错和翘曲的可能性。
在本申请一个可能的实现方式中，为了形成堆叠结构，上述交替地在衬底上外延生长牺牲层和沟道层，形成堆叠结构，可以包括如下步骤：将衬底放置在反应腔室中，先使反应腔室保持在第一温度和第一压强的条件下，向反应腔室中分别通入运载气体、硅源以及掺杂气体，采用外延生长方法形成第一厚度的具有掺杂离子的硅原子层，作为牺牲层；再使反应腔室保持在第二温度和第二压强的条件下，向反应腔室中分别通入运载气体与硅源，采用外延生长方法形成第二厚度的硅原子层，作为沟道层；如此反复，直至在衬底上形成堆叠结构。
在本申请一个可能的实现方式中，在将衬底放置在反应腔室中后，先使反应腔室保持在第一温度和第一压强的条件下，向反应腔室中分别通入运载气体、Si源(如DCS，TCS，SiH4等)以及磷掺杂源(如PH3)，采用外延生长方法形成第一厚度的具有磷掺杂离子的硅原子层，作为Si:P牺牲层；再使反应腔室保持在第二温度和第二压强的条件下，向反应腔室中分别通入运载气体与Si源(如DCS，TCS，SiH4等)，采用外延生长方法形成第二厚度的硅原子层，作为Si沟道层；如此反复，直至在衬底上形成Si和Si:P的堆叠结构。
在本申请一个可能的实现方式中，在将衬底放置在反应腔室中后，先使反应腔室保持在第一温度和第一压强的条件下，向反应腔室中分别通入运载气体、Si源(如DCS，TCS，SiH4等)以及砷掺杂源(如AsH3)，采用外延生长方法形成第一厚度的具有砷掺杂离子的硅原子层，作为Si:As牺牲层；再使反应腔室保持在第二温度和第二压强的条件下，向反应腔室中分别通入运载气体和Si源(如DCS，TCS，SiH4等)，采用外延生长方法形成第二厚度的硅原子层，作为Si沟道层；如此反复，直至在衬底上形成Si和Si:As的堆叠结构。
在本申请一个可能的实现方式中，在将衬底放置在反应腔室中后，先使反应腔室保持在第一温度和第一压强的条件下，向反应腔室中分别通入运载气体、Si源(如DCS，TCS，SiH4等)以及锑掺杂源，采用外延生长方法形成第一厚度的具有砷掺杂离子的硅原子层，作为Si:Sb牺牲层；再使反应腔室保持在第二温度和第二压强的条件下，向反应腔室中分别通入运载气体与Si源(如DCS，TCS，SiH4等)，采用外延生长方法形成第二厚度的硅原子层，作为Si沟道层；如此反复，直至在衬底上形成Si和Si:Sb的堆叠结构。
第三方面，本申请实施例还提供了电子设备，该电子设备可以为智能手机、智能电视、笔记本电脑等设备。该电子设备可以包括：电路板和芯片，并且该芯片与电路板连接。其中，该芯片可以为如第一方面或第一方面的各种实施方式的芯片，或者如采用第二方面或第二方面的各种实施方式制备的芯片。由于上述芯片中的晶体管的性能较好，因而，包括上述芯片的电子设备的性能也较好。以及，该电子设备解决问题的原理与前述芯片相似，因此该电子设备的实施可以参照前述芯片的实施，重复之处不再赘述。
附图说明
图1为本申请实施例提供的一种芯片的结构示意图；
图2为图1所示的结构示意图中沿AA’方向上的剖视结构示意图；
图3为图1所示的结构示意图中沿BB’方向上的剖视结构示意图；
图4为本申请实施例提供的一种芯片的制备方法的流程示意图；
图5a为本申请实施例提供的一种制备芯片的过程的结构示意图；
图5b为图5a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图6a为本申请实施例提供的另一种制备芯片的过程的结构示意图；
图6b为图6a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图7a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图7b为图5a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图8a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图8b为图8a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图8c为图8a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图9a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图9b为图9a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图10a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图10b为图10a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图11a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图11b为图11a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图12a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图12b为图12a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图13a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图13b为图13a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图14a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图14b为图14a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图15a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图15b为图15a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图16a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图16b为图16a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图17a为本申请实施例提供的又一种制备芯片的过程的结构示意图；
图17b为图17a所示的结构示意图中沿AA’方向上的剖视结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。
为了方便理解本申请实施例提供的芯片、制备方法及电子设备，下面首先介绍一下其应用场景。
本申请实施例提供的晶体管，由于栅极结构包裹沟道的设置能实现对沟道的理想控制，形成GAAFET，在该GAAFET应用于芯片中时，可以提高芯片的性能。并且，本申请实施例提供的芯片可以被广泛应用在各种电子设备中，例如可以应用于具有逻辑器件或存储器件等电子设备中。示例性地，该电子设备可以为智能手机、智能电视、笔记本电脑、掌上电脑(personal digitalassistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)或车载设备等。应注意的是，本申请实施例提出的芯片旨在包括但不限于应用在这些和任意其它适合类型的电子设备中。
目前GAAFET器件的常用制备方法是：先外延生长Si和SiGe多层堆叠结构，之后，使用选择性刻蚀技术，采用SiGe作为牺牲层，去除SiGe，留下Si作为沟道(Channel)层；或者采用Si作为牺牲层，去除Si，留下SiGe作为Channel层，并在其上形成GAAFET的其他结构。然而，常见的SiGe材料中Ge含量大于30％，使得SiGe材料是一种合金，从而使得SiGe与Si是异质结结构，导致SiGe和Si之间存在比较大的晶格失配，进而导致SiGe和Si之间存在比较大的晶格失配导致的应力，这些应力会形成位错(位错会影响器件可靠性和性能)和翘曲(翘曲会影响芯片制程对准，特别是影响光刻)。
为解决上述问题，本申请提出一种可以避免位错和翘曲的芯片及其制备方法，下文将详细阐述本申请的各个实施例。
参照图1至图3，图1示出了本申请一种实施例提供的芯片的结构示意图，图2示出了本申请的图1中沿AA’方向上的剖视结构示意图，图3示出了本申请的图1中沿BB’方向上的剖视结构示意图。本申请中的芯片可以具有一个或多个晶体管，该晶体管可以具有一个或者多个沟道结构，图1至图3中仅是以一个晶体管中层叠设置的3个沟道结构30_1～30_3为例进行示意。
参照图1至图3，在本申请提供的一些实施例中，沟道结构30_1可以包括层叠设置于衬底10上的牺牲层31_1和沟道层32_1，沟道结构30_2可以包括层叠设置于衬底10上的牺牲层31_2和沟道层32_2，沟道结构30_3可以包括层叠设置于衬底10上的牺牲层31_3和沟道层32_3。其中，牺牲层31_1相比沟道层32_1距离衬底10最近，沟道层32_1位于牺牲层31_1远离衬底10一侧，牺牲层31_2位于沟道层32_1远离衬底10一侧，沟道层32_2位于牺牲层31_2远离衬底10一侧，牺牲层31_3位于沟道层32_2远离衬底10一侧，沟道层32_3位于牺牲层31_3远离衬底10一侧。并且，沟道层32_1～32_3中的每一个可以具有第一区S和第二区D，以及位于第一区S和第二区D之间的沟道区G。并且，沟道层32_1～32_3中的第一区S在衬底10的正投影可以重叠，沟道层32_1～32_3中的第二区D在衬底10的正投影可以重叠，沟道层32_1～32_3中的沟道区G在衬底10的正投影可以重叠。需要说明的是，在实际工艺过程中，由于工艺条件的限制或其他因素，上述重叠并不能完全重叠，可能会有一些偏差，因此上述重叠关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述重叠可以是在误差允许范围之内所允许的重叠。
参照图1至图3，在本申请提供的一些实施例中，芯片可以包括衬底10以及位于衬底上的晶体管和隔离结构20。其中，衬底10具有浅沟槽隔离区，以定义出沟道结构所在衬底10上覆盖的区域，隔离结构20设置于浅沟槽隔离区中。这样，通过隔离结构20隔离不同晶体管的沟道结构在衬底10上所在的区域。
参照图1至图3，在本申请提供的一些实施例中，晶体管可以包括：位于衬底10上的沟道结构30_1、沟道结构30_2、沟道结构30_3、栅极40、源漏电极层90、阻隔层82以及栅氧化层50。其中，沟道结构30_1位于隔离结构20远离衬底10一侧，沟道结构30_2位于沟道结构30_1远离衬底10一侧，沟道结构30_3位于沟道结构30_2远离衬底10一侧，栅极40位于隔离结构20远离衬底10一侧且栅极40环绕沟道层32_1～32_3的沟道区G设置，栅氧化层50位于栅极40与沟道层32_1～32_3之间，以通过栅氧化层50隔离栅极40与沟道区G。阻隔层82位于栅极40和源漏电极层90，以通过阻隔层82隔离栅极40与源漏电极层90。以及，源漏电极层90在衬底10的正投影覆盖沟道层32_1～32_3的第一区S和第二区D在衬底10的正投影，且源漏电极层90在衬底10的正投影与栅极40在衬底10的正投影不交叠。示例性地，覆盖在第一区S上的源漏电极层90可以作为传输电信号的源电极，覆盖在第二区D上的源漏电极层90可以作为传输信号的漏电极。或者，覆盖在第一区S上的源漏电极层90可以作为传输信号的漏电极，覆盖在第二区D上的源漏电极层90可以作为传输信号的源电极。
参照图1至图3，在本申请提供的一些实施例中，沟道层32_1～32_3的沟道区G在衬底10的正投影与牺牲层31_1～31_3在衬底10的正投影不交叠。也就是说，沟道层32_1～32_3的沟道区G在衬底10的正投影与牺牲层31_1～31_3在衬底10的正投影完全不交叠。
参照图1至图3，在本申请提供的一些实施例中，沟道层32_1～32_3的第一区S和第二区D在衬底10的正投影与牺牲层31_1～31_3在衬底10的正投影交叠。示例性地，沟道层32_1～32_3的第一区S和第二区D在衬底10的正投影与牺牲层31_1～31_3在衬底10的正投影相互重叠。也就是说，沟道层32_1～32_3的第一区S和第二区D在衬底10的正投影与牺牲层31_1～31_3在衬底10的正投影的形状相同，尺寸相同。
需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，上述不交叠关系和重叠关系可能会有一些偏差，因此上述不交叠关系和重叠关系只要在误差允许范围即可，均属于本发明的保护范围。
参照图1至图3，在本申请提供的一些实施例中，沟道层32_1～32_3包括半导体材料，牺牲层31_1～31_3包括半导体材料和掺杂离子。并且，牺牲层31_1～31_3中的半导体材料和沟道层32_1～32_3中的半导体材料相同。由于掺杂离子在牺牲层31_1～31_3中的含量不大于5％，使牺牲层31_1～31_3中掺杂离子的含量尽可能的小，这样在将掺杂离子掺杂入半导体材料后，不会使半导体材料和掺杂离子形成合金，而是使掺杂后的半导体材料和未掺杂的半导体材料，看作是同一种半导体材料的不同掺杂浓度。即牺牲层31_1～31_3中掺杂后的半导体材料和沟道层32_1～32_3中未掺杂的半导体材料，可以看作是同一种半导体材料的不同掺杂浓度，从而可以使相邻的牺牲层31_1～31_3和沟道层32_1～32_3之间可以形成同质结，进而使相邻的沟道层32_1～32_3和牺牲层31_1～31_3之间的应力降低，从而可以降低产生位错和翘曲的可能性。具体地，可以使牺牲层31_1和沟道层32_1形成同质结，以及使沟道层32_1和牺牲层31_2形成同质结，以及使牺牲层31_2和沟道层32_2形成同质结，以及使沟道层32_2和牺牲层31_3形成同质结，以及使牺牲层31_3和沟道层32_3形成同质结。因此，可以使牺牲层31_1和沟道层32_1之间的晶格失配较小，以及使沟道层32_1和牺牲层31_2之间的晶格失配较小，以及使牺牲层31_2和沟道层32_2之间的晶格失配较小，以及使沟道层32_2和牺牲层31_3之间的晶格失配较小，以及使牺牲层31_3和沟道层32_3之间的晶格失配较小。因此，沟道层32_1～32_3和牺牲层31_1～31_3之间的应力也会相对较小，从而可以降低产生位错和翘曲的可能性。
现有技术中，通常采用SiGe和Si堆叠设置形成牺牲层和沟道层的堆叠结构，其中，常见的SiGe材料中Ge含量大于30％，导致SiGe材料是一种合金，从而使得SiGe与Si是异质结，进而导致由于SiGe和Si存在比较大的晶格失配，存在的晶格失配应力会形成位错(位错会影响器件可靠性和性能)和翘曲(翘曲会影响IC制程对准，特别是影响光刻)。本申请通过使牺牲层和沟道层形成同质结，可以使牺牲层和沟道层之间的晶格失配较小，从而可以降低产生位错和翘曲的可能性。
参照图1至图3，在本申请提供的一些实施例中，沟道层32_1～32_3可以沿第一方向F1延伸设置，牺牲层31_1～31_3和沟道层32_1～32_3可以沿第二方向F2交替排列设置。栅极40可以沿第三方向F3延伸设置。其中，第一方向F1、第二方向F2以及第三方向F3两两垂直。
在本申请提供的一些实施例中，可以使掺杂离子在牺牲层31_1～31_3中的含量不大于5％。这样可以使牺牲层31_1～31_3中掺杂离子的含量尽可能的小，进一步避免在牺牲层31_1～31_3中掺杂离子后形成合金，从而进一步保证牺牲层31_1～31_3和沟道层32_1～32_3之间形成同质结结构。示例性地，也可以使掺杂离子在牺牲层31_1～31_3中的含量不大于2％。可选地，也可以使掺杂离子在牺牲层31_1～31_3中的含量不大于1％。
在本申请提供的一些实施例中，可以使掺杂离子在牺牲层31_1～31_3中的掺杂浓度不小于1E16atom/cm3且不大于1E22atom/cm3。这样可以说明牺牲层31_1～31_3中掺杂上述掺杂离子，而沟道层32_1～32_3中未掺杂上述掺杂离子，以使牺牲层31_1～31_3中掺杂后的半导体材料和沟道层32_1～32_3中未掺杂的半导体材料，可以看作是同一种半导体材料的不同掺杂浓度，从而进一步保证牺牲层31_1～31_3和沟道层32_1～32_3之间形成同质结结构。
在本申请一个可能的实现方式中，掺杂离子在牺牲层31_1～31_3中的掺杂浓度不小于1E17atom/cm3且不大于1E21atom/cm3。可选地，掺杂离子在牺牲层31_1～31_3中的掺杂浓度不小于1E18atom/cm3且不大于1E20atom/cm3。示例性地，掺杂离子在牺牲层31_1～31_3中的掺杂浓度可以设置为1E16atom/cm3、5E16atom/cm3、1E17atom/cm3、5E17atom/cm3、1E18atom/cm3、5E18atom/cm3、1E19atom/cm3、5E19atom/cm3、1E20atom/cm3、5E20atom/cm3、1E21atom/cm3、5E21atom/cm3或1E22atom/cm3。在实际应用中，可以根据实际应用的需求确定牺牲层31_1～31_3中掺杂离子的掺杂浓度的具体数值，在此不作限定。
在本申请一个可能的实现方式中，当掺杂离子在牺牲层31_1～31_3中的掺杂浓度为1E22atom/cm3时，掺杂离子在牺牲层31_1～31_3中的含量大致等于5％。当掺杂离子在牺牲层31_1～31_3中的掺杂浓度为1E21atom/cm3时，掺杂离子在牺牲层31_1～31_3中的含量大致等于2％。当掺杂离子在牺牲层31_1～31_3中的掺杂浓度为1E20atom/cm3时，掺杂离子在牺牲层31_1～31_3中的含量大致等于1％。则，当掺杂离子在牺牲层31_1～31_3中的掺杂浓度小于1E22atom/cm3且大于1E21atom/cm3时，掺杂离子在牺牲层31_1～31_3中的含量小于5％且大于2％。当掺杂离子在牺牲层31_1～31_3中的掺杂浓度小于1E21atom/cm3且大于1E20atom/cm3时，掺杂离子在牺牲层31_1～31_3中的含量小于2％且大于1％。当掺杂离子在牺牲层31_1～31_3中的掺杂浓度小于1E20atom/cm3时，掺杂离子在牺牲层31_1～31_3中的含量小于1％。需要说明的是，在实际工艺过程中，由于工艺条件的限制或其他因素，上述等于关系并不能完全等于，可能会有一些偏差，因此上述等于关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述等于可以是在误差允许范围之内所允许的等于。
在本申请提供的一些实施例中，沟道层32_1～32_3中的半导体材料包括元素半导体、无机化合物半导体以及有机化合物半导体中的至少一种。示例性地，沟道层32_1～32_3中的半导体材料可以设置为Si。在具体实施，沟道层32_1～32_3中的半导体材料不仅限于Si，也可以也设置为如SiGe，Ge等半导体，以及化合物半导体如GaAs，InP，GaN，SiC等，以及氧化物半导体如GaO，ZnO等，以及铁电和二维材料等。在实际应用中，可以根据实际应用的需求确定沟道层32_1～32_3中的半导体材料的具体实施方式，在此不作限定。
在本申请提供的一些实施例中，掺杂离子可以为N型掺杂离子。示例性地，该N型掺杂离子可以包括磷离子、砷离子和锑离子中的至少一种。例如，以沟道层32_1～32_3中的半导体材料设置为Si为例，在N型掺杂离子设置为磷离子时，可以在形成牺牲层31_1～31_3时，在Si中掺杂磷离子，从而形成Si:P形式的牺牲层31_1～31_3。在N型掺杂离子设置为砷离子时，可以在形成牺牲层31_1～31_3时，在Si中掺杂砷离子，从而形成Si:As形式的牺牲层31_1～31_3。在N型掺杂离子设置为锑离子时，可以在形成牺牲层31_1～31_3时，在Si中掺杂锑离子，从而形成Si:Sb形式的牺牲层31_1～31_3。
需要说明的是，目前P型掺杂的半导体材料的刻蚀速率较慢，若采用P型掺杂离子的半导体材料做本申请中的牺牲层，需要刻蚀完牺牲层所需要的时间较长。虽然牺牲层和沟道层之间具有刻蚀选择比，但是需要刻蚀完P型掺杂离子的牺牲层所需要的时间较长，则沟道层处于刻蚀的环境的时间也较长，则会导致沟道层损伤，从而影响沟道层的载流子迁移率和寿命。本申请实施例中，通过在半导体材料中掺杂N型掺杂离子，形成牺牲层。在对牺牲层进行刻蚀时，可以具有较高的刻蚀速率，刻蚀完沟道区对应的牺牲层所用的时间较短，使沟道层处于刻蚀的环境的时间也较短，避免沟道层损伤，改善沟道层的载流子迁移率和寿命。
在实际工艺过程中，在SiGe做牺牲层时，要求SiGe的厚度较大，且Ge占比高，才能获得比较好的刻蚀结果，但是导致缺陷密度增多，且不利于GAAFET器件尺寸缩小。并且，SiGe被刻蚀后，产生的副产物在出口处沉积，影响刻蚀溶液与牺牲层的接触，无法达到较佳的刻蚀效果。本申请中，可以通过掺杂控制同质结中N型掺杂后的半导体材料(例如Si:P)中的电子浓度，以控制提高牺牲层的刻蚀速率。以及，本申请中，也可以控制同质结中N型掺杂后的半导体材料(例如Si:P)的厚度，以控制提高牺牲层的刻蚀速率。
在本申请提供的一些实施例中，相邻的牺牲层31_1～31_3和沟道层32_1～32_3之间可以形成NN型同质结、PP型同质结或PN型同质结。在实际工艺过程中，可以根据沟道层32_1～32_3中半导体材料和掺杂离子，来确定同质结的具体形式，在此不作限定。
在本申请提供的一些实施例中，形成源漏电极层的材料可以为金属材料。示例性地，形成源漏电极层的金属材料可以包括W、Al、Ti、Cu、Mo或Pt。在实际应用中，源漏电极层的材料可以根据实际应用的需求进行确定，在此不作限定。
在本申请提供的一些实施例中，阻隔层的材料可以为绝缘材料。示例性地，形成阻隔层的绝缘材料可以包括氧化硅、氮化硅等。在实际应用中，阻隔层的材料可以根据实际应用的需求进行确定，在此不作限定。
在本申请提供的一些实施例中，本申请中的栅极的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料，在此不作限定。需要说明的是，本申请中牺牲层和沟道层中掺杂离子的含量的比较仅是指掺杂的N型掺杂离子(例如磷离子、砷离子和锑离子)的含量的比较，而不是牺牲层和沟道层中未掺杂N型掺杂离子时的半导体材料中原有的杂质成分的含量的比较。
参照图4，图4为本申请一种实施例提供的芯片的制备方法的流程示意图。在该制备方法中，可以包括以下步骤：
S101、提供一衬底10。
在一些实施例中，衬底10可以由以下材料制成：诸如硅、金刚石或锗的合适的元素半导体；诸如Ⅳ族化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓、砷化铟镓、砷化铟、磷化铟、锑化铟，磷砷化镓或磷化铟镓)的合适的合金或化合物半导体等。诸如玻璃的绝缘材料也可以用作衬底。示例性地，本申请中的衬底为N型Si衬底为例进行说明。
S102、交替地在衬底10上外延生长牺牲层和沟道层，形成堆叠结构。
在一些示例中，以图1所示的芯片的结构为例。其中，以牺牲层31_1～31_3包括的半导体材料和沟道层32_1～32_3包括的半导体材料为Si，牺牲层31_1～31_3包括的掺杂离子为磷离子为例。
参照图5a与图5b所示，可以在衬底10上外延生长牺牲层31_1。示例性地，将清洗干净的衬底10放置在反应腔室(如等离子体气相沉积反应腔室)中，将该反应腔室的温度快速升温至第一温度，压强调整为第一压强，以使反应腔室保持在第一温度和第一压强的条件下。并且，在反应腔室保持在第一温度和第一压强的条件下时，向反应腔室中分别通入运载气体、硅源以及N型掺杂气体，采用外延生长方法根据第一生长速率，形成第一厚度的具有N型掺杂离子的硅原子层，作为牺牲层31_1。
示例性地，第一温度的取值范围可以为：400℃～900℃。可选地，第一温度的取值范围可以为：600℃～800℃。在具体实施时，可以使第一温度设置为400℃、450℃、500℃、550℃、600℃、650℃、700℃、750℃、800℃或900℃。在实际应用中，可以根据实际应用的需求确定第一温度的具体数值，在此不作限定。
示例性地，第一压强的取值范围可以为：0.1Torr～1000Torr(1Torr＝133.3Pa)。可选地，第一压强的取值范围可以为：1Torr～900Torr。在具体实施时，可以使第一压强设置为0.1Torr、1Torr、5Torr、10Torr、100Torr、500Torr、700Torr、760Torr、800Torr、900Torr或1000Torr。在实际应用中，可以根据实际应用的需求确定第一压强的具体数值，在此不作限定。
示例性地，第一生长速率的取值范围可以为0.01μm/min～10μm/min。可选地，第一生长速率的取值范围可以为0.1μm/min～5μm/min。在具体实施时，可以使第一生长速率的取值设置为0.01μm/min、0.1μm/min、1μm/min、3μm/min、5μm/min或10μm/min。在实际应用中，可以根据实际应用的需求确定第一生长速率的具体数值，在此不作限定。
示例性地，第一厚度的取值范围可以为：1nm～100nm。可选地，第一厚度的取值范围可以为：10nm～90nm。在具体实施时，可以使第一厚度设置为：1nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm或100nm。在实际应用中，可以根据实际应用的需求确定第一压强的具体数值，在此不作限定。
示例性地，运载气体可以包括H2。可选地，运载气体的流量范围可以包括：10000sccm～50000sccm。例如，运载气体的流量可以设置为10000sccm、20000sccm、30000sccm、40000sccm或50000sccm。在实际应用中，可以根据实际应用的需求确定运载气体的流量的具体数值，在此不作限定。
示例性地，硅源可以包括：SiH4、Si2H6、Si3H8，SiHCl3(即TCS)和SiH2Cl2(即DCS)中的一种或几种。可选地，硅源的流量范围包括：100sccm～300sccm。例如，硅源的流量可以设置为100sccm、200sccm或300sccm。在实际应用中，可以根据实际应用的需求确定硅源的流量的具体数值，在此不作限定。
示例性地，N型掺杂气体可以为磷掺杂源。可选地，磷掺杂源可以包括：PH3。可选地，掺杂气体的流量是运载气体流量的百分之一，根据运载气体的流量范围包括：10000sccm～50000sccm，掺杂气体的流量范围可以包括：100sccm～500sccm。
参照图6a与图6b所示，可以在牺牲层31_1外延生长沟道层32_1。示例性地，将反应腔室的温度快速调整至第二温度，压强调整为第二压强，以使反应腔室保持在第二温度和第二压强的条件下。并且，在反应腔室保持在第二温度和第二压强的条件下时，向反应腔室中分别通入运载气体与硅源，采用外延生长方法根据第二生长速率，形成第二厚度的硅原子层，作为沟道层32_1。
示例性地，第二温度的取值范围可以为：400℃～900℃。可选地，第二温度的取值范围可以为：600℃～800℃。在具体实施时，可以使第二温度设置为400℃、450℃、500℃、550℃、600℃、650℃、700℃、750℃、800℃或900℃。在实际应用中，可以根据实际应用的需求确定第二温度的具体数值，在此不作限定。在一些示例中，可以使第一温度与第二温度相同，这样可以在上述调整为第一温度后，不用额外的再调整反应腔室内的温度。
示例性地，第二压强的取值范围可以为：0.1Torr～1000Torr。可选地，第二压强的取值范围可以为：1Torr～900Torr。在具体实施时，可以使第二压强设置为0.1Torr、1Torr、5Torr、10Torr、100Torr、500Torr、700Torr、760Torr、800Torr、900Torr或1000Torr。在实际应用中，可以根据实际应用的需求确定第二压强的具体数值，在此不作限定。在一些示例中，可以使第一压强与第二压强相同，这样可以在上述调整为第一压强后，不用额外的再调整反应腔室内的压强。
示例性地，第二生长速率的取值范围可以为0.01μm/min～10μm/min。可选地，第二生长速率的取值范围可以为0.1μm/min～5μm/min。在具体实施时，可以使第二生长速率的取值设置为0.01μm/min、0.1μm/min、1μm/min、3μm/min、5μm/min或10μm/min。在实际应用中，可以根据实际应用的需求确定第二生长速率的具体数值，在此不作限定。在一些示例中，可以使第一生长速率与第二生长速率相同，这样可以根据同一生长速率外延生长牺牲层和沟道层，进一步降低牺牲层和沟道层之间的晶格失配。
示例性地，第二厚度的取值范围可以为：1nm～100nm。可选地，第二厚度的取值范围可以为：10nm～90nm。在具体实施时，可以使第二厚度设置为：1nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm或100nm。在实际应用中，可以根据实际应用的需求确定第二压强的具体数值，在此不作限定。在一些示例中，可以使第一厚度与第二厚度相同，这样可以使外延生长的牺牲层和沟道层的厚度相同，进一步降低牺牲层和沟道层之间的晶格失配。
示例性地，运载气体可以包括H2。可选地，运载气体的流量范围可以包括：10000sccm～50000sccm。例如，运载气体的流量可以设置为10000sccm、20000sccm、30000sccm、40000sccm或50000sccm。在实际应用中，可以根据实际应用的需求确定运载气体的流量的具体数值，在此不作限定。在一些示例中，可以使形成牺牲层和沟道层的运载气体以及运载气体的流量相同，进一步降低牺牲层和沟道层之间的晶格失配。
示例性地，硅源可以包括：SiH4、Si2H6、Si3H8，SiHCl3(即TCS)和SiH2Cl2(即DCS)中的一种或几种。可选地，硅源的流量范围包括：100sccm～300sccm。例如，硅源的流量可以设置为100sccm、200sccm或300sccm。在实际应用中，可以根据实际应用的需求确定硅源的流量的具体数值，在此不作限定。在一些示例中，可以使形成牺牲层和沟道层的硅源以及硅源的流量相同，进一步降低牺牲层和沟道层之间的晶格失配。
参照图7a与图7b，重复上述图5a与图5b和图6a与图6b对应的制备过程，可以在沟道层32_1上依次外延生长牺牲层31_2、沟道层32_2、牺牲层31_3、沟道层32_3，形成堆叠结构。
S103、从堆叠结构的裸露表面开始向内刻蚀至衬底10内后，形成隔离结构，定义出堆叠结构中的沟道结构所在的区域。
参照图8a至图8c，在堆叠结构的沟道层32_3上形成多个基轴60，基轴60的延伸方向与将要形成的沟道层的延伸方向相同。可选地，可以采用多晶硅材料制作基轴60。当然，也可以采用其他材料制作基轴60，此处不做限定。在实际工艺过程中，可以在堆叠结构的沟道层32_3上形成整面的基轴膜层，然后通过刻蚀工艺得到堆叠结构的沟道层32_3上的相互间隔设置多个基轴60。需要说明的是，图8a至图8c仅示意出了一个基轴60。
参照图9a与图9b，在基轴两侧的侧壁处形成侧挡墙70。可选地，可以采用氮化硅材料，在堆叠结构上制作整面的侧挡墙膜层，然后对侧挡墙膜层进行整面刻蚀，由于基轴60侧壁的几何效应，基轴60侧壁处的侧挡墙膜层的材料不会被刻蚀掉，从而在基轴60的侧壁处形成侧挡墙70。
参照图10a与图10b，采用刻蚀工艺去除多个基轴60，保留侧挡墙70。
参照图11a与图11b，以多个侧挡墙70为遮挡，从堆叠结构的裸露表面(即沟道层32_3的裸露表面)开始沿着由沟道层32_3指向衬底10的方向，进行刻蚀，在刻蚀至衬底10内后，在刻蚀衬底10第一距离(可以根据形成浅沟槽隔离区所需要的距离进行确定)后，形成浅沟槽隔离区，以定义出堆叠结构中的沟道结构所在的区域。之后，在浅沟槽隔离区中填充氧化硅或氮化硅等绝缘材料，并使填充后的氧化硅或氮化硅等绝缘材料上表面与未刻蚀处的衬底10的上表面大致齐平，形成隔离结构20，如形成浅沟槽隔离结构。也就是说，侧挡墙70覆盖的区域即为沟道层32_1～32_3的第一区S、第二区D以及沟道区G所在的区域。可选地，隔离结构20可以将衬底10分成多个区域，多个区域可以平行间隔分布，也可以根据沟道层32_1～32_3所在的区域任意排布。需要说明的是，第一距离可以根据实际应用的需求进行确定，在此不作限定。
参照图12a与图12b，采用刻蚀工艺去除多个侧挡墙70，得到沟道层32_1～32_3所在的区域的堆叠结构。
S104、参照图13a与图13b，形成横跨沟道结构的伪栅极结构81。其中，伪栅极结构81覆盖沟道结构的部分顶壁和部分侧壁，且伪栅极结构81的延伸方向与沟道结构的延伸方向垂直。也就是说，伪栅极结构81的延伸方向可以与栅极40的延伸方向相同。
示例性地，伪栅极结构81可以采用多晶硅制成。在实际工艺过程中，可以在衬底10上形成整面的伪栅极膜层，然后通过刻蚀工艺得到相互间隔设置多个伪栅极结构81。之后，还可以在伪栅极结构81的侧壁上形成阻隔层82。其中，阻隔层82可以采用氧化硅、氮化硅等绝缘材料制备。示例性地，在实际工艺过程中，可以采用氮化硅材料，在半导体衬底10上制作整面的阻隔层膜层，然后对阻隔层膜层进行整面刻蚀，由于伪栅极结构81侧壁的几何效应，伪栅极结构81侧壁处的阻隔层膜层的材料不会被刻蚀掉，从而在伪栅极结构81的侧壁处形成阻隔层82。
示例性地，伪栅极结构81的厚度和阻隔层82的厚度需要比堆叠结构的厚度多5nm～100nm。在实际应用中，可以根据实际应用的需求确定伪栅极结构81的厚度和阻隔层82的厚度的具体数值，在此不作限定。
需要说明的是，沟道层32_1～32_3中被伪栅极结构81覆盖的区域即为沟道区G，而未被伪栅极结构81覆盖的区域即为源极区S和漏极区D。
S105、参照图14a与图14b，以伪栅极结构81作为掩膜，在暴露出的沟道结构上形成源漏电极层90。示例性地，在实际工艺过程中，以伪栅极结构81和阻隔层82作为掩膜，在暴露出的沟道结构上沉积金属材料，形成覆盖第一区S和第二区D的源漏电极层90。
示例性地，覆盖在第一区S上的源漏电极层90可以作为传输电信号的源电极，覆盖在第二区D上的源漏电极层90可以作为传输信号的漏电极。或者，覆盖在第一区S上的源漏电极层90可以作为传输信号的漏电极，覆盖在第二区D上的源漏电极层90可以作为传输信号的源电极。
示例性地，形成源漏电极层的金属材料可以包括W、Al、Ti、Cu、Mo或Pt。在实际应用中，源漏电极层的材料可以根据实际应用的需求进行确定，在此不作限定。
之后，参照图15a与图15b，还可以在衬底10上沉积形成整面铺设的第一层间介质层110，以使不同第一区S和第二区D的源漏电极层进行绝缘设置。
S106、去除伪栅极结构和伪栅极结构覆盖区域内的牺牲层，保留其余牺牲层，形成栅极开口，暴露出沟道层的沟道区G。
参照图16a与图16b，可以采用刻蚀工艺去除伪栅极结构81，以及覆盖在伪栅极结构81上的第一层间介质层110，暴露出先前被伪栅极结构81覆盖着的牺牲层31_1～31_3和沟道层32_1～32_3所在的区域。之后，可以采用选择性刻蚀工艺，去除暴露出的牺牲层31_1～31_3所在的区域，保留暴露出的沟道层32_1～32_3所在的区域，则暴露出的沟道层32_1～32_3所在的区域即为沟道区G。由于其余区域处的牺牲层31_1～31_3被源漏电极层和阻隔层82进行遮挡，因此这些区域处的牺牲层31_1～31_3不会被刻蚀，从而可以保留下来被源漏电极层90和阻隔层82遮挡所在区域处的牺牲层31_1～31_3。也就是说，源漏电极层90和阻隔层82在衬底的正投影覆盖着保留下来的牺牲层31_1～31_3在衬底的正投影。
示例性地，选择性刻蚀工艺可以为干法蚀刻。具体地，可以采用Cl2和等离子体气体，采用等离子体刻蚀工艺，去除暴露出的Si:P形式的牺牲层31_1～31_3所在的区域。
示例性地，选择性刻蚀工艺可以为湿法蚀刻。具体地，可以也可以采用H3PO4溶液或者H2SO4与NH4OH溶液，去除暴露出的Si:P形式的牺牲层31_1～31_3所在的区域。
需要说明的是，本申请中通过采用Si气相外延生长沟道层，以及采用Si气相外延并通过PH3进行掺杂，生长Si:P形式的牺牲层，可以通过控制充入反应腔室的气体的流量，控制P的掺杂浓度最高可以达到4E20atom/cm3，最低可以为1E18atom/cm3，这样可以使相邻设置的沟道层和牺牲层之间的晶格失配很小，避免形成缺陷位错。
并且，由于Si:P形式的牺牲层中，P的掺杂浓度最高可以达到4E20atom/cm3，最低可以为1E18atom/cm3，这样可以在Si中掺入P后形成N型半导体，有比较多的自由电子。采用氯基材料刻蚀牺牲层，氯在电子作用下，变成氯离子，因而容易并入和腐蚀掺杂了P的牺牲层中的Si材料，而不腐蚀未掺杂P的沟道层中的Si材料。从而使牺牲层被刻蚀的速率可以远远大于未掺杂P的沟道层，进而实现选择性刻蚀。
需要说明的是，在形成Si:As形式的牺牲层31_1～31_3时，N型掺杂气体可以为砷掺杂源。可选地，砷掺杂源可以包括：AsH3。其余制备过程可以参照上述形成Si:P形式的牺牲层31_1～31_3的制备过程，在此不作赘述。
需要说明的是，在形成Si:Sb形式的牺牲层31_1～31_3时，N型掺杂气体可以为锑掺杂源。其余制备过程可以参照上述形成Si:P形式的牺牲层31_1～31_3的制备过程，在此不作赘述。
S107、对沟道层的沟道区G进行氧化处理形成栅氧化层50。示例性地，在实际工艺过程中，可以对暴露出的沟道层32_1～32_3的沟道区G的表面进行氧化处理，以使沟道层32_1～32_3的沟道区G的表面形成栅氧化层50。
示例性地，氧化处理工艺可以在含等离子体的环境(诸如去耦等离子体氧化或快速热氧化)、热环境(诸如火炉)或热等离子体环境中执行。氧化处理工艺可通过在处理环境中使用含氧的气体混合物来执行，以使沟道区G的表面形成氧化硅，而不损坏沟道区G的内部的Si原子形成的晶格结构。在一个实施方案中，含氧的气体混合物包括具有或没有惰性气体的含氧气体中的至少一者。含氧气体的合适实例包括O2、O3、H2O、NO2、N2O、蒸汽、水汽等等。与处理气体混合物一起供应的惰性气体的合适实例包括Ar、He、Kr等中的至少一者。在示例性实施方式中，在含氧的气体混合物中供应的含氧气体是具有在约50sccm与约1000sccm之间的流速的O2气体。
S108、参照图17a与图17b，在栅极开口中，形成环绕沟道层的沟道区G设置的栅极40。示例性地，在实际工艺过程中，可以采用多晶硅，沉积形成栅极40。
需要说明的是，在本申请中，可以使用沉积工艺形成芯片中的各结构。示例性地，沉积工艺例如为但不限于外延成长工艺、气相外延(vapor-phase epitaxy；VPE)、分子束外延(molecular beam epitaxy；MBE)。也可以利用其他沉积工艺，例如化学气相沉积(chemical vapor deposition，CVD)、低压CVD(low pressure CVD，LPCVD)、原子层CVD(atomic layer CVD，ALCVD)、超高真空CVD(ultrahigh vacuum CVD，UHVCVD)、减压CVD(reduced pressure CVD，RPCVD)及其组合等。
需要说明的是，本申请中沿AA’方向上的剖视结构示意图均为芯片中的GAAFET在同一平面(例如方向F1和F2定义的平面)内的剖视结构示意图，本申请中沿BB’方向上的剖视结构示意图均为芯片中的GAAFET在同一平面(例如方向F1和F3定义的平面)内的剖视结构示意图。
示例性地，上述刻蚀工艺可以为干法刻蚀工艺或湿法刻蚀工艺，在此不作限定。
本申请实施例还提供了电子设备，该电子设置包括电路板(如印刷电路板)和本申请上述实施例提供的任一种芯片，该芯片与电路板连接。由于该电子设备解决问题的原理与前述芯片相似，因此该电子设备的实施可以参见前述芯片的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种芯片，其特征在于，包括：
衬底；
晶体管，设置于所述衬底上；
其中，所述晶体管包括：
位于所述衬底上的至少一个沟道结构；其中，所述沟道结构包括层叠设置于所述衬底上的牺牲层和沟道层；所述沟道层的沟道区在所述衬底的正投影与所述牺牲层在所述衬底的正投影不交叠，且所述沟道层的第一区和第二区在所述衬底的正投影与所述牺牲层在所述衬底的正投影交叠；所述牺牲层包括半导体材料和掺杂离子，且所述牺牲层中的半导体材料和所述沟道层中的半导体材料相同，且所述掺杂离子在所述牺牲层中的含量不大于5％；
位于所述衬底上的栅极；其中，所述栅极环绕所述沟道层的所述沟道区；
位于所述栅极与所述沟道层之间的栅氧化层；
位于所述衬底上的源漏电极层；其中，所述源漏电极层在所述衬底的正投影覆盖所述沟道层的第一区和第二区在所述衬底的正投影，且所述源漏电极层在所述衬底的正投影与所述栅极在所述衬底的正投影不交叠。
2.如权利要求1所述的芯片，其特征在于，所述掺杂离子为N型掺杂离子。
3.如权利要求2所述的芯片，其特征在于，所述N型掺杂离子包括磷离子、砷离子和锑离子中的至少一种。
4.如权利要求1-3任一项所述的芯片，其特征在于，所述掺杂离子的掺杂浓度不小于1E16 atom/cm3且不大于1E22atom/cm3。
5.如权利要求1-3任一项所述的芯片，其特征在于，所述沟道层中的半导体材料包括元素半导体、无机化合物半导体以及有机化合物半导体中的至少一种。
6.一种芯片的制备方法，其特征在于，包括：
提供一衬底；
交替地在所述衬底上外延生长牺牲层和沟道层，形成堆叠结构；其中，所述牺牲层包括半导体材料和掺杂离子，且所述牺牲层中的半导体材料和所述沟道层中的半导体材料相同；
从所述堆叠结构的裸露表面开始向内刻蚀至所述衬底内后，形成隔离结构，定义出所述堆叠结构中的沟道结构所在的区域；
形成横跨所述沟道结构的伪栅极结构；其中，所述伪栅极结构覆盖所述沟道结构的部分顶壁和部分侧壁，且所述伪栅极结构的延伸方向与所述沟道结构的延伸方向垂直；
以所述伪栅极结构作为掩膜，在暴露出的所述沟道结构上形成源漏电极层；
去除所述伪栅极结构和所述伪栅极结构覆盖区域内的牺牲层，保留其余牺牲层，形成栅极开口并暴露出所述沟道层的沟道区；
对所述沟道层的沟道区进行氧化处理形成栅氧化层；
在所述栅极开口中，形成环绕所述沟道层的所述沟道区的栅极。
7.如权利要求6所述的制备方法，其特征在于，所述交替地在所述衬底上外延生长牺牲层和沟道层，形成堆叠结构，包括：
将所述衬底放置在反应腔室中，使所述反应腔室保持在第一温度和第一压强的条件下，采用外延生长方法形成第一厚度的具有N型掺杂离子的硅原子层，作为所述牺牲层；以及使所述反应腔室保持在第二温度和第二压强的条件下，采用外延生长方法形成第二厚度的硅原子层，作为所述沟道层；如此反复，直至在所述衬底上形成所述堆叠结构。
8.如权利要求7所述的制备方法，其特征在于，所述采用外延生长方法形成第二厚度的硅原子层，包括：
在所述反应腔室保持在所述第二温度和所述第二压强的条件下时，向所述反应腔室中分别通入运载气体和硅源，采用所述外延生长方法形成所述第二厚度的硅原子层。
9.如权利要求8所述的制备方法，其特征在于，所述采用外延生长方法形成第一厚度的具有N型掺杂离子的硅原子层，包括：
在所述反应腔室保持在所述第一温度和所述第一压强的条件下时，向所述反应腔室中分别通入所述运载气体、所述硅源以及N型掺杂气体，采用所述外延生长方法形成所述第一厚度的硅原子层。
10.一种电子设备，其特征在于，包括电路板和芯片，所述芯片与所述电路板连接；
所述芯片为如权利要求1-5任一项所述的芯片，或者所述芯片采用如权利要求6-9任一项所述的制备方法形成。
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