JP2009259949A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】シリンダ孔の側面が外側に膨らむ現象（ボーイング）をより抑制して、高アスペクト比の深孔を形成できると共に、深孔の外抜き工程で電極が倒壊しないＤＲＡＭ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の表面部分に拡散層を形成し、その上部に第１絶縁膜１３，１７を形成する工程と、第１絶縁膜１３，１７を貫通し、拡散層以外の半導体基板１１の表面部分及び拡散層の表面部分にそれぞれ接する放電プラグ２２及び導体プラグ１５，１８を形成する工程と、第１絶縁膜１７、放電プラグ２２及び導体プラグ１８を覆う導電性を有するアモルファスカーボン等の炭素含有膜２３を形成する工程と、炭素含有膜２３を貫通し、導体プラグ１８に接する第１導電膜２９を形成する工程と、炭素含有膜２３を除去して第１導電膜２９を露出させる工程と、有する。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関し、更に詳しくは、キャパシタを形成するのに好適な半導体装置の製造方法に関する。

近年、半導体装置の大容量化に伴い、半導体装置の主要構成要素であるキャパシタに許容される面積も必然的に縮小されている。このため、半導体装置では、小さな専有面積で大きな容量が得られるキャパシタが求められている。このようなキャパシタを製造するために、半導体基板の主面上部に成膜された厚い層間膜に対して縦方向（垂直方向）に、高アスペクト比のシリンダ孔（深孔ともいう）を形成することが必要となっている。

ところが、シリンダ孔の表面に下部電極を成膜した後に、厚い層間膜を除去する、いわゆる外抜き工程では、フッ酸等の薬液を用いたウエットエッチングにより、下部電極が倒壊するという問題が生じている。

これに対して、特許文献１には、非晶質カーボンを犠牲層間膜として用いる方法が記載されている。この方法では、非晶質カーボンにプラズマエッチングを行うことで深孔を形成し、深孔内壁に下部電極を形成した後に、非晶質カーボンを除去する。特許文献１では、非晶質カーボンが、酸素のみで除去可能であって、他の除去したくない構成部材に殆ど悪影響を及ぼすことがないことに着目し、非晶質カーボンを除去する外抜き工程で、下部電極が倒壊することを防止している。

ここで、半導体装置、特に、ＤＲＡＭ（Dynamic Random Access Memory）装置では、シリンダ孔の内壁表面に形成された下部電極と、下部電極の表面に形成された容量絶縁膜と、容量絶縁膜を介して下部電極の内側に形成された上部電極とからなるキャパシタを備えている。このようなキャパシタは、今後の更なる微細化に対応するために、シリンダ孔の深さを深くする、即ちアスペクト比を向上させることで電極の表面積を拡大し、容量を増大させる要請がある。

しかし、現状の製造方法では、アスペクト比１５〜２０程度が限界である。これは、シリンダ孔が深くなるに従って、シリンダ孔の開孔に際してサイドエッチが進行し、形成されたシリンダ孔の側面が外側に膨らむ現象（ボーイング：bowing）が生じるためである。

ボーイングの原因としては、例えば、ドライエッチングで陽イオンがマスクパターンの開口部を通過する際に、マスクパターンの電荷から受ける電気的な引力により、陽イオンの軌道が湾曲することが挙げられる。つまり、ドライエッチング時のチャージアップが主な原因と考えられている。そのため、アスペクト比２０以上を達成しようとしても、間口付近に局所的サイドエッチが発生し、隣接するキャパシタ間がショートするという問題があった。

特許文献１に記載の技術では、非晶質カーボンが電気的に浮遊状態となっており、プラズマエッチング時でのチャージアップが回避できず、ボーイングの防止が困難である。

特許文献２には、深孔形成時での絶縁膜のチャージアップを回避する方法が記載されている。この技術では、酸化シリコン膜からなる絶縁膜にプラズマエッチングで深孔を形成する前に、絶縁膜中に半導体基板に接続する貫通電極（放電プラグ）を設け、且つ、深孔形成時のハードマスクを導体で構成する。

特開２００６−１３５２６１号公報 特開２００６−３１９０５８号公報

特許文献２では、プラズマエッチング中の電荷の放電経路、即ち、導体であるハードマスクと、貫通電極とからなる経路を確保することで、電荷を逃がしてボーイングを抑制している。しかし、層間膜が、酸化シリコン膜からなる絶縁膜であるので、貫通電極までの電荷の経路が導電性のハードマスクしかない。その結果として、放電経路が長くなり、チャージアップを防止する効果が十分に発揮できない懸念がある。

本発明は、ボーイングをより抑制して、高アスペクト比の深孔を形成できると共に、深孔の外抜き工程で電極が倒壊しない半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明は、半導体基板の表面部分に拡散層を形成し、その上部に第１絶縁膜を形成する工程と、
前記第１絶縁膜を貫通し、前記拡散層以外の半導体基板の表面部分及び前記拡散層の表面部分にそれぞれ接する放電プラグ及び導体プラグを形成する工程と、
前記第１絶縁膜、放電プラグ及び導体プラグを覆う導電性を有する炭素含有膜を形成する工程と、
前記炭素含有膜を貫通し、前記導体プラグに接する第１導電膜を形成する工程と、
前記炭素含有膜を除去して前記第１導電膜を露出させる工程と、を有することを特徴とする半導体装置の製造方法を提供する。

本発明の半導体装置の製造方法によると、炭素含有膜を除去する際に、第１導電膜の倒壊を抑えることができ、また、炭素含有膜を帯電させる電荷のチャージアップを抑えて、ボーイングを抑制できる。

以下、図面を参照して、本発明の例示的な実施の形態について詳細に説明する。図１は、本発明の一実施形態に係る半導体装置を示す断面図である。半導体装置１０は、ＤＲＡＭ装置であって、半導体基板１１の表面部分に形成された図示しない拡散層と、その上部に形成された層間絶縁膜１３，１７と、層間絶縁膜１３，１７をそれぞれ貫通し、拡散層の表面に接する導体プラグ１５，１８と、拡散層以外の半導体基板１１の表面に接する放電プラグ２２とを備える。また、半導体基板１１の表面には、第１の配線（ワード線）１２が形成されており、層間絶縁膜１３の上には第２の配線（ビット線）１６が形成されている。導体プラグ１８は、導体プラグ１５と接するように形成されている。

また、半導体装置１０は、導体プラグ１８に接するキャパシタ３２と、キャパシタ３２の上部を除いて堆積された層間絶縁膜（埋め戻し層間膜）３３と、キャパシタ３２の上部と接するプレート電極３６と、プレート電極３６と埋め戻し層間膜３３とを覆う層間絶縁膜３７と、コンタクト３８，３９と、これらのコンタクト３８，３９にそれぞれ接する配線４０とを備える。

キャパシタ３２は、シリンダ孔（図４（ｂ）参照）を外抜きにして形成されるクラウン型である。シリンダ孔は、高アスペクト比を有し、かつ、側壁が垂直形状である。つまり、キャパシタ３２は、その製造工程でシリンダ孔を外抜きにしても、下部電極２９が倒壊しないで形成され、小さな専有面積で大きな容量を有しており、ＤＲＡＭ装置等の更なる微細化に対応できる。

シリンダ孔は、エッチングの際に、電荷を逃がすための放電経路を確保して、チャージアップを抑え、いわゆるボーイングを十分に抑制することで形成される。放電経路は、放電プラグ２２と、埋め戻し層間膜３３が堆積される前に放電プラグ２２と接するように成膜された、導電性を有するアモルファスカーボン（図４（ａ）参照）とで形成される。

図２〜図８を参照して、図１の半導体装置１０を製造する際の各工程を詳細に説明する。まず、図２（ａ）に示す工程では、半導体基板１１の表面部分に、ウエル（図示なし）及び素子分離酸化膜（図示なし）を形成する。次に、半導体基板１１上に、公知の方法を用いてワード線などを構成する第１の配線１２を形成する。更に、ワード線を注入マスクとして不純物を注入し、半導体基板１１の表面部分に拡散層（図示なし）を自己整合的に形成する。

次いで、半導体基板１１上に第１の配線１２を覆って第１の層間絶縁膜１３を成膜し、ＣＭＰ（Chemical Mechanical Polish）法により表面を平坦化する。引き続き、第１の層間絶縁膜１３を貫通し、半導体基板１１の拡散層の表面に達するコンタクト孔１４を開孔した後、コンタクト孔１４の内部に導電体材料を埋め込んで第１の導体プラグ１５を形成する。次いで、第１の層間絶縁膜１３上に、第１の導体プラグ１５に接続して、ビット線などを構成する第２の配線１６を形成する。

引き続き、第１の層間絶縁膜１３上に第２の配線１６を覆って第２の層間絶縁膜１７を成膜し、ＣＭＰ法により表面を平坦化する。更に、第２の層間絶縁膜１７を貫通し第１の導体プラグ１５に達する孔を開孔した後、孔の内部に導電体材料を埋め込んで第２の導体プラグ１８を形成する。次いで、第２の層間絶縁膜１７と第２の導体プラグ１８とを覆い、第２の導体プラグ１８の上面を保護する窒化シリコンからなるプラグ保護膜１９を成膜する。

続いて、図２（ｂ）に示す工程では、半導体基板１１の拡散層以外の表面に対応する部分が開口したパターンのフォトレジスト（ＰＲ）２０で、プラグ保護膜１９を覆う。半導体基板１１の拡散層は、セルトランジスタのソース又はドレイン電極を構成する。放電プラグ２２は、例えば、周辺回路部における拡散層以外の表面部分に接続するように形成される。

次に、図３（ａ）に示す工程では、フォトレジスト２０をマスクとして、酸化膜ドライエッチングを行い、貫通孔２１を形成した。その後に、不要となったフォトレジスト２０をアッシング（Ｏ_２プラズマ処理）により除去した。貫通孔２１は、図示のように、プラグ保護膜１９、第２の層間絶縁膜１７及び第１の層間絶縁膜１３を貫通し、半導体基板１１の拡散層以外の表面に接している。ここで、酸化膜ドライエッチングは、市販の平行平板ＲＦプラズマエッチング装置を用いて行った。さらに、ガス条件は、Ｃ_４Ｆ_８／Ａｒ／Ｏ_２＝２５／４００／２２（ｓｃｃｍ）、４０ｍＴｏｒｒとした。なお、貫通孔２１の大きさは、直径２５０ｎｍ、高さ８００ｎｍとした。

続いて、図３（ｂ）に示す工程では、ＣＶＤ（chemical vapor deposition）装置を用いて、貫通孔２１にＴｉＮとＷとを埋め込んで、貫通電極（放電プラグ）２２を形成した。ここで、ＴｉＮは３０ｎｍ、Ｗは３００ｎｍ成膜し、その後に、ＣＭＰで表面の余分なＷを除去した。放電プラグ２２は、後の工程でシリンダ孔をドライエッチングで形成する際に、半導体基板１１の拡散層以外の表面に電荷を逃がすための放電経路の一部となる。

次に、図４（ａ）に示す工程では、犠牲層間膜として炭素元素を主成分とする膜、ここではアモルファスカーボン（ａ−Ｃ）２３を２４００ｎｍ成膜した。アモルファスカーボン２３は、放電プラグ２２と接しており、放電プラグ２２と共に放電経路を形成する。

さらに、アモルファスカーボン２３を加工するためのハードマスク（ＳｉＯ_２）２４をＣＶＤにて８０ｎｍ形成した。さらに、直径８０ｎｍの孔パターンを有するフォトレジスト２５で、ハードマスク２４を覆って、ハードマスク２４をエッチングした。

続いて、図４（ｂ）に示す工程では、主にハードマスク（ＳｉＯ_２）２４をマスクとしてアモルファスカーボン２３のドライエッチングを行い、シリンダ孔２６を形成した。シリンダ孔２６は、図示のように、アモルファスカーボン２３とプラグ保護膜１９とを貫通し、第２の導体プラグ１８と接している。シリンダ孔２６は、側壁が垂直形状であり、ボーイングが生じていない。以下では、シリンダ孔２６のドライエッチング中に、ボーイングを防止する原理について詳述する。

まず、エッチングは、市販のＲＦ２周波平行平板プラズマエッチング装置を用いて行った。ガス条件は、ＮＨ_３／Ａｒ／Ｏ_２＝３００／２００／３０（ｓｃｃｍ）、２０ｍＴｏｒｒとした。このガスを用いたエッチングでは、まず、Ｎがカーボン（Ｃ）と反応し、ＣＮを形成する。その後に、Ｈと反応して、揮発性の高いＨＣＮを形成し、ＨＣＮが排気される。つまり、ＮとＨでカーボンを制御性よくエッチングする。また、シリンダ孔２６の側壁には変質層である（ＣＮ）ｘが形成されることで保護される。その結果として、側壁のサイドエッチを抑制できる。

不活性ガスであるＡｒが大量に含まれるので、イオンの直進性を利用して、エッチングの異方性が達成される。ここで、仮に、電荷の放電経路が確保されていなければ、Ａｒイオンからもたらされる正電荷で、被エッチング膜であるアモルファスカーボン２３がチャージアップし、イオンの軌道が曲げられ、完全な異方性が得られない。なお、チャージアップは、主にシリンダ孔２６の間口付近で生じると考えられる。

しかし、本実施形態の製造方法では、導電性を有するアモルファスカーボン２３を被エッチング膜として用い、さらに、放電プラグ２２を設けることで、電荷を逃がすための放電経路を確保している。そのため、シリンダ孔２６を形成するドライエッチが進行しても、チャージアップが抑制されて、エッチングの異方性が保たれる。その結果として、ボーイングを十分に抑制できる。

また、エッチングガスに含まれるＯ_２は、等方的にカーボンをエッチングする傾向があり、ＮＨ_３、Ａｒに比べてその流量を極力少なくしている。ここでは、Ａｒ流量を多くして、Ｏ_２を希釈しており、Ｏ_２による形状阻害の影響は殆ど見られない。なお、Ｏ_２は、エッチングレートを高めるために、含有させており、含有させない場合に比べて、エッチングレートが１．５倍程度まで向上する。

ここで、比較例としてＳｉＯ_２を被エッチング膜とした場合について説明する。ＳｉＯ_２は、フロロカーボン（ＣｘＦｙ）ガスでエッチングするので、孔加工時にはデポジションが生じ、側壁にデポジション膜が堆積する。つまり、エッチング形状は、程度の差があるものの、必ず順テーパ形状となる。このため、キャパシタの底部面積が小さくなり、容量が小さくなり、或いは、下部の導体プラグとの接触抵抗が大きくなる。

これに対して、図４（ｂ）に示す工程では、Ｎが側壁のＣと反応して形成された変質層で側壁が保護されるので、側壁のサイドエッチが抑制できる。さらに、アモルファスカーボン２３と放電プラグ２２とからなる放電経路を確保することで、チャージアップを回避して、ボーイングを十分に抑制できる。その結果として、エッチングの異方性を保ち、側壁が垂直形状になるように制御することは比較的容易となる。したがって、シリンダ孔２６を、高アスペクト比で形成しても、側壁が垂直形状となるように形成できる。

次に、図５（ａ）に示す工程では、シリンダ孔２６とハードマスク２４の上部に、下部電極材料２７であるＴｉＮをＣＶＤにて２０ｎｍ成膜する。なお、同図では、図４（ｂ）に示す太線で囲んだ領域を拡大して示している。

続いて、図５（ｂ）に示す工程では、シリンダ孔２６の内部をフォトレジスト２８で埋めて、プラズマエッチングで下部電極材料（ＴｉＮ）２７のエッチバックを行い、シリンダ孔２６の内壁表面に下部電極２９を形成する。下部電極２９は、その底部で第２の導体プラグ１８と接している。なお、プラズマエッチングは、市販のＩＣＰタイプのプラズマエッチャーを用いた。また、ガス条件は、ＢＣｌ_３／Ｃｌ_２＝５０／５０（ｓｃｃｍ）で、１５ｍＴｏｒｒとした。

次に、図６（ａ）に示す工程では、酸素を含むガスを用いて２００℃程度の高温ステージでアッシング（Ｏ_２プラズマ処理）を行う。これにより、シリンダ孔２６内のフォトレジスト２８を除去すると共に、露出したアモルファスカーボン２３を全て除去する、いわゆる外抜き工程が行われる。なお、アッシングだけでフォトレジスト２８やアモルファスカーボン２３を殆ど除去できるが、若干残渣があれば、ミスト状の酸系剥離液を噴霧し、２００℃の熱処理を施すことで、ほぼ完全に除去できる。

この外抜き工程では、露出したアモルファスカーボン２３が、薬液を使用しないプラズマエッチングで除去されるので、下部電極２９を支持する部分が不要にエッチングされることはなく、乾燥時に表面張力が発生して、下部電極２９が倒壊することがない。

続いて、図６（ｂ）に示す工程では、ＨｆＯ_２（酸化ハフニウム）とＡｌ_２Ｏ_３（アルミナ）とを積層にしたものを、下部電極２９の表面に、容量絶縁膜（高誘電率膜）３０としてＣＶＤで１０ｎｍ成膜した。さらに、高誘電率膜３０を介して下部電極２９に対向するＴｉＮからなる上部電極３１をＣＶＤで１０ｎｍ成膜した。このようにして、下部電極２９、高誘電率膜３０及び上部電極３１からなるクラウン型のキャパシタ３２が形成される。

次に、図７（ａ）に示す工程では、市販のＳＯＤ（Spin On Dielectrics）を層間絶縁膜（埋め戻し層間膜）３３として埋め戻し、さらに、キャパシタ３２の上部が数十ｎｍ露出する程度に若干エッチバックする。

続いて、図７（ｂ）に示す工程では、露出したキャパシタ３２の上部と、埋め戻し層間膜３３の上部とに、Ｗからなる膜３４をスパッタで成膜する。さらに、少なくともキャパシタ３２を覆っている膜３４の上部を、フォトレジスト３５で覆う。

次に、図８に示す工程では、Ｗからなる膜３４をプラズマエッチングして、プレート電極３６を形成する。なお、プラズマエッチングは、市販のＩＣＰプラズマエッチャーを用いた。また、ガス条件は、ＳＦ_６／Ｃｌ_２／Ｏ_２＝５０／１５／１０（ｓｃｃｍ）、１０ｍＴｏｒｒとした。

その後に、図１に示すように、プラズマＣＶＤにて成膜したＳｉＯ_２からなる層間絶縁膜３７で、プレート電極３６と埋め戻し層間膜３３とを覆う。続いて、プレート電極３６に接続する浅いコンタクト（第３の導体プラグ）３８と、第２の配線（ビット線）１６に接続する深いコンタクト（第１のスルーホール）３９を同時に形成する。さらに、コンタクト３８，３９に接続するように第３の配線（Ａｌ配線）４０を形成する。このようにして、図１に示す上記半導体装置１０が製造される。なお、これ以降は通常プロセスを用いてＤＲＡＭ装置を完成させる。

上記製造方法を用いて、ホール径５０ｎｍのマスクを用いて、ドライエッチングを行った。その結果、ボーイング量が５ｎｍ以下、アスペクト比が３０以上のシリンダ孔を形成できた。従って、本実施形態の製造方法によれば、ボーイングを十分に抑制して、高アスペクト比のシリンダ孔を形成できる。

上記実施形態では、図７（ａ）に示す工程でＳＯＤを層間絶縁膜３３として、外抜き工程でアモルファスカーボン２３が除去された領域に略相当する部分を埋め戻していたが、これに限定されず、層間絶縁膜３３で埋め戻さずにエアギャップとして用いてもよい。

本発明の半導体装置の製造方法は、一態様として、半導体基板の表面部分に拡散層を形成し、その上部に第１絶縁膜を形成する工程と、第１絶縁膜を貫通し、拡散層以外の半導体基板の表面部分及び拡散層の表面部分にそれぞれ接する放電プラグ及び導体プラグを形成する工程と、第１絶縁膜、放電プラグ及び導体プラグを覆う導電性を有する炭素含有膜を形成する工程と、炭素含有膜を貫通し、導体プラグに接する第１導電膜を形成する工程と、炭素含有膜を除去して第１導電膜を露出させる工程と、を有する。

上記構成により、炭素含有膜を除去する際に、第１導電膜が倒壊することがない。また、導電性を有する炭素含有膜を貫通して第１導電膜が形成されるので、炭素含有膜を帯電させる電荷が、炭素含有膜と、半導体基板に接する放電プラグとからなる放電経路を経て放電される。その結果として、電荷のチャージアップを抑えて、ボーイングを抑制できる。

また、本発明の半導体装置の製造方法では、以下の態様の採用が可能である。

第１導電膜を露出させる工程に次いで、第１導電膜を埋め込む第２絶縁膜を堆積する工程を更に有する。このように、電荷の放電経路を確保するために用いた導電性の炭素含有膜を除去した後に、層間膜として絶縁膜を埋め戻すことで、該絶縁膜の上部に他の層を容易に形成できる。

第１導電膜を形成する工程が、ドライエッチングによって炭素含有膜に貫通孔を形成する工程と、該貫通孔内に第１導電膜を堆積する工程とを含む。この場合には、ドライエッチング中に、炭素含有膜と放電プラグとからなる放電経路で電荷を逃がし、チャージアップを抑えた上で、貫通孔を形成できる。

第１導電膜が炭素含有膜を貫通する貫通孔の内壁表面に堆積されており、第１導電膜を形成する工程と第２絶縁膜を形成する工程との間に、第１導電膜の内壁表面に容量絶縁膜を形成する工程と、該容量絶縁膜を介して第１導電膜と対向する第２導電膜を堆積する工程とを更に有する。これにより、下部電極である第１導電膜と、上部電極である第２導電膜と、これらの電極間に形成される容量絶縁膜とからなるキャパシタを形成できる。

貫通孔を形成する工程では、ＮＨ_３、Ａｒ、Ｏ_２からなるガスを用い、Ｏ_２の割合が、ＮＨ_３、Ａｒの割合よりも小さい。この場合には、Ｎにより貫通孔の側壁に変質層が形成されてサイドエッチが抑制され、また、Ａｒにより異方性のエッチングが保たれる。さらに、Ｏ_２によりエッチングレートを高める。その結果として、貫通孔の側壁を垂直形状にエッチングできる。

炭素含有膜を除去する工程が、Ｏ_２含有ガスを用いるアッシングを含む。このように、露出した炭素含有膜をアッシングで除去することにより、薬液を用いたエッチングが不要となり、第１導電膜を支持する部分が不要にエッチングされることや、乾燥時に表面張力が発生することがない。そのため、第１導電膜が倒壊することがない。

放電プラグ及び導体プラグを形成する工程が、導体プラグを形成する工程と、該導体プラグの表面を保護膜で覆う工程と、放電プラグを形成する工程とをこの順に含む。このため、放電プラグを形成する際に、導体プラグを保護でき、また、放電プラグに接するように炭素含有膜を成膜できる。

炭素含有膜が非晶質膜である。例えば、炭素含有膜がアモルファスカーボン等の炭素元素を主体とした膜であってもよい。これにより、ドライエッチングで貫通孔を形成し、また、アッシングにより第１導電膜を露出させることができる。また、第１導電膜が、金属膜である。例えば、第１導電膜をＴｉＮで形成してもよい。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態に係る半導体装置の構成を示す断面図。 （ａ）及び（ｂ）は、図１の半導体装置を製造する際の各製造段階を順次に示す断面図。 （ａ）及び（ｂ）は、図２に後続する各製造段階を順次に示す断面図。 （ａ）及び（ｂ）は、図３に後続する各製造段階を順次に示す断面図。 （ａ）及び（ｂ）は、図４に後続する各製造段階を順次に示す断面図。 （ａ）及び（ｂ）は、図５に後続する各製造段階を順次に示す断面図。 （ａ）及び（ｂ）は、図６に後続する各製造段階を順次に示す断面図。 図７に後続する各製造段階を示す断面図。

符号の説明

１０：半導体装置
１１：半導体基板
１３：第１の層間絶縁膜
１５：第１の導体プラグ
１７：第２の層間絶縁膜
１８：第２の導体プラグ
１９：プラグ保護膜
２２：放電プラグ（貫通電極）
２３：アモルファスカーボン
２６：シリンダ孔
２９：下部電極
３０：高誘電率膜
３１：上部電極
３２：キャパシタ
３３：埋め戻し層間膜

Claims (9)

1. 半導体基板の表面部分に拡散層を形成し、その上部に第１絶縁膜を形成する工程と、
   前記第１絶縁膜を貫通し、前記拡散層以外の半導体基板の表面部分及び前記拡散層の表面部分にそれぞれ接する放電プラグ及び導体プラグを形成する工程と、
   前記第１絶縁膜、放電プラグ及び導体プラグを覆う導電性を有する炭素含有膜を形成する工程と、
   前記炭素含有膜を貫通し、前記導体プラグに接する第１導電膜を形成する工程と、
   前記炭素含有膜を除去して前記第１導電膜を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記第１導電膜を露出させる工程に次いで、前記第１導電膜を埋め込む第２絶縁膜を堆積する工程を更に有する、請求項１に記載の半導体装置の製造方法。
3. 前記第１導電膜を形成する工程が、ドライエッチングによって前記炭素含有膜に貫通孔を形成する工程と、該貫通孔内に前記第１導電膜を堆積する工程とを含む、請求項１又は２に記載の半導体装置の製造方法。
4. 前記第１導電膜が前記炭素含有膜を貫通する貫通孔の内壁表面に堆積されており、前記第１導電膜を形成する工程と前記第２絶縁膜を形成する工程との間に、前記第１導電膜の内壁表面に容量絶縁膜を形成する工程と、該容量絶縁膜を介して前記第１導電膜と対向する第２導電膜を堆積する工程とを更に有する、請求項２又は３に記載の半導体装置の製造方法。
5. 前記貫通孔を形成する工程では、ＮＨ_３、Ａｒ、Ｏ_２からなるガスを用い、Ｏ_２の割合が、ＮＨ_３、Ａｒの割合よりも小さい、請求項３又は４に記載の半導体装置の製造方法。
6. 前記炭素含有膜を除去する工程が、Ｏ_２含有ガスを用いるアッシングを含む、請求項１〜５の何れか一に記載の半導体装置の製造方法。
7. 前記放電プラグ及び導体プラグを形成する工程が、前記導体プラグを形成する工程と、該導体プラグの表面を保護膜で覆う工程と、前記放電プラグを形成する工程とをこの順に含む、請求項１〜６の何れか一に記載の半導体装置の製造方法。
8. 前記炭素含有膜が非晶質膜である、請求項１〜７の何れか一に記載の半導体装置の製造方法。
9. 前記第１導電膜が、金属膜である、請求項１〜８の何れか一に記載の半導体装置の製造方法。

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