CN107871739A - 集成电路器件 - Google Patents

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Abstract

本公开涉及集成电路器件。一种集成电路器件包括：衬底，其包括器件有源区；鳍型有源区，其在器件有源区上从衬底突出；栅线，其交叉鳍型有源区并重叠鳍型有源区的表面和彼此相反的侧壁；绝缘间隔物，其设置在栅线的侧壁上；源极区和漏极区，其在栅线的彼此相反的侧设置在鳍型有源区上；第一导电插塞，其连接源极区或漏极区；以及封盖层，其设置在栅线上并平行于栅线延伸。封盖层包括重叠栅线的第一部分以及重叠绝缘间隔物的第二部分。第一部分和第二部分相对于彼此具有不同的成分。第二部分接触第一部分和第一导电插塞。

Description

集成电路器件
技术领域
本发明构思涉及集成电路器件，且更具体地，涉及具有连接到场效应晶体管的接触插塞的集成电路器件。
背景技术
伴随着电子工业中的其它发展，半导体器件的尺寸正迅速减小。在这样的缩小了的器件中，在减小互连层与接触之间的间隔的同时，隔离裕度应被维持。
发明内容
根据本发明构思的一示例性实施方式，一种集成电路器件包括：衬底，其包括器件有源区；鳍型有源区，其在器件有源区上在第一方向上从衬底突出；栅线，其交叉鳍型有源区，栅线重叠鳍型有源区的上表面和彼此相反的侧壁；绝缘间隔物，其设置在栅线的侧壁上；在栅线的第一侧设置在鳍型有源区上的第一源极/漏极区和在栅线的第二侧设置在鳍型有源区上的第二源极/漏极区；第一导电插塞，其连接到第一源极/漏极区和第二源极/漏极区中的至少一个；以及封盖层，其设置在栅线上，封盖层基本上平行于栅线延伸。封盖层包括重叠栅线并基本上平行于栅线延伸的第一部分、以及重叠绝缘间隔物的第二部分。第一部分和第二部分相对于彼此具有不同的成分。第二部分接触第一部分和第一导电插塞。
根据本发明构思的一示例性实施方式，一种集成电路器件包括：衬底，其包括器件有源区；在器件有源区上在第一方向上从衬底突出的多个鳍型有源区，所述多个鳍型有源区在垂直于第一方向的第二方向上延伸；设置在所述多个鳍型有源区上的多条栅线，所述多条栅线在交叉第二方向并垂直于第一方向的第三方向上延伸；设置在所述多条栅线中的各栅线的彼此相反的侧壁上的多个绝缘隔离物；设置在所述多个鳍型有源区上的多个源极和漏极区，其中源极和漏极区的对设置在所述多条栅线中的各栅线的彼此相反的侧；第一导电插塞，其在所述多条栅线中的两条相邻栅线之间连接到所述多个源极和漏极区中的至少一对；重叠所述多条栅线的多个第一封盖层，所述多个第一封盖层平行于所述多条栅线延伸；以及重叠所述多个绝缘间隔物中的至少一个的至少一个第二封盖层，所述至少一个第二封盖层接触所述多个第一封盖层中的至少一个和第一导电插塞。所述多个第一封盖层和所述至少一个第二封盖层相对于彼此具有不同的成分。
根据本发明构思的一示例性实施方式，一种集成电路器件包括：衬底，其包括器件有源区；鳍型有源区，其在器件有源区上在第一方向上从衬底突出；第一栅线，其交叉鳍型有源区，第一栅线覆盖鳍型有源区的上表面和彼此相反的侧壁；绝缘隔离物，其设置在第一栅线的侧壁上；在第一栅线的彼此相反的侧设置在鳍型有源区上的第一漏极区和第一源极区；连接到第一漏极区的第一导电插塞和连接到第一源极区的第二导电插塞；以及第一封盖层，其设置在第一栅线上，第一封盖层基本上平行于第一栅线延伸。第一封盖层包括相对于彼此具有不同成分的第一部分和第二部分。第一部分重叠第一栅线并基本上平行于第一栅线延伸，第二部分重叠绝缘间隔物。第一栅线设置在第一导电插塞与第二导电插塞之间，并通过绝缘间隔物与第一导电插塞和第二导电插塞分隔开。
附图说明
通过结合附图详细描述本发明构思的示例性实施方式，本发明构思的以上及另外的特征将变得更加明显，附图中：
图1是示出根据本发明构思的一示例性实施方式的集成电路器件的俯视图；
图2A是根据本发明构思的一示例性实施方式的沿图1的线X1-X1'和 X2-X2'截取的剖视图；
图2B是根据本发明构思的一示例性实施方式的沿图1的线Y-Y'截取的剖视图；
图3是示出根据本发明构思的一示例性实施方式的，图1中所示的集成电路器件的构造的俯视图；
图4A至4W是剖视图，其示出根据本发明构思的一示例性实施方式的，制造集成电路器件的方法的阶段；
图5是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图；
图6是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图；
图7是示出根据本发明构思的一示例性实施方式的图6中所示的集成电路器件的构造的俯视图；
图8A至8R是剖视图，其示出根据本发明构思的一示例性实施方式的，制造集成电路器件的方法的阶段；
图9是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图；
图10是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图；
图11A和11B是剖视图，其示出根据本发明构思的一示例性实施方式的制造集成电路器件的方法的阶段；
图12是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图；
图13A和13B是剖视图，其示出根据本发明构思的一示例性实施方式的制造集成电路器件的方法的阶段；
图14A和14B是剖视图，其示出根据本发明构思的一示例性实施方式的制造集成电路器件的方法的阶段；
图15是示出根据本发明构思的一示例性实施方式的集成电路器件的构造的俯视图；以及
图16是曲线图，其示出根据本发明构思的一示例性实施方式的图2A中所示的集成电路器件的侧壁封盖层的耐蚀刻性的评估结果。
具体实施方式
在下文中将参照附图更充分地描述本发明构思的示例性实施方式。然而，本发明构思可以以各种各样不同的形式实施，并且不应被解释为限于在此陈述的示例性实施方式。在整个说明书中，相同的附图标记可以指相同的元件。
图1是示出根据本发明构思的一示例性实施方式的集成电路器件的俯视图。图2A是根据本发明构思的一示例性实施方式的沿图1的线X1-X1'和 X2-X2'截取的剖视图。图2B是根据本发明构思的一示例性实施方式的沿图 1的线Y-Y'截取的剖视图。图1、2A和2B中所示的集成电路器件100可以包括逻辑单元。根据本发明构思的一示例性实施方式，逻辑单元可以包括鳍型场效应晶体管(FinFET)。
参照图1、2A和2B，衬底110可以具有在水平平面(例如该水平平面可以在图1的X方向和Y方向上延伸)内延伸的主表面110M。衬底110可以包括器件有源区AC。
在本发明构思的一示例性实施方式中，衬底110可以包括诸如硅(Si) 或锗(Ge)的半导体材料、或者诸如硅-锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的半导体化合物。衬底 110可以包括导电区域，例如具有掺入的杂质的阱或掺以杂质的结构。
在器件有源区AC上，多个鳍型有源区FA可以从衬底110向上(例如在Z方向上)突出。鳍型有源区FA可以平行地沿一方向(例如图1的X方向)延伸。隔离绝缘层112可以形成在器件有源区AC上的鳍型有源区FA 中的每个之间。鳍型有源区FA可以在Z方向上突出超过隔离绝缘层112。
多个栅绝缘层118和多条栅线GL可以在交叉鳍型有源区FA的方向(例如图1的Y方向)上在衬底110上延伸。栅绝缘层118和栅线GL可以覆盖鳍型有源区FA的每个的顶表面和侧壁以及隔离绝缘层112的顶表面。
多个金属氧化物半导体(MOS)晶体管可以沿着栅线GL形成在器件有源区AC上。根据本发明构思的一示例性实施方式，MOS晶体管可以是三维MOS晶体管。MOS晶体管中的每个具有形成在鳍型有源区FA的每个的顶表面和侧壁上的沟道。
栅绝缘层118可以包括硅氧化物层和/或高k电介质层。高k电介质层可以包括具有比硅氧化物层的介电常数更高的介电常数的材料。例如，栅绝缘层118可以具有约10到约25的介电常数。高k电介质层可以包括金属氧化物或金属氮氧化物。高k电介质层可以包括铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物和/或钛氧化物。然而，本发明构思不限于此。在本发明构思的一示例性实施方式中，界面层可以被插置在鳍型有源区FA中的每个与栅绝缘层118中的每个之间。界面层可以是诸如氧化物层、氮化物层或氮氧化物层的绝缘层。
栅线GL可以每条包括功函数含金属层(work function metal-containinglayer)和间隙填充金属层。功函数含金属层可以包括钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和/或钯(Pd)。间隙填充金属层可以包括钨 (W)和/或铝(Al)。在本发明构思的一示例性实施方式中，栅线GL可以每条包括TiAlC/TiN/W堆叠结构、TiN/TaN/TiAlC/TiN/W堆叠结构或 TiN/TaN/TiN/TiAlC/TiN/W堆叠结构。然而，本发明构思不限于此。
绝缘间隔物162可以设置在栅线GL中的每条的彼此相反的侧壁上。绝缘间隔物162可以覆盖栅线GL中的每条的彼此相反的侧壁。绝缘间隔物162 可以沿着栅线GL的长度方向(例如Y方向)平行于栅线GL中的每条延伸。绝缘间隔物162可以包括硅氮化物层、硅碳氮氧化物层和/或硅碳氮化物层。在本发明构思的一示例性实施方式中，绝缘间隔物162可以包括具有比硅氮化物层的介电常数更小的介电常数的材料层。例如，绝缘间隔物162可以包括硅碳氮氧化物层和/或硅碳氮化物层。
多个复合封盖层180可以形成在栅线GL上。复合封盖层180可以每个包括至少两个含不同成分的层。复合封盖层180可以分别垂直地重叠栅线 GL和绝缘间隔物162，并且可以平行于栅线GL延伸。
复合封盖层180可以每个包括底封盖层182、芯封盖层184和侧壁封盖层182D，底封盖层182接触每条栅线GL的顶表面和绝缘间隔物162的顶表面并平行于每条栅线GL延伸，芯封盖层184设置在底封盖层182上、在鳍型有源区FA的长度方向(例如X方向)上具有比底封盖层182的宽度更小的宽度、并且平行于底封盖层182延伸，侧壁封盖层182D设置在底封盖层182上并接触芯封盖层184的侧壁。底封盖层182可以设置在每条栅线 GL与重叠栅线GL的芯封盖层184之间、以及在绝缘间隔物162与侧壁封盖层182D之间。参照图2A，复合封盖层180可以分别包括在底封盖层182 上的，覆盖芯封盖层184的彼此相反的侧壁的两个侧壁封盖层182D。每个复合封盖层180的底封盖层182和侧壁封盖层182D可以形成围绕芯封盖层184的一部分的半壳形状(semi-shell shape)(或马蹄铁形状)。在本发明构思的一示例性实施方式中，底封盖层182和侧壁封盖层182D可以被一体地形成(例如是相同结构的不同部分/区域)。
底封盖层182、芯封盖层184和侧壁封盖层182D之中的至少两个层可以相对于彼此具有不同的成分。在本发明构思的一示例性实施方式中，底封盖层182和芯封盖层184可以包括硅氮化物层，侧壁封盖层182D可以包括掺杂的硅氮化物层。例如，侧壁封盖层182D可以包括用B、Si、C、N、As、 P、O、F、Ar、Ge、H和/或He掺杂的硅氮化物层。在底封盖层182包括硅氮化物层并且侧壁封盖层182D包括硅(Si)掺杂的硅氮化物层的情况下，侧壁封盖层182D中的硅(Si)成分可以多于底封盖层182中的硅(Si)成分。与底封盖层182和芯封盖层184相比，侧壁封盖层182D可以具有高的耐蚀刻性。因此，在相同的蚀刻条件下，例如在氧化物层被选择性地蚀刻的蚀刻条件下，侧壁封盖层182D的蚀刻量可以小于底封盖层182和芯封盖层 184的蚀刻量，或者侧壁封盖层182D可以不被蚀刻。
在本发明构思的一示例性实施方式中，在相对于衬底110的主表面110M 的垂直方向(例如Z方向)上，复合封盖层180的每个的高度VH2可以大于栅线GL中的每条的在鳍型有源区FA上的高度VH1。
绝缘衬垫186可以覆盖复合封盖层180和栅间绝缘层164。绝缘衬垫186 可以在复合封盖层180上具有平坦化的顶表面。
多个源极/漏极区172可以在栅线GL中的每条的彼此相反的侧形成在鳍型有源区FA上。栅线GL中的每条和源极/漏极区172中的每个可以彼此间隔开，且栅绝缘层118和绝缘间隔物162设置在它们之间。源极/漏极区172 可以每个包括形成在鳍型有源区FA中的每个的一部分中的掺以杂质的区域和/或从多个凹陷区R1中的每个生长的半导体外延层。凹陷区R1可以形成在鳍型有源区FA的每个中。源极/漏极区172可以包括外延硅(Si)层、外延硅碳化物(SiC)层或多个外延锗(Ge)层。当鳍型有源区FA中的每个上形成的晶体管是N型MOS(NMOS)晶体管时，源极/漏极区172可以包括外延硅(Si)层或外延硅碳化物(SiC)层并且可以包括N型杂质。当鳍型有源区FA中的每个上形成的晶体管是P型MOS(PMOS)晶体管时，源极/漏极区172可以包括外延硅锗(SiGe)层并且可以包括P型杂质。
所述多个源极/漏极区172中的一些可以被栅间绝缘层164覆盖。栅间绝缘层164可以包括硅氧化物层。
多个第一导电插塞CP1可以形成在鳍型有源区FA上以分别连接到源极 /漏极区172。第一导电插塞CP1可以每个在交叉鳍型有源区FA的方向上延伸。参照图1，第一导电插塞CP1可以每个在Y方向上在三个鳍型有源区FA上横跨这三个鳍型有源区FA。在鳍型有源区FA中的每个上，相对于主表面110M，第一导电插塞CP1中的每个的顶表面可以位于比栅线GL中的每条的顶表面更高的高度处。此外，在鳍型有源区FA中的每个上，相对于主表面110M，第一导电插塞CP1中的每个的顶表面可以被设置在比与其相邻的复合封盖层180中的每个的顶表面更低的高度处。在每个鳍型有源区FA 在延伸方向(例如X方向)上第一导电插塞CP1中的每个可以接触设置在第一导电插塞CP1的彼此相反的侧的复合封盖层180的一对侧壁。相对于主表面110M，第一导电插塞CP1中的每个的顶表面可以位于比侧壁封盖层 182D的顶表面更低的高度处。
绝缘衬垫186可以包括朝鳍型有源区FA向下(例如在Z方向上)延伸以覆盖第一导电插塞CP1的多个袋部分186P。袋部分186P可以每个具有朝衬底110突出以接触第一导电插塞CP1中的每个的顶表面的形状。袋区可以通过袋部分186P中的每个被限定在绝缘衬垫186的顶表面上。袋区可以垂直地重叠第一导电插塞CP1中的每个，并且可以用袋绝缘层189填充。绝缘衬垫186和袋绝缘层189可以包括不同的绝缘材料。例如，绝缘衬垫186可以包括硅氮化物层，袋绝缘层189可以包括硅氧化物层。
集成电路器件100可以包括连接到栅线GL中的至少一条的第二导电插塞CP2。第二导电插塞CP2可以穿透复合封盖层180中的至少一个以接触栅线GL中的所述至少一条的顶表面。相对于主表面110M，第二导电插塞CP2 的顶表面可以位于比第一导电插塞CP1的每个的顶表面和复合封盖层180 的每个的顶表面更高的高度处。第二导电插塞CP2的侧壁可以由一个复合封盖层180中包括的一对相邻的侧壁封盖层182D覆盖。该对侧壁封盖层182D 可以设置于第二导电插塞CP2的在鳍型有源区FA的延伸方向(例如X方向) 上彼此相反的侧。侧壁封盖层182D可以被插置在第二导电插塞CP2和与第二导电插塞CP2相邻的第一导电插塞CP1之间。因此，可以减少或防止第一导电插塞CP1与第二导电插塞CP2之间的短路的发生的可能性。
第二导电插塞CP2可以形成在穿透复合封盖层180和绝缘衬垫186的接触孔(例如图4R中的第二接触孔CH2)内。第二导电插塞CP2可以被覆盖接触孔的内侧壁的插塞绝缘间隔物188围绕。第二导电插塞CP2的上部的一部分可以被绝缘衬垫186围绕。在本发明构思的一示例性实施方式中，插塞绝缘间隔物188可以被省略。在这种情况下，接触孔中的穿透复合封盖层180 的第二导电插塞CP2可以接触底封盖层182和侧壁封盖层182D。
集成电路器件100可以包括停止物绝缘层(stopper insulating layer)192、上绝缘层194、多个第一导电通路接触VC1、第二导电通路接触VC2和多个互连层198。停止物绝缘层192和上绝缘层194可以顺序地形成在绝缘衬垫 186和第二导电插塞CP2上。第一导电通路接触VC1可以穿透上绝缘层194 和停止物绝缘层192，并且可以分别连接到第一导电插塞CP1。第二导电通路接触VC2可以穿透上绝缘层194和停止物绝缘层192，并且可以连接到第二导电插塞CP2。互连层198可以形成在上绝缘层194上以连接到第一导电通路接触VC1和第二导电通路接触VC2。
在本发明构思的一示例性实施方式中，第一导电通路接触VC1与互连层198中的一些可以被一体地形成。第二导电通路接触VC2与互连层198 中的一些可以被一体地形成。第一导电通路接触VC1和第二导电通路接触 VC2以及互连层198可以每个包括金属层以及围绕金属层的导电阻挡层。金属层可以包括钨(W)或铜(Cu)。导电阻挡层可以包括钛(Ti)、钽(Ta)、钛氮化物(TiN)和/或钽氮化物(TaN)。
停止物绝缘层192可以包括铝氮化物(AlN)层和氧掺杂的硅碳化物 (SiC:O)层的堆叠层。停止物绝缘层192可以在形成其中放置第二导电通路接触VC2的接触孔的上绝缘层194的蚀刻工艺期间被用作蚀刻停止层。在本发明构思的一示例性实施方式中，停止物绝缘层192可以被省略。上绝缘层194可以包括硅氧化物层。例如，上绝缘层194可以包括原硅酸四乙酯 (TEOS)层或具有约2.2到约2.4的超低介电常数的超低k层。超低k层可以包括硅碳氧化物(SiOC)层或氢化的硅碳氧化物(SiCOH)层。
如图2A的沿线X2-X2'截取的剖视图中所示，因为在鳍型有源区FA上，第二导电插塞CP2的高度大于第一导电插塞CP1中的每个的高度，所以可以获得连接到第二导电插塞CP2的第二导电通路接触VC2与邻近第二导电插塞CP2的第一导电插塞CP1之间的在垂直方向(例如Z方向)上的隔离距离。第二导电通路接触VC2的底表面与第一导电插塞CP1的顶表面之间的在垂直方向上的间隙可以用具有耐蚀刻性的侧壁封盖层182D填充。因此，即使当不期望的未对准在上绝缘层194的用于形成其中放置第二导电通路接触VC2的接触孔的蚀刻期间发生时，也可以通过侧壁封盖层182D防止第一导电插塞CP1与第二导电通路接触VC2之间的短路。
图3是示出根据本发明构思的一示例性实施方式的图1中所示的集成电路器件100的构造的俯视图。
参照图3，所述多条栅线GL、所述多个侧壁封盖层182D、所述多个第一导电插塞CP1、以及第二导电插塞CP2可以设置在器件有源区AC上。
复合封盖层180中包括的侧壁封盖层182D可以具有遍及栅线GL的整个长度沿栅线GL的长度方向延伸的线形状，并且可以被设置在各栅线GL 的彼此相反的侧。第一导电插塞CP1可以每个接触两个相邻的侧壁封盖层 182D。
图4A至4W是剖视图，其示出根据本发明构思的一示例性实施方式的制造集成电路器件100的方法的阶段。参照图4A至4W，制造图1至3中所示的集成电路器件100的方法被描述。
参照图4A，衬底110的器件有源区AC的一部分可以被蚀刻，以形成在垂直方向(例如Z方向)上从衬底110的主表面110M向上突出并在一方向(例如X方向)上延伸的鳍型有源区FA。鳍型有源区FA可以具有如图 2A中所示的剖面结构。多个鳍型有源区FA可以形成在器件有源区AC上。
衬底110的器件有源区AC可以是PMOS晶体管或NMOS晶体管形成于其上的区域。
隔离绝缘层112(参照图2B)可以形成在衬底110上以覆盖鳍型有源区 FA的下部的彼此相反的侧壁。鳍型有源区FA可以突出而高过隔离绝缘层 112。
参照图4B，多个虚设栅结构DGS可以形成在鳍型有源区FA上，并且可以横过鳍型有源区FA。
所述多个虚设栅结构DGS可以每个包括顺序地堆叠在鳍型有源区FA上的虚设栅绝缘层D214、虚设栅线D216和虚设栅封盖层D218。虚设栅绝缘层D214可以包括硅氧化物。虚设栅线D216可以包括多晶硅。虚设栅封盖层D218可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
绝缘间隔物162可以形成在虚设栅结构DGS中的每个的彼此相反的侧壁上。绝缘间隔物162可以使用原子层沉积(ALD)工艺或化学气相沉积 (CVD)工艺形成。
鳍型有源区FA的暴露在虚设栅结构DGS中的每个的彼此相反的侧的部分可以被蚀刻，以形成多个凹陷区R1。多个源极/漏极区172可以通过从所述多个凹陷区R1外延生长半导体层来形成。源极/漏极区172可以每个具有比鳍型有源区FA的顶表面位于更高的高度的顶表面。然而，本发明构思不限于此。
栅间绝缘层164可以通过形成具有大到足够覆盖源极/漏极区172、虚设栅结构DGS和绝缘间隔物162的厚度的绝缘层，然后平坦化具有该绝缘层的所得结构以暴露虚设栅封盖层D218的顶表面来形成。
参照图4C，虚设栅结构DGS可以从图4B的所得结构中被去除以形成多个栅空隙GS。绝缘间隔物162、鳍型有源区FA和隔离绝缘层112(参照图2B)可以通过栅空隙GS被暴露。
虚设栅结构DGS可以通过湿蚀刻工艺被去除。湿蚀刻工艺可以使用包括硝酸(HNO3)、稀释的氟酸(DHF)、氨水(NH4OH)、四甲基氢氧化铵 (TMAH)和/或氢氧化钾(KOH)的蚀刻剂来执行。
参照图4D，栅绝缘层118和栅导电层220可以形成在栅空隙GS中。在形成栅绝缘层118之前，界面层可以进一步形成在鳍型有源区FA的通过栅空隙GS暴露的表面上。该界面层可以通过氧化鳍型有源区FA的暴露在栅空隙GS中的部分来形成。
栅绝缘层118和栅导电层220可以被形成为填充栅空隙GS并覆盖栅间绝缘层164的顶表面。栅绝缘层118和栅导电层220可以通过原子层沉积 (ALD)工艺、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、金属有机ALD(MOALD)工艺或MOCVD工艺形成。
参照图4E，栅绝缘层118和栅导电层220的部分可以被去除以暴露栅间绝缘层164的顶表面，使得多个栅绝缘层118和多条栅线GL可以分别留在栅空隙GS中。
参照图4F，栅线GL的每条的上部、栅绝缘层118的每个的上部以及绝缘间隔物162的上部可以分别被蚀刻以形成多个在栅线GS上的封盖空隙 CS。封盖空隙CS的每个的宽度可以由相邻的栅间绝缘层164的间距限定。
在用于形成封盖空隙CS的蚀刻工艺中，栅线GL的蚀刻速率和绝缘间隔物162的蚀刻速率可以被调节，使得绝缘间隔物162的顶表面可以比栅线 GL的每条的顶表面位于更高的高度。在封盖空隙CS的每个中，在离开栅线GL的每条的方向上(例如在离开栅线GL的中心的方向上)绝缘间隔物 162的高度可以增大。封盖空隙CS中的每个的底表面可以具有圆化的剖面轮廓，该剖面轮廓在栅线GL中的每条处(例如在栅线GL的中心处)具有最低高度。
当绝缘间隔物162包括具有比硅氮化物层的介电常数更小的介电常数的材料层例如硅碳氮氧化物(SiOCN)层和/或硅碳氮化物(SiCN)层时，栅线GL中的每条的彼此相反的侧壁可以被具有低k电介质材料的绝缘间隔物 162覆盖至足够的高度。因此，可以减少或防止栅线GL与将邻近于栅线GL 中的每条形成的导电结构之间的不需要的寄生电容产生。将邻近于栅线GL 中的每条形成的导电结构可以是例如第一导电插塞CP1。
参照图4G，第一封盖层P182可以被形成为共形地覆盖封盖空隙CS的内表面和栅间绝缘层164的顶表面。
在形成第一封盖层P182之后，空的空隙可以留在封盖空隙CS中的每个中的第一封盖层P182上。第一封盖层P182可以包括硅氮化物层。
参照图4H，倾斜离子注入工艺可以被执行以在第一封盖层P182的上部中选择性地注入掺杂剂DP。掺杂剂DP可以包括B、Si、C、N、As、P、O、 F、Ar、Ge、H和/或He原子。
参照图4I，在执行倾斜离子注入工艺之后，在封盖空隙CS中第一封盖层P182可以包括接触栅线GL、栅绝缘层118和绝缘间隔物162的下部。第一封盖层P182的下部可以未注入有掺杂剂DP，而第一封盖层P182的上部可以被掺杂剂DP注入。第一封盖层P182的下部可以形成底封盖层182，第一封盖层P182的上部可以形成侧壁封盖层182D，侧壁封盖层182D包括掺杂的绝缘层。
参照图4J，第二封盖层P184可以被形成为填充剩余的封盖空隙CS。第二封盖层P184可以包括硅氮化物层。
参照图4K，第一封盖层P182和第二封盖层P184可以通过化学机械抛光(CMP)工艺被部分地去除以暴露栅间绝缘层164的顶表面。结果，第二封盖层P184的填充封盖空隙CS中的每个的部分可以形成芯封盖层184。因此，底封盖层182、侧壁封盖层182D和芯封盖层184可以形成复合封盖层 180。
参照图4L，第一硬掩模层P232和第二硬掩模层P234可以被形成为覆盖复合封盖层180和栅间绝缘层164。在本发明构思的一示例性实施方式中，第一硬掩模层P232可以包括例如TEOS层的硅氧化物层，第二硬掩模层P234 可以包括例如钛氮化物(TiN)层的金属氮化物层。
参照图4M，第一硬掩模层P232和第二硬掩模层P234可以被图案化以形成第一硬掩模图案232和第二硬掩模图案234。第一硬掩模图案232和第二硬掩模图案234可以包括第一开口H1，第一开口H1暴露栅间绝缘层164 的对应于其中将形成多个第一导电插塞CP1(参照图1和2A)的区域的部分、以及部分复合封盖层180。由第一开口H1暴露的栅间绝缘层164可以使用第一硬掩模图案232和第二硬掩模图案234作为蚀刻掩模并利用栅间绝缘层164与复合封盖层180之间的蚀刻选择性的差异被蚀刻。因此，通过复合封盖层180自对准的多个第一接触孔CH1可以被形成。因为复合封盖层 180的侧壁封盖层182D用掺杂剂DP掺杂从而具有增大的耐蚀刻性，所以在通过侧壁封盖层182D自对准的第一接触孔CH1的形成期间，由第一接触孔 CH1暴露的侧壁封盖层182D可以被蚀刻环境蚀刻少许，或者可以不被蚀刻环境蚀刻或消耗。因此，第一接触孔CH1可以形成在与栅线GL隔开的位置处以及在其中栅线GL与第一接触孔CH1隔离的位置中。
参照图4N，第一导电层240可以以大到足够填充第一接触孔CH1的厚度形成。第一导电层240可以包括导电阻挡层和金属层的堆叠结构。金属层可以包括钨(W)或铜(Cu)。导电阻挡层可以包括钛(Ti)、钽(Ta)、钛氮化物(TiN)和/或钽氮化物(TaN)。
参照图4O，可以对第一导电层240、第一硬掩模图案232和第二硬掩模图案234执行平坦化工艺以暴露栅间绝缘层164的顶表面。第一导电层240 的一部分、第一硬掩模图案232和第二硬掩模图案234、栅间绝缘层164的一部分以及复合封盖层180的一部分可以被一起去除。结果，多个初始第一导电插塞240A可以被形成为分别填充第一接触孔CH1。初始第一导电插塞 240A的顶表面可以与复合封盖层180的顶表面基本上共面。
参照图4P，初始第一导电插塞240A可以利用初始第一导电插塞240A 相对于复合封盖层180和栅间绝缘层164的蚀刻选择性被选择性地回蚀刻至预定的深度，使得多个第一导电插塞CP1可以被形成为具有减小的高度。第一接触孔CH1的上部可以作为空的空隙留在第一导电插塞CP1上。
参照图4Q，绝缘衬垫186可以形成为共形地覆盖图4P的所得结构。绝缘衬垫186可以包括共形地覆盖第一导电插塞CP1的顶表面和第一接触孔 CH1的上部的内表面的多个袋部分186P。袋部分186P可以接触复合封盖层180的侧壁。多个袋区A1可以通过袋部分186P被限定在绝缘衬垫186的顶表面上。
图4R至4W是沿图1的线X1-X1'和X2-X2'截取的剖视图。
参照图4R，包括第二开口H2的第三硬掩模图案250可以形成在复合封盖层180上。第二开口H2可以暴露绝缘衬垫186的一部分，绝缘衬垫186 的该部分与复合封盖层180的其中将形成第二导电插塞CP2(参照图4V) 的部分重叠。
暴露的绝缘衬垫186以及设置在绝缘衬垫186下方的复合封盖层180可以使用第三硬掩模图案250作为蚀刻掩模被蚀刻以形成第二接触孔CH2。第二接触孔CH2可以暴露栅线GL中的至少一条。因为复合封盖层180的侧壁封盖层182D与芯封盖层184和底封盖层182相比可以具有高的耐蚀刻性，所以在第二接触孔CH2的形成期间侧壁封盖层182D的消耗(例如蚀刻)可以被抑制。因此，第二接触孔CH2可以形成在期望的位置而没有未对准。因此，第二接触孔CH2可以形成在与相邻的第一导电插塞CP1间隔开并与相邻的第一导电插塞CP1隔离的位置处。
参照图4S，绝缘层188L可以形成为共形地覆盖由第二接触孔CH2暴露的复合封盖层180。绝缘层188L可以形成为共形地覆盖第二接触孔CH2 的暴露的内表面和第三硬掩模图案250的暴露表面。绝缘层188L可以包括硅氮化物层。
参照图4T，绝缘层188L可以被回蚀刻以去除绝缘层188L的设置在第二接触孔CH2外部的部分以及绝缘层188L的在第二接触孔CH2中覆盖栅线GL的部分。结果，绝缘层188L的一部分可以留在第二接触孔CH2的内侧壁上以形成覆盖第二接触孔CH2的内侧壁并通过第二接触孔CH2暴露栅线GL的插塞绝缘间隔物188。
参照图4U，第二导电层260可以以大到足够填充第二接触孔CH2的厚度形成。第二导电层260可以包括导电阻挡层和金属层的堆叠结构。导电阻挡层和金属层可以与图4N的第一导电层240的导电阻挡层和金属层相同。
参照图4V，图4U的所得结构可以被平坦化以暴露绝缘衬垫186的顶表面。第二导电层260和第三硬掩模图案250可以通过CMP工艺被部分地去除。结果，第三硬掩模图案250的填充绝缘衬垫186上的袋区A1的部分可以形成袋绝缘层189。此外，第二导电层260的填充第二接触孔CH2的部分可以形成第二导电插塞CP2。
绝缘衬垫186的顶表面、袋绝缘层189的顶表面和第二导电插塞CP2 的顶表面可以基本上彼此共面。
参照图4W，停止物绝缘层192和上绝缘层194可以顺序地形成在绝缘衬垫186、袋绝缘层189和第二导电插塞CP2上。多个第一导电通路接触 VC1可以形成为穿透上绝缘层194、停止物绝缘层192、袋绝缘层189以及绝缘衬垫186的袋部分186P并且分别连接到第一导电插塞CP1。第二导电通路接触VC2可以形成为穿透上绝缘层194和停止物绝缘层192并连接到第二导电插塞CP2。多个互连层198可以形成在上绝缘层194上以连接到第一导电通路接触VC1和第二导电通路接触VC2。互连层198可以在平行于鳍型有源区FA的延伸方向的方向上延伸。
用于形成其中分别放置第一导电通路接触VC1的第一孔的光刻工艺和蚀刻工艺可以与用于形成其中放置第二导电通路接触VC2的第二孔的光刻工艺和蚀刻工艺分开执行或同时执行。
在用于形成第一孔和/或第二孔的蚀刻工艺中，停止物绝缘层192可以用作蚀刻停止层。在本发明构思的一示例性实施方式中，停止物绝缘层192 可以被省略。在这种情况下，绝缘衬垫186可以在用于形成第一孔和/或第二孔的蚀刻工艺期间用作蚀刻停止层。
图5是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图。图5中所示的集成电路器件200可以与图1至3中所示的集成电路器件 100基本上相同。然而，多个第一导电通路接触VC1可以分别连接到不同的互连层198A。互连层198A中的至少一些可以在交叉鳍型有源区FA的方向上延伸。
图6是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图。图6示出沿图1的线X1-X1'和X2-X2'截取的剖面。图6中所示的集成电路器件300可以是包括FinFET器件的逻辑单元。
参照图6，多个复合封盖层380可以分别形成在多条栅线GL上，所述多个复合封盖层380中的每个包括具有不同成分的至少两个层。复合封盖层 380中的每个可以分别垂直地重叠栅线GL、覆盖栅线GL的彼此相反的侧壁的绝缘间隔物162、以及栅间绝缘层164。
复合封盖层380可以每个包括芯封盖层382、侧壁封盖层382D和栅间封盖层384。
芯封盖层382可以平行于栅线GL延伸并且可以覆盖栅线GL中的每条和绝缘间隔物162。芯封盖层382可以接触栅线GL中的每条的顶表面以及绝缘间隔物162的顶表面。包括多个第一导电插塞CP1的接触区可以被提供在衬底110的器件有源区AC上。侧壁封盖层382D可以形成在器件有源区 AC上的接触区中。侧壁封盖层382D可以形成在接触区中芯封盖层382的至少一个侧壁上，并且可以接触第一导电插塞CP1中的每个的侧壁。芯封盖层382可以与侧壁封盖层382D一体地形成。栅间封盖层384可以形成在每条栅线GL之间的栅间绝缘层164上，并且可以接触栅间绝缘层164和芯封盖层382。栅间封盖层384可以垂直地重叠源极/漏极区172，栅间绝缘层164 设置在它们之间。
芯封盖层382、侧壁封盖层382D和栅间封盖层384中的至少两个可以具有不同的成分。在本发明构思的一示例性实施方式中，芯封盖层382和栅间封盖层384可以包括硅氮化物层，侧壁封盖层382D可以包括掺杂的硅氮化物层。在本发明构思的一示例性实施方式中，侧壁封盖层382D的构造可以与图1至3中所示的侧壁封盖层182D的构造基本上相同。
在本发明构思的一示例性实施方式中，在垂直于衬底110的主表面110M 的方向(例如Z方向)上，复合封盖层380的高度VH4可以大于栅线GL 的高度VH3。
复合封盖层380可以由绝缘衬垫186覆盖。栅间绝缘层164可以与绝缘衬垫186间隔开，栅间封盖层384设置在它们之间。
多个第一导电插塞CP1中的每个可以接触在鳍型有源区FA的延伸方向 (例如X方向)上与第一导电插塞CP1的彼此相反的侧壁相邻的一对复合封盖层380中包括的一对侧壁封盖层382D。
第二导电插塞CP2可以穿透芯封盖层382以接触栅线GL中的任一条的顶表面。相对于主表面110M，第二导电插塞CP2的顶表面可以放置在比第一导电插塞CP1中的每个的顶表面更高的高度处，并且在比复合封盖层380 的顶表面更高的高度处。第二导电插塞CP2的在鳍型有源区FA的延伸方向 (例如X方向)上彼此相反的侧壁可以由一个复合封盖层380中包括的与第二导电插塞CP2的所述彼此相反的侧壁相邻的一对侧壁封盖层382D覆盖。覆盖第二导电插塞CP2的彼此相反的侧壁的该对侧壁封盖层382D可以每个被插置在第二导电插塞CP2与第一导电插塞CP1中的一个之间。因此，可以减少或防止第一导电插塞CP1与第二导电插塞CP2之间的短路的发生的可能性。
插塞绝缘间隔物188可以围绕第二导电插塞CP2的侧壁。插塞绝缘间隔物188可以从绝缘衬垫186穿过复合封盖层380朝栅线GL延伸以覆盖第二导电插塞CP2的侧壁。在本发明构思的一示例性实施方式中，插塞绝缘间隔物188可以被省略。在这种情况下，第二导电插塞CP2可以在穿透复合封盖层380的接触孔(参照图8O的第二接触孔CH2)中接触芯封盖层382和侧壁封盖层382D。
如图6的沿线X2-X2'截取的剖视图中所示，因为在鳍型有源区FA上，第二导电插塞CP2的高度大于第一导电插塞CP1的每个的高度(例如沿着Z 方向测量)，所以第二导电通路接触VC2和与该第二导电通路接触VC2相邻的第一导电插塞CP1中的至少一个可以在Z方向上彼此分开。此外，如图6 中所示，第二导电通路接触VC2和与该第二导电通路接触VC2相邻的第一导电插塞CP1中的至少一个可以在X方向上彼此分开。第二导电通路接触 VC2可以连接到第二导电插塞CP2。第二导电通路接触VC2的底表面与第一导电插塞CP1的顶表面之间的垂直空间可以用侧壁封盖层382D填充。侧壁封盖层382D可以具有增大的耐蚀刻性。因此，即使在形成用于形成第二导电通路接触VC2的接触孔时发生未对准，也可以通过侧壁封盖层382D防止第一导电插塞CP1与第二导电通路接触VC2之间的短路。
图7是示出根据本发明构思的一示例性实施方式的图6中所示的集成电路器件300的构造的俯视图。
参照图7，所述多条栅线GL、多个侧壁封盖层382D、所述多个第一导电插塞CP1、以及第二导电插塞CP2可以设置在器件有源区AC上。
在俯视图中，侧壁封盖层382D可以每个具有围绕设置在两条相邻栅线 GL之间的各第一导电插塞CP1的环形。侧壁封盖层382D可以每个形成在两条相邻栅线GL之间，以接触各第一导电插塞CP1的侧壁并且围绕各第一导电插塞CP1。
图8A至8R是示出根据本发明构思的一示例性实施方式的制造集成电路器件的方法的阶段的剖视图。参照图8A至8R，制造图6和7中所示的集成电路器件300的方法被描述。在图8A至8R中，图8H、8K和8M是沿图7的线X1-X1'和Y-Y'截取的剖视图，图8O至8R是沿图7的线X1-X1'和 X2-X2'截取的剖视图。
参照图8A，与参照图4A至4F所述相同的工艺可以被执行。因此，多个封盖空隙CS(参照4F)可以分别在形成在衬底110上的栅线GL上形成，然后初始栅封盖层P382可以形成为填充封盖空隙CS。
初始栅封盖层P382可以以大到足够填充封盖空隙CS中的每个并覆盖栅间绝缘层164的顶表面的厚度形成。初始栅封盖层P382可以包括硅氮化物层。
参照图8B，初始栅封盖层P382可以被部分地去除以暴露栅间绝缘层164 的顶表面，从而芯封盖层382可以形成为填充封盖空隙CS中的每个。
参照图8C，第一硬掩模图案332和第二硬掩模图案334可以形成在衬底110的器件有源区AC的选定区域上，以覆盖芯封盖层382和栅间绝缘层 164。根据本发明构思的一示例性实施方式，器件有源区AC上由第一硬掩模图案332和第二硬掩模图案334覆盖的区域可以成为接触区CON，接触区CON包括在接下来的工艺多个导电插塞CP1(参照图6)形成在其中的区域。
在本发明构思的一示例性实施方式中，第一硬掩模图案332可以包括例如TEOS层的氧化物层，第二硬掩模图案334可以包括例如钛氮化物(TiN) 层的金属氮化物层。
参照图8D，在第一硬掩模图案332和第二硬掩模图案334周围暴露的栅间绝缘层164可以使用第一硬掩模图案332和第二硬掩模图案334作为蚀刻掩模并利用栅间绝缘层164与芯封盖层382之间的蚀刻选择性差异被蚀刻至预定的深度，使得多个封盖孔CPH可以与芯封盖层382自对准。栅间绝缘层164可以被暴露在封盖孔CPH的底表面上。栅间绝缘层164可以覆盖栅线GL，使得栅线GL可以不通过封盖孔CPH被暴露。
在蚀刻栅间绝缘层164的在第一硬掩模图案332和第二硬掩模图案334 周围暴露的部分时，芯封盖层382的上部可以被部分地消耗或蚀刻。
参照图8E，第二硬掩模图案334可以被去除以暴露第一硬掩模图案332 的顶表面。
参照图8F，初始栅间封盖层P384可以形成为填充封盖孔CPH中的每个并覆盖第一硬掩模图案332。初始栅间封盖层P384可以包括硅氮化物层。
参照图8G，初始栅间封盖层P384可以被平坦化，并且第一硬掩模图案 332可以被去除。因此，在接触区CON中栅间绝缘层164的顶表面可以被暴露。结果，初始栅间封盖层P384的一部分可以留在排除接触区CON的器件有源区上，使得覆盖栅线GL之间的栅间绝缘层164的栅间封盖层384可以被形成。
参照图8H，暴露在接触区CON中的栅间绝缘层164可以利用栅间绝缘层164与芯封盖层382和栅间封盖层384之间的蚀刻选择性差异被蚀刻至预定的深度。因此，多个第一上接触孔CH1U可以形成为与芯封盖层382自对准。栅间绝缘层164的剩余部分可以被暴露在第一上接触孔CH1U中的每个的底表面上。栅间绝缘层164的剩余部分可以用作保护层以防止第一上接触孔CH1U中的每个暴露源极/漏极区172。栅间绝缘层164的用于形成第一上接触孔CH1U的蚀刻可以通过湿蚀刻工艺被执行。在蚀刻暴露在接触区 CON中的栅间绝缘层164的同时，芯封盖层382的由第一上接触孔CH1U 暴露的侧壁轮廓可以被保持为具有基本上垂直的轮廓，因为第一上接触孔 CH1U中的每个的宽度在±X方向上窄。X方向是第一上接触孔CH1U的短轴方向。第一上接触孔CH1U中的每个的宽度在±Y方向上大。Y方向是第一上接触孔CH1U的长轴方向。由于第一上接触孔CH1U中的每个在±Y方向上的大宽度，栅间封盖层384的由第一上接触孔CH1U暴露的部分可以在蚀刻环境下被消耗或蚀刻。栅间封盖层384的暴露在第一上接触孔CH1U中的每个的底表面上的部分的消耗或蚀刻量可以大于栅间封盖层384的暴露在第一上接触孔CH1U中的每个的上部的部分的消耗或蚀刻量。如图8H的沿线Y-Y'截取的剖视图中所示，第一上接触孔CH1U可以具有朝向第一上接触孔CH1U的中间部分倾斜的轮廓。
参照图8I，与参照图4H描述的倾斜离子注入工艺相似的倾斜离子注入工艺可以被执行以将掺杂剂DP选择性地注入到芯封盖层382和栅间封盖层 384的上部中。结果，如图8J中所示，掺杂剂DP可以被注入到芯封盖层382 的顶表面、芯封盖层382的由第一上接触孔CH1U暴露的侧壁、以及栅间封盖层384的顶表面中。因此，侧壁封盖层382D可以被形成，并且芯封盖层 382的下部可以未注入有掺杂剂DP。如图8K中所示，侧壁封盖层382D还可以包括栅间封盖层384的侧壁的上部。在执行倾斜离子注入工艺的同时，栅间绝缘层164可以用作保护层以防止掺杂剂被注入到源极/漏极区172中。
参照图8K，通过第一上接触孔CH1U中的每个暴露的栅间绝缘层164 可以从图8J的所得结构中被去除以形成第一接触孔CH1。第一接触孔CH1 可以暴露源极/漏极区172。
用于形成第一接触孔CH1的栅间绝缘层164的蚀刻可以使用干蚀刻工艺来进行。在栅间封盖层384如参照图8H所述那样具有倾斜侧壁的情况下，栅间封盖层384的倾斜侧壁可以被斜切，使得在±Y方向上限定第一上接触孔CH1U的栅间封盖层384的侧壁可以如图8K中所示那样具有基本上垂直的轮廓。因为第一接触孔CH1使用包括参照图8H描述的湿蚀刻工艺和参照图8K描述的干蚀刻工艺的多阶段蚀刻工艺来形成，所以源极/漏极区172 的在第一接触孔CH1的底表面上的暴露区域可以被增大。因此，可以减小源极/漏极区172与第一导电插塞CP1之间的接触电阻，第一导电插塞CP1 将在接下来的工艺中在第一接触孔CH1中形成。
参照图8L，第一导电层240可以通过使用与参照图4N描述的工艺相似的工艺，以大到足够填充第一接触孔CH1中的每个的厚度形成。
参照图8M，第一导电层240可以被平坦化，并且侧壁封盖层382D的在芯封盖层382的顶表面和栅间封盖层384的顶表面上的部分可以被去除，使得多个初始第一导电插塞240B可以被形成为填充第一接触孔CH1。结果，侧壁封盖层382D可以留在第一接触孔CH1中的每个的上部的侧壁上。初始第一导电插塞240B的顶表面可以与复合封盖层380的顶表面基本上共面。
参照图8N，初始第一导电插塞240B可以通过使用与参照图4P描述的工艺相似的工艺，利用初始第一导电插塞240B的相对于复合封盖层380的蚀刻选择性被选择性地回蚀刻至预定的深度，使得多个第一导电插塞CP1 可以被形成为具有减小的高度。第一接触孔CH1的上部可以作为空的空隙留在第一导电插塞CP1上。
参照图8O，绝缘衬垫186被形成为共形地覆盖图8N的所得结构。然后，通过与参照图4Q和4R描述的工艺相似的工艺，第三硬掩模图案250可以形成在绝缘衬垫186上以暴露绝缘衬垫186的一部分。然后，绝缘衬垫186 的暴露部分以及复合封盖层380可以被蚀刻以形成暴露栅线GL中的至少一条的第二接触孔CH2。在相同的蚀刻条件下，与芯封盖层382和栅间封盖层 384相比，侧壁封盖层382D可以具有高的耐蚀刻性。因此，侧壁封盖层382D 的消耗或蚀刻可以被抑制，使得第二接触孔CH2可以形成在所需的位置处而没有未对准。第二接触孔CH2可以被形成为与相邻的第一导电插塞CP1 隔离。
参照图8P，插塞绝缘间隔物188可以通过与参照图4S和4T描述的工艺相似的工艺，被形成为覆盖第二接触孔CH2中暴露的复合封盖层380。
参照图8Q，通过使用与参照图4U和4V描述的工艺相似的工艺，第二导电层260可以以大到足够填充第二接触孔CH2的厚度形成。然后，具有第二导电层260的所得结构可以被平坦化以暴露绝缘衬垫186的顶表面，使得是第三硬掩模图案250的一部分的袋绝缘层189可以留在袋区A1(参照图4Q)中，并且第二导电插塞CP2可以留在第二接触孔CH2中。
参照图8R，通过使用与参照图4W描述的工艺相似的工艺，停止物绝缘层192和上绝缘层194可以顺序地形成在图8Q的所得结构上。第二导电插塞CP2的顶表面被暴露在图8Q的所得结构上。多个第一导电通路接触 VC1可以形成为穿透上绝缘层194和停止物绝缘层192、袋绝缘层189以及绝缘衬垫186，并被连接到第一导电插塞CP1。第二导电通路接触VC2可以形成为穿透上绝缘层194和停止物绝缘层192并被连接到第二导电插塞 CP2。多个互连层198可以形成为连接到第一导电通路接触VC1和第二导电通路接触VC2。
图9是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图。图9中所示的集成电路器件400可以与图6和7中所示的集成电路器件 300基本上相同。然而，多个导电通路接触VC1可以连接到不同的互连层 198A。互连层198A中的一些可以在交叉鳍型有源区FA的方向上延伸。
图10是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图。
参照图10，集成电路器件500可以包括第一器件区I和第二器件区II。第一器件区I可以包括对应于沿图7的线X1-X1'截取的剖面的部分。
在本发明构思的一示例性实施方式中，第一器件区I和第二器件区II可以是执行不同功能的区域。在本发明构思的一示例性实施方式中，第一器件区I可以是其中形成以低功率模式工作的器件的区域，第二器件区II可以是其中形成以高功率模式工作的器件的区域。在本发明构思的一示例性实施方式中，第一器件区I可以是其中形成存储器件或逻辑电路的区域，第二器件区II可以是其中形成诸如输入/输出器件的外围电路的区域。
第一器件区I可以具有与参照图6和7描述的集成电路器件300相同的构造。
形成在第二器件区II中的多条栅线GL的节距可以大于形成在第一器件区I中的多条栅线GL的节距。节距可以是例如相邻栅线GL之间中心到中心的距离。在第二器件区II中，连接到源极/漏极区172的第一导电插塞CP1 可以形成在两条相邻的栅线GL之间。第二器件区II中的第一导电插塞CP1 可以具有与第一器件区I中的第一导电插塞CP1基本上相同的构造。然而，在第二器件区II中，复合封盖层380的侧壁封盖层382D可以形成为垂直地重叠源极/漏极区172，并且第一导电插塞CP1可以接触侧壁封盖层382D。在第二器件区II中，第一导电插塞CP1可以形成为与覆盖栅线GL中的每条的侧壁的绝缘间隔物162间隔开。在第二器件区II中，栅间绝缘层164可以被插置在第一导电插塞CP1与绝缘间隔物162之间。
图11A和11B是示出根据本发明构思的一示例性实施方式的制造集成电路器件的方法的阶段的剖视图。图10中所示的集成电路器件500的制造方法被参照图11A和11B描述。
参照图11A，在制备包括第一器件区I和第二器件区II的衬底110之后，栅间封盖层384可以通过使用与参照图8A至8G描述的工艺相似的工艺形成在第一器件区I和第二器件区II中以覆盖多条栅线GL中的每条之间的栅间绝缘层164。然而，在第二器件区II中的用于形成第一导电插塞CP1的区域中，与第一器件区I的接触区CON相似，栅间绝缘层164可以保留而不形成栅间封盖层384。
参照图11B，可以对图11A的所得结构执行与参照图8H至8M描述的工艺相似的工艺，以在第一器件区I和第二器件区II中形成多个初始第一导电插塞240B。在这种情况下，在干蚀刻栅间绝缘层164以在第一器件区I 和第二器件区II中形成其中形成初始第一导电插塞240B的多个第一接触孔 CH1(第一接触孔CH1暴露源极/漏极区172)时，在相同的蚀刻环境下，复合封盖层380的侧壁封盖层382D与芯封盖层382和栅间封盖层384相比可以具有高的耐蚀刻性。因此，在第一接触孔CH1的形成期间，可以抑制通过第一接触孔CH1暴露的侧壁封盖层382D在蚀刻环境下被消耗或蚀刻。因此，第一接触孔CH1可以被形成为与相邻的栅线GL隔离。
然后，与参照图8N至8R描述的工艺相似的工艺可以被执行，使得图10中所示的集成电路器件500可以被制造。
图12是示出根据本发明构思的一示例性实施方式的集成电路器件的剖视图。图12示出沿图1的线X1-X1'和X2-X2'截取的剖视图。
参照图12，集成电路器件600可以具有与参照图1至3描述的集成电路器件100相同的构造。然而，集成电路器件600可以包括多个复合封盖层680，所述复合封盖层680包括具有不同成分的两个层。
复合封盖层680可以分别垂直地重叠栅线GL和绝缘间隔物162，并且可以平行于栅线GL延伸。复合封盖层680可以每个包括芯封盖层684和侧壁封盖层682D，芯封盖层684接触栅线GL中的每条的顶表面并在鳍型有源区FA的长度方向(例如X方向)上具有比栅线GL中的每条的宽度更大的宽度，侧壁封盖层682D覆盖芯封盖层684的侧壁。侧壁封盖层682D可以设置为垂直地重叠绝缘间隔物162并且可以与绝缘间隔物162一体地形成。侧壁封盖层682D的垂直高度可以小于芯封盖层684的垂直高度。绝缘间隔物162可以延伸而高出栅线GL中的每条以覆盖栅线GL中的每条的侧壁和芯封盖层684的侧壁。
芯封盖层684可以具有与参照图1描述的芯封盖层184基本上相同的构造。侧壁封盖层682D可以包括掺杂的硅碳氮氧化物(SiOCN)层和/或掺杂的硅碳氮化物(SiCN)层。例如，侧壁封盖层682D可以包括诸如B、Si、 C、N、As、P、O、F、Ar、Ge、H或He的掺杂剂。在绝缘间隔物162包括硅碳氮氧化物(SiOCN)层并且侧壁封盖层682D包括以硅(Si)掺杂的硅碳氮氧化物(SiOCN)层的情况下，侧壁封盖层682D的硅(Si)成分可以多于绝缘间隔物162的硅(Si)成分。在绝缘间隔物162包括硅碳氮化物 (SiCN)层并且侧壁封盖层682D包括以硅(Si)掺杂的硅碳氮化物(SiCN) 层的情况下，侧壁封盖层682D的硅(Si)成分可以多于绝缘间隔物162的硅(Si)成分。
图13A和13B是示出根据本发明构思的一示例性实施方式的制造集成电路器件的方法的阶段的剖视图。制造图12中所示的集成电路器件600的方法被参照图13A和13B描述。
参照图13A，通过执行与参照图4A至4E描述的工艺相同的工艺，多条栅线GL可以形成在衬底110上。然后，多个封盖空隙CS6可以通过与参照图4F描述的工艺相似的工艺被形成在栅线GL上。然而，栅线GL和栅绝缘层118可以被蚀刻以形成封盖空隙CS6，而不蚀刻绝缘间隔物162。因此，绝缘间隔物162可以被暴露在封盖空隙CS6的侧壁上。
参照图13B，可以对图13A的所得结构执行与参照图4H描述的倾斜离子注入工艺相似的倾斜离子注入工艺。因此，掺杂剂DP可以被选择性地注入到封盖空隙CS6中暴露的绝缘间隔物162的上部、以及栅间绝缘层164 的上部，以形成侧壁封盖层682D。
然后，参照图4J至4W描述的工艺可以被执行以制造图12中所示的集成电路器件600。
图14A和14B是示出根据本发明构思的一示例性实施方式的制造集成电路器件的方法的阶段的剖视图。制造图12中所示的集成电路器件600的方法被参照图14A和14B描述。
参照图14A，多个封盖空隙CS6可以通过使用与参照图13A描述的工艺相似的工艺被形成在多条栅线GL上。然后，保护层620可以被形成为覆盖栅线GL和栅绝缘层118，并填充封盖空隙CS6的下部，使得栅线GL和栅绝缘层118可以不被暴露。
在本发明构思的一示例性实施方式中，保护层620可以通过使用旋涂法来形成。例如，保护层620可以包括硬掩模上旋涂(SOH)层。SOH层可以包括碳氢化合物或其衍生物，该碳氢化合物具有基于SOH层的总重量的按重量计算的约85％到99％的相对高的碳含量。
参照图14B，可以对其中保护层620覆盖栅线和栅绝缘层118的结构执行与参照图4H描述的倾斜离子注入工艺相似的倾斜离子注入工艺。因此，掺杂剂DP可以被选择性地注入到封盖空隙CS6中暴露的绝缘间隔物162的上部、以及栅间绝缘层164的上部中，以形成侧壁封盖层682D。
然后，参照图4J至4W描述的工艺可以被执行以制造图12中所示的集成电路器件600。
图15是示出根据本发明构思的一示例性实施方式的集成电路器件的构造的俯视图。
参照图15，集成电路器件700可以在衬底110(例如图2A的衬底110) 上包括逻辑单元区LC。逻辑单元区LC可以包括第一器件区R1和第二器件区R2。器件隔离绝缘层704可以设置在第一器件区R1与第二器件区R2之间的衬底110中。多个鳍型有源区FA可以在第一器件区R1和第二器件区R2中平行地在一方向上(例如在X方向上)延伸。
如同图2B中示出的隔离绝缘层，隔离绝缘层112可以形成在鳍型有源区FA中的每个之间。
多个第一导电插塞CP1可以形成在鳍型有源区FA上以连接到鳍型有源区FA上的源极/漏极区172。多个第二导电插塞CP2可以形成在鳍型有源区 FA上以连接到鳍型有源区FA上的栅线GL。第一导电插塞CP1和第二导电插塞CP2可以通过覆盖鳍型有源区FA和栅线GL的绝缘夹层被隔离。
多个第一导电通路接触VC1可以形成在第一导电插塞CP1上以连接到第一导电插塞CP1。多个第二导电通路接触可以形成在第二导电插塞CP2 上以连接到第二导电插塞CP2。第二导电插塞CP2中的至少一些可以形成在第一器件区R1中或在第二器件区R2中。
电源线VDD可以连接到第一器件区R1中的鳍型有源区FA。接地线VSS 可以连接到第二器件区R1中的鳍型有源区FA。第一导电插塞CP1和第二导电插塞CP2可以通过第一导电通路接触VC1和第二导电通路接触连接到多个互连层198。
在图15的集成电路器件700中，沿图15的线X71-X71'截取的剖面结构可以与图2A、4、6、9、10或12的沿线X1-X1'截取的剖面结构相同。沿图 15的线X72-X72'截取的剖面结构可以与图2A、4、6、9、10或12的沿线 X2-X2'截取的剖面结构相同。
图16是曲线图，其示出根据本发明构思的一示例性实施方式的图2A的集成电路器件100的侧壁封盖层182D的耐蚀刻性的评估结果。
为了评估侧壁封盖层182D的耐蚀刻性，无掺杂的硅氮化物层(比较示例)、硼(B)掺杂的硅氮化物层(示例1)和硅(Si)掺杂的硅氮化物层(示例2)被同时暴露在用于去除聚硅氮烷层的蚀刻条件下。
从图16的结果中，能看出，在相同的蚀刻条件下，与无掺杂的硅氮化物层(比较示例)相比，硼(B)掺杂的硅氮化物层(示例1)和硅(Si)掺杂的硅氮化物层(示例2)相对于聚硅氮烷层具有小的蚀刻选择性。因此，硼(B)掺杂的硅氮化物层(示例1)和硅(Si)掺杂的硅氮化物层(示例2) 中的每个的耐蚀刻性大于无掺杂的硅氮化物层(比较示例)的耐蚀刻性。
即使参照图1至15描述了包括具有三维沟道结构的FinFET的集成电路器件及其制造方法，但本发明构思不限于此。例如，本发明构思可以应用于包括平面金属氧化物半导体场效应晶体管(MOSFET)的集成电路器件以及应用于平面MOSFET的制造方法。
即使在集成电路器件的面积通过缩小集成电路器件中包括的半导体器件而减小时，根据本发明构思的示例性实施方式的集成电路器件在相邻的接触插塞之间也具有优良的隔离裕度。
虽然已经参照本发明构思的示例性实施方式具体示出和描述了本发明构思，但对本领域普通技术人员明显的是，可以对其进行形式和细节上的各种各样的改变而不背离如所附权利要求限定的本发明构思的精神和范围。
本申请要求2016年9月22日向韩国知识产权局提交的韩国专利申请第 10-2016-0121465号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种集成电路器件，包括：
衬底，其包括器件有源区；
鳍型有源区，其在所述器件有源区上在第一方向上从所述衬底突出；
栅线，其交叉所述鳍型有源区，所述栅线重叠所述鳍型有源区的上表面和彼此相反的侧壁；
绝缘间隔物，其设置在所述栅线的侧壁上；
在所述栅线的第一侧设置在所述鳍型有源区上的第一源极/漏极区以及在所述栅线的第二侧设置在所述鳍型有源区上的第二源极/漏极区；
第一导电插塞，其连接到所述第一源极/漏极区和所述第二源极/漏极区中的至少一个；以及
封盖层，其设置在所述栅线上，所述封盖层平行于所述栅线延伸，
其中所述封盖层包括重叠所述栅线并且平行于所述栅线延伸的第一部分、以及重叠所述绝缘间隔物的第二部分，
其中所述第一部分和所述第二部分相对于彼此具有不同的成分，以及
其中所述第二部分接触所述第一部分和所述第一导电插塞。
2.如权利要求1所述的集成电路器件，其中所述绝缘间隔物、所述第一部分和所述第二部分相对于彼此具有不同的成分。
3.如权利要求1所述的集成电路器件，其中所述第一部分包括具有第一介电常数的第一绝缘层，所述第二部分包括所述第一绝缘层的被掺杂的部分，并且所述绝缘间隔物包括具有比所述第一介电常数更小的介电常数的第二绝缘层。
4.如权利要求1所述的集成电路器件，其中，当所述第一部分包括具有第一介电常数的第一绝缘层时，所述绝缘间隔物包括相比所述第一绝缘层具有更小的介电常数的第二绝缘层，且所述第二部分包括所述第二绝缘层的被掺杂的部分。
5.如权利要求1所述的集成电路器件，其中所述封盖层还包括设置在所述栅线与所述第一部分之间以及在所述绝缘间隔物与所述第二部分之间的第三部分，
其中所述第三部分平行于所述栅线延伸并包括具有与所述第一部分的成分相同的成分的第三绝缘层。
6.如权利要求1所述的集成电路器件，其中所述第一部分接触所述栅线和所述绝缘间隔物。
7.如权利要求1所述的集成电路器件，其中，在所述第一方向上，所述第一导电插塞的上表面相比所述第二部分的上表面被设置得更靠近所述衬底的所述鳍型有源区从其突出的表面。
8.如权利要求1所述的集成电路器件，还包括在所述器件有源区上的穿透所述封盖层的第二导电插塞，
其中所述第二导电插塞被连接到所述栅线，以及
其中，在所述第一方向上，所述第二导电插塞的上表面相比所述第一导电插塞的上表面被设置得更远离所述衬底的所述鳍型有源区从其突出的表面。
9.如权利要求8所述的集成电路器件，其中所述第二部分被插置在所述第一导电插塞与所述第二导电插塞之间。
10.如权利要求8所述的集成电路器件，还包括：
绝缘衬垫，其覆盖所述封盖层和所述第一导电插塞，所述绝缘衬垫包括朝所述衬底突出以接触所述第一导电插塞的所述上表面的袋部分，其中所述袋部分限定重叠所述第一导电插塞的袋区；以及
填充所述袋区的袋绝缘层，
其中所述绝缘衬垫和所述袋绝缘层包括相对于彼此的不同的材料。
11.一种集成电路器件，包括：
衬底，其包括器件有源区；
在所述器件有源区上在第一方向上从所述衬底突出的多个鳍型有源区，所述多个鳍型有源区在垂直于所述第一方向的第二方向上延伸；
设置在所述多个鳍型有源区上的多条栅线，所述多条栅线在交叉所述第二方向并垂直于所述第一方向的第三方向上延伸；
设置在所述多条栅线中的各栅线的彼此相反的侧壁上的多个绝缘间隔物；
设置在所述多个鳍型有源区上的多个源极和漏极区，其中在所述多条栅线中的各栅线的彼此相反的侧设置源极和漏极区的对；
在所述多条栅线中的两条相邻栅线之间的第一导电插塞，其连接到所述多个源极和漏极区中的至少一对；
重叠所述多条栅线的多个第一封盖层，所述多个第一封盖层平行于所述多条栅线延伸；以及
重叠所述多个绝缘间隔物中的至少一个的至少一个第二封盖层，所述至少一个第二封盖层接触所述多个第一封盖层中的至少一个以及所述第一导电插塞，以及
其中所述多个第一封盖层和所述至少一个第二封盖层具有相对于彼此的不同的成分。
12.如权利要求11所述的集成电路器件，其中多个第二封盖层重叠所述多个绝缘间隔物并平行于所述多条栅线延伸，以及
其中所述第一导电插塞接触所述多个第二封盖层中的两个相邻的第二封盖层。
13.如权利要求11所述的集成电路器件，其中在一对相邻的栅线之间设置一对第二封盖层，
其中所述对第二封盖层设置在所述第一导电插塞的彼此相反的侧。
14.如权利要求11所述的集成电路器件，还包括多个第三封盖层，其中所述多个第三封盖层被插置在所述多条栅线与所述多个第一封盖层之间，并且所述多个第三封盖层中的每个重叠所述多条栅线中的相应的栅线，其中所述多个第三封盖层平行于所述多条栅线延伸，
其中所述多个第三封盖层和所述多个第一封盖层包括相同的绝缘材料，以及
其中所述多条栅线中的第一栅线与所述第二封盖层中的所述至少一个间隔开，其中所述多个第三封盖层中的至少一个被插置在所述第一栅线与所述第二封盖层中的所述至少一个之间。
15.如权利要求11所述的集成电路器件，还包括：
栅间绝缘层，其在所述器件有源区上覆盖所述多个源极和漏极区中的至少一对；以及
栅间封盖层，其设置在所述栅间绝缘层上，所述栅间封盖层重叠所述多个源极和漏极区中的所述至少一对，并接触所述栅间绝缘层和所述至少一个第二封盖层。
16.一种集成电路器件，包括：
衬底，其包括器件有源区；
鳍型有源区，其在所述器件有源区上在第一方向上从所述衬底突出；
第一栅线，其交叉所述鳍型有源区，所述第一栅线覆盖所述鳍型有源区的上表面和彼此相反的侧壁；
绝缘间隔物，其设置在所述第一栅线的侧壁上；
在所述第一栅线的彼此相反的侧设置在所述鳍型有源区上的第一漏极区和第一源极区；
连接到所述第一漏极区的第一导电插塞和连接到所述第一源极区的第二导电插塞；以及
第一封盖层，其设置在所述第一栅线上，所述第一封盖层平行于所述第一栅线延伸，
其中所述第一封盖层包括相对于彼此具有不同的成分的第一部分和第二部分，
其中所述第一部分重叠所述第一栅线并平行于所述第一栅线延伸，所述第二部分重叠所述绝缘间隔物，以及
其中所述第一栅线设置在所述第一导电插塞与所述第二导电插塞之间，并通过所述绝缘间隔物与所述第一导电插塞和所述第二导电插塞分隔开。
17.如权利要求16所述的集成电路器件，还包括第二栅线、第二源极区和第二封盖层，
其中所述第二栅线设置在所述第一源极区与所述第二源极区之间，
其中所述第二封盖层包括第一部分、第二部分和栅间封盖层，以及
其中所述第二封盖层的所述第一部分重叠所述第二栅线并平行于所述第二栅线延伸，所述第二封盖层的所述第二部分被掺杂并被设置在所述第二封盖层的上部，并且所述栅间封盖层重叠所述第二源极区。
18.如权利要求17所述的集成电路器件，其中所述第二封盖层的所述第二部分接触所述第二导电插塞。
19.如权利要求17所述的集成电路器件，其中所述第一封盖层的所述第二部分包括接触所述第一导电插塞的第一掺杂部分以及接触所述第二导电插塞的第二掺杂部分。
20.如权利要求16所述的集成电路器件，其中所述第一栅线设置在所述器件有源区与所述第一封盖层的所述第一部分之间。
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