CN111223813B - 半导体结构的制备方法 - Google Patents

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Abstract

本公开提供一种半导体结构的制备方法，包括：提供一基底，具有一导电层；图案化该导电层以形成沿一第一方向延伸的多个导电图案；共形地形成一盖层以覆盖所述多个导电图案；在该盖层的上方形成一图案化硬遮罩；通过该图案化硬遮罩蚀刻所述多个导电图案以形成多个导电岛。在一些实施例中，所述多个导电岛借助沿着该第一方向的多个第一间隙彼此分开。在一些实施例中，所述多个导电岛借助该盖层和沿着与该第一方向不同的一第二方向的多个第二间隙彼此分开。

Description

半导体结构的制备方法
本申请主张2018/11/23申请的美国临时申请第62/770,906号及2018/12/10申请的美国正式申请第16/215,098号的优先权及权益，该美国临时申请及该美国正式申请的内容以全文引用的方式并入本文中。
技术领域
本公开关于一种半导体结构的制备方法，特别是关于一种动态随机存取存储器(dynamic random access memory，DRAM)单元的制备方法。
背景技术
随着半导体工业导入具有更高性能与提供更多功能的新一代集成电路(IC)，IC元件的密度因此增加；但是尺寸、元件的间距减少。因此，具有更小几何形状尺寸的元件对于制造将产生新的挑战。
例如，半导体存储器产业中的持续挑战是减小存储单元(记忆胞)元件的尺寸以便增加动态随机存取存储器晶片的封装密度。在过往几个元件世代中，动态随机存取存储器制造商已经开发出替代的单元布局以减少在晶片上占用的面积。近来的设计是通过在硅基底中下掩埋字符线(字元线)，然后在顶部制造字节线(位元线，也称为数字线)和电容器以形成一垂直的堆叠，用来显著地增加集成密度。这种元件也复称为下掩埋字线(buriedword line，BWL)元件。
此种存储器元件中，通常在半导体基底的表面上制造字节线和电容器。因此，需要一单元接触以在字节线和半导体基底的主动区之间提供一电连接；需要一接触垫来容纳电容器，并且需要另一个单元接触以在接触垫和主动区之间提供电连接。
但是，接触垫形成涉及几个复杂的步骤。此外，随着集成电路设计变得更密集，在阵列中形成彼此分离的接触垫更形困难。
上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开之目的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开提供一种半导体结构的制备方法，包括：提供包括在其上形成一导电层的一基底；图案化该导电层以形成沿一第一方向延伸的多个导电图案；共形地形成一盖层以覆盖所述多个导电图案；形成一图案化硬遮罩于该盖层的上方；通过该图案化硬遮罩蚀刻所述多个导电图案以形成多个导电岛。在一些实施例中，所述多个导电岛借助沿着该第一方向的多个第一间隙彼此分开。在一些实施例中，所述多个导电岛借助该盖层和沿着与该第一方向不同的一第二方向的多个第二间隙彼此分开。
在一些实施例中，该导电层包括掺杂多晶硅(Si)、钨(W)、硅化钨(WSi)、铝(Al)、钛(Ti)、氮化钛(TiN)或钴(Co)。
在一些实施例中，该制备方法还包括形成一边缘图案，所述多个导电图案耦接到该边缘图案。
在一些实施例中，所述多个导电岛与该边缘图案分开。
在一些实施例中，该盖层覆盖每一个导电图案的一侧壁及一顶表面。
在一些实施例中，该盖层包括一绝缘材料。
在一些实施例中，该盖层的厚度在约10埃(angstrom)至约100埃之间。
在一些实施例中，形成该图案化硬遮罩还包括以下步骤：形成一钝化层于该基底的上方以形成一均匀的表面；形成一硬遮罩层于该钝化层的上方；图案化该硬遮罩层以形成该图案化硬遮罩。
在一些实施例中，相邻导电图案之间的空间填充有该钝化层。
在一些实施例中，所述多个第一间隙沿该第二方向延伸。在一些实施例中，所述多个第二间隙沿该第一方向延伸。
在一些实施例中，所述多个第一间隙与所述多个第二间隙形一成栅格，该栅格将所述多个导电岛彼此隔开。
在一些实施例中，所述多个导电岛的一侧壁通过沿一第三方的所述多个第一间隙暴露。在一些实施例中，该第三方向不同于该第一方向和该第二方向。
在一些实施例中，该第二方向和该第三方向彼此垂直。
在一些实施例中，该盖层沿该第二方向覆盖每一个导电岛的一顶表面和该侧壁。
在一些实施例中，该盖层沿该第二方向覆盖该多多个第二间隙的一底表面和该侧壁。
在一些实施例中，该基底还包括：一栅极结构，设置于该基底中；一掺杂区，设置于该基底中；以及一第一接触插塞，设置于该基底的上方。在一些实施例中，该掺杂区分别设置在该栅极结构的两侧。在一些实施例中，该第一接触插塞电连接到该掺杂区中的一个。
在一些实施例中，每一个导电岛通过该第一接触插塞电连接到该掺杂区中的一个。
在一些实施例中，该制备方法还包括：一字节线结构设置于该基底的上方；以及一第二接触插塞，设置于该基底的上方并且将字节线结构电连接到另一掺杂区。
在一些实施例中，该导电岛中的至少一个与该第二接触插塞重叠。
在一些实施例中，该导电岛中的至少一个与该第二接触插塞电隔离。
本公开提供一种半导体结构的制备方法。根据此制备方法，在基底的上方形成导电岛。此外，多个导电岛通过第一间隙、第二间隙和盖层彼此分离。因此，借助所提供的方法减轻了多个导电岛之间的短路问题。
上文已相当广泛地概述本公开的技术特征及优点，由此使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书限定的其它技术特征及优点将描述于下文。本公开所属技术领域中的一般技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例以作为修改或设计其它结构或工艺而实现与本公开相同之目的。本公开所属技术领域中的一般技术人员亦应了解，这类等效建构无法脱离随附的权利要求书所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求书合并考量附图时，可得以更全面了解本申请的揭示内容，附图中相同的元件符号(附图标记)指代相同的元件。
图1是流程图，例示本公开一些实施例中半导体结构的制备方法；
图2A是布局图，例示本公开一实施例中半导体结构的制备方法；
图2B是图2A中沿I-I'线的剖视图；
图2C是图2A中沿II-II'线的剖视图；
图3A、图4A、图5A、图6A、图7A、图8A是示意图，例示本公开一实施例中半导体结构的制备方法的各种制造阶段；
图3B、图4B、图5B、图6B、图7B及图8B分别是图3A、图4A、图5A、图6A、图7A及图8A中沿III-III'线的剖视图；
图8C是图8A中沿IV-IV'线的剖视图；
图9A是一多个动态随机存取存储器的布局结构；以及
图9B是图9A中沿V-V'线的剖视图。
【附图标记说明】
10 方法
102 步骤
104 步骤
106 步骤
108 步骤
110 步骤
200 基底
202 隔离结构
204 主动区
210 栅极结构
212 介电层
214 导电层
216 隔离结构
220a 掺杂区
220b 掺杂区
230 接触插塞
232 接触插塞
240 介电结构
242 接触插塞
250 导电层
252 图案化硬遮罩
254 导电图案
256 边缘图案
260 盖层
262 阻抗层
264 接触插塞
266 图案化硬遮罩
270 导电岛
272 第一间隙
274 第二间隙
BWL 埋入字符线
D1 第一方向
D2 第二方向
D3 第三方向
S 间距
W 宽度
具体实施方式
本公开的以下说明伴随纳入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于这些实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求书定义。
图1是流程图，例示本公开一实施例的半导体结构的制备方法10。制备方法10包括步骤102：提供包括在其上形成一导电层的一基底。制备方法10还包括步骤104，图案化该导电层以形成沿一第一方向延伸的多个导电图案。制备方法10还包括步骤106，共形地形成一盖层以覆盖该多个导电图案。制备方法10还包括步骤108，于该盖层上形成一图案化硬遮罩。制备方法10还包括步骤110，通过该图案化硬遮罩蚀刻所述多个导电图案以形成多个导电岛。根据一个或多个实施例，将更进一步描述该半导体结构的制备方法10。
图2A是布局图，例示本公开一实施例中半导体结构的制备方法，图2B是图2A中沿I-I'线的剖视图，以及图2C是图2A中沿II-II'线的剖视图。参照图2A至图2C，提供一基底200。基底200可以包括硅(Si)、镓(Ga)、砷化镓(GaAs)、氮化镓(GaN)，应变硅(strainedsilicon)、硅锗(SiGe)、碳化硅(SiC)，钻石，外延层(epitaxy layer)及其组合，但是本公开不限于此。一井区(未示出)可以形成于基底200中。井区可以是中性，或者可以是一n型或一p型掺杂区，取决于之后形成的晶体管结构的导电类型。一隔离结构202，例如一浅沟槽隔离(下文缩写为STI)结构形成于基底200中以定义至少一主动区204。
在一些实施例中，至少一栅极结构210设置于基底200中的主动区204中。在一些实施例中，栅极结构210可以是一埋入式栅极结构，但是本公开不限于此。在一些实施例中，两个栅极结构210可以形成于一个主动区204之中，如图8A所示，但是本公开不限于此。根据该实施例，通过适当的蚀刻剂在基底200中形成至少一个沟槽(未示出)。接下来，于该沟槽中共形地形成一介电层212，介电层212覆盖该沟槽的一侧壁及一底部。在一些实施例中，介电层212可以包括具有高介电常数(high-k)的介电材料。例如，介电层212可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、金属氧化物例如如氧化铪(HfO)，或选择用于相容性的其他合适材料，但是本公开不限于此。一导电层214形成于介电层212的上方并且凹陷，使得导电层214的一顶表面低于该沟槽的一开口。在一些实施例中，导电层214可以包括多晶硅或其他合适的材料，例如具有适当功函数的金属材料，但是本公开不限于此。接下来，形成一隔离结构216以填充该沟槽，并且可以执行一平坦化工艺。因此，获得埋入式栅极结构210，埋入式栅极结构210做为动态随机存取存储器元件的一埋入式字符线(buried wordline，BWL)，如图2A所示。此外，如图2B及2C所示，埋入式栅极结构210的一顶表面可以低于隔离结构216的一顶表面。
接下来，做为源极与漏极区的掺杂区220a和220b形成于埋入式栅极结构210的两个相对侧处的主动区204内。掺杂区220a与220bD包括一n型或一p型掺杂区，取决于要形成的晶体管结构的导电类型。在一些实施例中，掺杂区220a可以形成在一对埋入式栅极结构210之间，如图2A及图2C所示。也就是说，两个埋入式栅极结构210共享一个掺杂区220a。因此，每个埋入式栅极结构210及其相邻的掺杂区220a与220b可以构成一金属氧化物半导体场效晶体管元件(MOSFET)，该金属氧化物半导体场效晶体管元件做为一单元选择元件。此外，因为埋入式栅极结构210可以具有三维结构，因此可以增加通道区的通道长度，并且可以减小短通道(short-channel effect)效应。
参照图2B及图2C，一字节线结构230形成于掺杂区220a的上方。在一些实施例中，可以在字节线结构230及掺杂区220a之间形成一接触插塞232。在接触插塞232及字节线结构230形式之后，形成一介电结构240于基底200的上方。如图2B及图2C，介电结构240覆盖字节线结构230，接触插塞242以及基底200。在一些实施例中，介电结构240可以是一单层结构。在一些实施例中，介电结构240可以是一多层结构。
仍旧参照图2C，一接触插塞242形成于介电结构240内。此外，接触插塞242形成于每一个金属氧化物半导体场效晶体管元件的掺杂区220b的上方。
参照图2B及图2C，在形成接触插塞242之后，根据制备方法10的步骤102，于基底200上方形成第一导电层250。如图2B及图2C所示，形成一导电层250以完全覆盖介电结构240及接触插塞242。此外，导电层250接触接触插塞242，如图2C所示。导电层250包括掺杂多晶硅(Si)、钨(W)、硅化钨(WSi)、铝(Al)、钛(Ti)、氮化钛(TiN)或钴(Co)，但是本公开不限于此。
参照图3A和图3B，接下来，一经图案化硬遮罩252形成于导电层250的上方。在一些实施例中，图案化硬遮罩252可以通过多重图案化方法形成，例如双图案化方法，但是本公开不限于此。
参照图4A及图4B，根据步骤104，通过图案化硬遮罩252图案化导电层250。因此，形成如图4A及图4B所示的多个导电图案254。在一些实施例中，每一个导电图案254沿一第一方向D1延伸，如图4A所示。在一些实施例中，由导电层250形成的边缘图案256也可以通过步骤104中的图案化导电层250来形成。在一些实施例中，多个导电图案254耦接到边缘图案256，但是本公开不限于此。在一些实施例中，边缘图案256的一部分沿一第二方向D2延伸，边缘图案256的另一部分沿一第三方向D3延伸。第二方向D2与第三方向D3不同于第一方向。在一些实施例中，第二方向D2和第三方向D3彼此垂直，但是本公开不限于此。在一些实施例中，多个导电图案254的一宽度W相同。在一些实施例中，相邻导电图案254之间的间距S相同。在一些实施例中，多个导电图案254的宽度W大于相邻导电图案254之间的间距S，但是本公开不限于此。此外，介电层240的一部分通过多个导电图案254和边缘图案256暴露，但是本公开不限于此。
参照图5A及图5B，根据步骤106，共形地形成一盖层260以覆盖导电图案254和边缘图案256。覆盖层260包括例如氮化硅(SiN)或氮氧化硅(SiON)的绝缘材料，但是本公开不限于此。盖层260的一厚度在大约10埃和大约100埃之间，但是本公开不限于此。如图5B所示，盖层260覆盖多个导电图案254和边缘图案256的一顶表面。盖层260还覆盖多个导电图案254和边缘图案256的一侧壁。此外，介电层254的一部分通过多个导电图案254和边缘图案256暴露，并且被盖层260覆盖，如图5A和图5B所示。
参照图6A及图6B，在一些实施例中，在基底200和介电层240的上方形成一钝化层262。在一些实施例中，钝化层262可以是一多层结构，如图6B所示，但是本公开不限于此。钝化层262包括绝缘材料。在一些实施例中，钝化层262可以包括具有与盖层260的蚀刻速率相同或相似的蚀刻速率的绝缘材料，但是本公开不限于此。形成钝化层262以填充相邻导电图案254之间的空间。因此，获得一平坦且均匀的表面，如图6B所示。随后，在由钝化层262提供的平坦且均匀的表面上形成一硬遮罩层264。
参照图7A和图7B，根据步骤108，图案化硬遮罩层264以在盖层260上形成图案化硬遮罩266。在一些实施例中，图案化硬遮罩266可以通过多重图案化方法形成，例如双图案化方法，但本公开不限于此。
参照图8A、图8B及图8C，根据步骤110，通过图案化硬遮罩266蚀刻多个导电图案254。因此，每一个导电图案254被分段，因此在步骤110中获得多个导电岛270。在一些实施例中，多个导电岛270具有相同的尺寸。在一些实施例中，多个导电岛270通过沿第一方向D1的多个第一间隙272彼此分开，如图8A所示。多个导电岛270通过盖层260和沿第二方向D2的多个第二间隙274彼此分离，如图8C所示。在一些实施例中，多个第一间隙272沿第二方向D2延伸，并且多个第二间隙274沿第一方向D1延伸。在一些实施例中，多个第一间隙272和多个第二间隙274形成将多个导电岛270彼此分开的一栅格，如图8A所示。在一些实施例中，多个第一间隙272的一宽度和多个第二间隙274的一宽度可以相同，但是本公开不限于此。在一些替代实施例中，多个第一间隙272的该宽度可以大于或小于多个第二间隙274的该宽度。此外，多个导电岛270也通过蚀刻导电层250与边缘图案256分开。如图8A所示，多个导电岛270通过多个第一间隙272和多个第二间隙274与边缘图案266分开。
仍旧参照图8A、图8B和图8C，在一些实施例中，盖层260仅覆盖每一个导电岛270的顶表面，而多个导电岛270的一侧壁沿第三方向D3通过多个第一间隙272暴露，如如图8B所示。在一些实施例中，盖层260沿第二方向D2覆盖每一个导电岛270的顶表面和侧壁，如图8C所示。换句话说，盖层260沿第二方向D2覆盖多个第二间隙274的底表面和侧壁，如图8C所示。此外，如图8C所示，每一个导电岛270的侧壁的一部分被盖层260覆盖，并因此被盖层260所加强。
参照图9A及图9B，多个导电岛270中的每一个做为动态随机存取存储器单元的一接触垫。在一些实施例中，多个导电岛270中的每一个可以与接触插塞242的一部分重叠，如图9A所示。此外，与接触插塞242重叠的多个导电岛270物理上与电气上连接到接触插塞242的一部分。因此，对于每一个金属氧化物半导体场效晶体管元件，通过接触插塞242，多个导电岛270电连接到掺杂区220b。在一些实施例中，电容器(未示出)可以设置在每个导电岛270上。电容器可以通过着接触垫(即，导电岛)270电连接到金属氧化物半导体场效晶体管元件(即，掺杂区220b)。因此，获得包括金属氧化物半导体场效晶体管元件和电容器的一一动态随机存取存储器单元。
在一些实施例中，导电岛270中的至少一个与接触插塞230的一部分重叠，如图9A所示。但是，与接触插塞230重叠的导电岛270与接触插塞230物理上和电气上隔离，如图9B所示。值得注意的是，所有的导电岛270通过介电结构240与接触插塞230物理上和电性上隔离，如图9B所示。在一些实施例中，多个导电岛270沿着垂直于基板200的该表面的方向与多个接触插塞230隔离，因此多个导电岛270与多个接触插塞230之间的水平偏移距离不再需要。
在本公公开中，提供了半导体结构10的制备方法。根据制备方法10，多个导电岛270形成于基底200上。此外，多个导电岛270通过第一间隙272、第二间隙274以及盖层260彼此分开。因此，通过所提供的制备方法减轻了多个导电岛270之间的短路问题。
本公开提供一种半导体结构的制备方法，包括：提供包括在其上形成一导电层的一基底；图案化该导电层以形成沿一第一方向延伸的多个导电图案；共形地形成一盖层以覆盖所述多个导电图案；形成一图案化硬遮罩于该盖层的上方；通过该图案化硬遮罩蚀刻所述多个导电图案以形成多个导电岛。在一些实施例中，所述多个导电岛借助沿着该第一方向的多个第一间隙彼此分开。在一些实施例中，所述多个导电岛借助该盖层和沿着与该第一方向不同的一第二方向的多个第二间隙彼此分开。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可从本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请的专利范围之内。

Claims (20)

1.一种半导体结构的制备方法，包括：
提供一基底，包括一导电层；
图案化该导电层以形成沿一第一方向延伸的多个导电图案；
共形地形成一盖层以覆盖所述多个导电图案；
在该盖层的上方形成一图案化硬遮罩；以及
通过该图案化硬遮罩蚀刻所述多个导电图案以形成多个导电岛，
其中，所述多个导电岛借助沿着该第一方向的多个第一间隙彼此分开，并且借助该盖层和沿着与该第一方向不同的一第二方向的多个第二间隙彼此分开。
2.如权利要求1所述的制备方法，其中该导电层包括掺杂多晶硅、钨、硅化钨、铝、钛、氮化钛或钴。
3.如权利要求1所述的制备方法，还包括形成一边缘图案，其中所述多个导电图案耦接到该边缘图案。
4.如权利要求3所述的制备方法，其中所述多个导电岛与该边缘图案分开。
5.如权利要求1所述的制备方法，其中该盖层覆盖每一个导电图案的一侧壁及一顶表面。
6.如权利要求1所述的制备方法，其中该盖层包括一绝缘材料。
7.如权利要求1所述的制备方法，其中该盖层的厚度在10埃至100埃之间。
8.如权利要求1所述的制备方法，其中形成该图案化硬遮罩还包括步骤：
在该基底的上方形成一钝化层以形成一均匀的表面；
在该钝化层的上方形成一硬遮罩层；以及
图案化该硬遮罩层以形成该图案化硬遮罩。
9.如权利要求8所述的制备方法，其中相邻导电图案之间的空间填充有该钝化层。
10.如权利要求1所述的制备方法，其中所述多个第一间隙沿该第二方向延伸，所述多个第二间隙沿该第一方向延伸。
11.如权利要求10所述的制备方法，其中所述多个第一间隙与所述多个第二间隙形成一栅格，该栅格将所述多个导电岛彼此隔开。
12.如权利要求10所述的制备方法，其中所述多个导电岛的一侧壁通过沿一第三方的所述多个第一间隙暴露，其中该第三方向不同于该第一方向和该第二方向。
13.如权利要求12所述的制备方法，其中该第二方向和该第三方向彼此垂直。
14.如权利要求10所述的制备方法，其中该盖层沿该第二方向覆盖每一个导电岛的一顶表面和一侧壁。
15.如权利要求14所述的制备方法，其中该盖层沿该第二方向覆盖所述多个第二间隙的一底表面和该侧壁。
16.如权利要求1所述的制备方法，其中该基底还包括：
一栅极结构，设置于该基底中；
一掺杂区，设置于该基底中，其中该掺杂区分别设置在该栅极结构的两侧；以及
一第一接触插塞，设置于该基底的上方并且电连接到该掺杂区中的一个。
17.如权利要求16所述的制备方法，其中每一个导电岛通过该第一接触插塞电连接到该掺杂区中的一个。
18.如权利要求16所述的制备方法，还包括：
一字节线结构设置于该基底的上方；以及
一第二接触插塞，设置于该基底的上方并且将字节线结构电连接到另一掺杂区。
19.如权利要求18所述的制备方法，其中该导电岛中的至少一个与该第二接触插塞重叠。
20.如权利要求19所述的制备方法，其中该导电岛中的至少一个与该第二接触插塞电隔离。
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