CN110739265A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供了一种半导体结构及其形成方法，所述形成方法包括：提供金属层，所述金属层包括位于其平面上不同区域的第一金属区、第二金属区和隔离区，所述隔离区设置于所述第一金属区与所述第二金属区之间，并填充有介质材料；刻蚀所述第一金属区，形成凹槽，所述凹槽底部低于所述第二金属区的顶部平面；形成导电插塞，所述导电插塞进入所述凹槽并与所述第一金属区直接接触，所述导电插塞进入所述凹槽的部分与所述第二金属区通过所述隔离区隔离。通过刻蚀第一金属区形成凹槽，再在凹槽内生长导电插塞的方法，能够将可能导致静电积聚的尖端在垂直方向上错开，以避免因转角结构带来的击穿短路现象，改善器件良率。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造工艺领域，更详细地说，本发明涉及一种半导体结构及其形成方法。
背景技术
随着器件尺寸的逐渐缩小，对光刻套刻精度的要求也在逐渐提高。
套刻不准可能带来严重的器件短路或断路问题。例如，在对接触孔工艺层进行套刻时，若套刻偏差达到一定程度，就会造成接触孔偏离接触对象或连接不应该接触的对象。即使不与其他对象直接接触，当接触孔偏离接触对象到达一定程度，也会因为偏离处形状较尖锐，产生尖端放电现象而击穿，此类击穿短路将导致器件失效而严重损害产品良率。
因此，本领域技术人员需要提供一种技术方案，能够通过工艺方法的改进，解决因套刻不准带来的击穿短路问题。
发明内容
本发明所要解决的技术问题是如何通过工艺方法的改进，解决互连结构中因套刻不准带来的击穿短路问题。
鉴于现有技术的以上问题，本发明提供了一种半导体结构的形成方法，包括：提供金属层，所述金属层包括位于其平面上不同区域的第一金属区、第二金属区和隔离区，所述隔离区设置于所述第一金属区与所述第二金属区之间，并填充有介质材料；刻蚀所述第一金属区，形成凹槽，所述凹槽底部低于所述第二金属区的顶部平面；形成导电插塞，所述导电插塞进入所述凹槽并与所述第一金属区直接接触，所述导电插塞进入所述凹槽的部分与所述第二金属区通过所述隔离区隔离。
通过刻蚀第一金属区形成凹槽，再在凹槽内生长导电插塞的方法，能够将可能导致静电积聚的尖端在垂直方向上错开，以避免因转角结构带来的击穿短路现象，改善器件良率。
在本发明的优选技术方案中，还包括：形成帽层，所述帽层覆盖所述金属层，并填充所述凹槽；采用各向异性刻蚀方法刻蚀位于所述第一金属区上的所述帽层，直至露出所述第一金属层的顶部表面。
进一步地，在本发明的优选技术方案中，以用于图案化所述导电插塞的通孔层掩膜刻蚀所述帽层。
进一步地，在本发明的优选技术方案中，所述各向异性刻蚀方法对所述帽层和所述隔离区材料的选择比为1:1～6:1。
在本发明的优选技术方案中，在刻蚀所述第一金属区、形成凹槽的步骤中使用的掩膜为第一金属区掩膜。一方面使用已有掩膜进行刻蚀能够节省掩膜制作成本，另一方面采用同一掩膜能够精确地实现对于第一金属区的刻蚀，防止套刻误差的叠加。
在本发明的优选技术方案中，在刻蚀所述第一金属区、形成凹槽的步骤中采用的掩膜为隔离区掩膜，由所述隔离区掩膜图案限定的露出或遮挡的区域包括所述隔离区及所述第一金属区。一方面使用已有掩膜进行刻蚀能够节省掩膜制作成本，另一方面采用隔离区掩膜能够很好地控制对于第二金属区上尖端的刻蚀，防止刻蚀过多或未刻蚀所述第二金属区与所述隔离区的邻接面顶部的尖端。
进一步地，在本发明的优选技术方案中，在刻蚀所述第一金属区、形成凹槽的步骤中采用的刻蚀方法包括具有各向同性的干法刻蚀或湿法刻蚀。采用各向同性刻蚀方法，能够配合所述隔离区掩膜实现对于所述第二金属区与所述隔离区的邻接面顶部尖端的刻蚀。
更进一步地，在本发明的优选技术方案中，所述具有各向同性的干法刻蚀或湿法刻蚀对于所述第一金属层和所述隔离层的材料的选择比为1:1～20:1。合适的选择比，能够在保证对所述第二金属区与所述隔离区的邻接面顶部尖端的刻蚀的同时，刻蚀一定深度的所述第一金属区，使两尖端在垂直方向上错开。
在本发明的优选技术方案中，所述第二金属区与所述隔离区的邻接面顶部具有尖端，在形成导电插塞的步骤之前，还包括：刻蚀所述尖端。
在本发明的优选技术方案中，在刻蚀所述第一金属区之前，还包括：
平坦化所述金属层，使所述第一金属区、第二金属区以及所述隔离区顶部位于同一平面。
在本发明的优选技术方案中，所述半导体结构为鳍式场效应管，所述金属层为第零层金属层，所述第一金属区为栅极接触区，所述第二金属区为源漏接触区。
在本发明的优选技术方案中，其特征在于，所述凹槽的深度为所述第一金属区高度的1/10～1/3。选择合适的刻蚀深度，能够合理控制两尖端的错开程度，同时避免材料和时间的浪费。
本发明还提供了一种半导体结构，包括金属层和导电插塞，所述金属层包括位于其平面上不同区域的第一金属区、第二金属区和隔离区，所述隔离区设置于所述第一金属区和所述第二金属区之间，并填充有介质材料，其特征在于，所述金属层在所述第一金属区处具有凹槽，所述第一金属区顶部平面低于所述第二金属区，所述导电插塞进入所述凹槽并与所述第一金属区直接接触，所述导电插塞进入所述凹槽的部分与所述第二金属区通过所述隔离区隔离。
在本发明的优选技术方案中，所述半导体结构为鳍式场效应管，所述金属层为第零层金属层，所述第一金属区为栅极接触区，所述第二金属区为源漏接触区。
附图说明
图1是一种由鳍式场效应管工艺制得的静态随机存储器中部分电路结构的示意图；
图2是图1中静态随机存储器的字线-节点连接位置沿A-A’方向截得的结构示意图；
图3是图2中静态随机存储器的字线-节点连接位置在套刻不准情况下的结构示意图；
图4～图13是本发明一个实施方式中，由鳍式场效应管工艺制得的静态随机存储器中字线-节点处连接位置的形成工艺的不同工序的结构示意图；
图14～图16是本发明的另一个实施方式中，由鳍式场效应管工艺制得的静态随机存储器中字线-节点处连接位置的形成工艺的不同工序的结构示意图。
具体实施方式
如背景技术所述，套刻不准会引起部分位置击穿短路而损害产品良率。
图1示出了一种由鳍式场效应管工艺制得的静态随机存储器(Static RandomAccess Memory，SRAM)中字线(Word Line)-节点(node)连接位置的结构，该鳍式场效应管器件结构包括若干分立的鳍部101、横跨所述鳍部101的栅极102、用于实现与鳍部101表面形成的源漏结构电连接的源漏接触区103、用于实现与栅极102结构电连接的栅极接触区104、隔离区105和用于沉积导电插塞形成位线、字线与电路节点连接的第零层通孔106。
沿A-A’方向截所述字线-节点连接位置，得到如图2所示的剖面结构，其中，鳍部101形成于衬底100之上，其间填充有隔离介质层107，鳍部101在未覆盖栅极102(参见图1)的部分外延生长有源漏外延层108，用于形成源漏极，同时对沟道施加应力作用，提高载流子迁移速率。源漏外延层108顶端形成有第零层金属层(Metal 0，M0)，其包括与源漏外延层108直接接触的源漏接触区103，与栅极102结构接触的栅极接触区104(Metal 0Gate，M0G)以及设置于所述源漏接触区103与栅极接触区104之间的隔离区105(Metal 0Cut，M0C)。在第零层金属层上方还形成有第零层通孔层(Via 0，V0)，所述第零层通孔层内形成有接触孔，接触孔中填充有金属钨，形成导电插塞106。第零层通孔层与第零层金属层之间覆盖有刻蚀阻挡层109，所述刻蚀阻挡层109的材料为氮化硅或掺碳氮化硅。
通常来说，可采用以下方法形成所述第零层金属层中不同接触区的结构：首先沉积金属薄膜，利用隔离区掩膜刻蚀所述金属薄膜，所述隔离区掩膜能够同时曝光或遮挡隔离区105和栅极接触区104两块区域；在刻蚀得到的凹孔中填充电介质，再使用栅极接触区掩膜刻蚀栅极接触区104，并填充金属，得到如图2所示的第零层金属层结构。在其他实施方式中，技术人员也可以先形成栅极接触区104，再在所述栅极接触区104周围填充介质材料，形成隔离区105保护所述栅极接触区104，最后在所述隔离区105外部填充金属形成源漏接触区103。
无论步骤顺序如何变化，由于栅极接触区104和源漏接触区103所形成的接触结构的刻蚀深度和刻蚀孔形貌要求不同，需要采用不同的掩膜版对于M0C区域和M0G区域进行定义，而在之后的导电插塞形成过程中，为了提供用于沉积导电插塞的通孔，又需要引入额外的通孔掩膜对通孔图形进行定义。隔离区掩膜、栅极接触区掩膜、通孔掩膜中任意一张掩膜在套刻时出现偏差，均会引起导电插塞106与栅极接触区104套刻不准的问题。
当套刻不准发生时，所述栅极接触区104与导电插塞106将发生不同程度的错位。以下列情形为例，当所述导电插塞106底部的特征长度约44纳米，栅极接触区104顶部的特征长度约48纳米时，试验数据显示，V0-M0C套刻对准的套刻偏移量通常大于4.5纳米，使得部分导电插塞106的底部偏出所述栅极接触区104的顶部区域范围，形成如图3所示的结构。放大图3中圆形标识区域的范围，得到并参考图4。
如图4所示，由于套刻偏移量较大，Via 0区域(导电插塞106)底部将偏出M0G(栅极接触区104)顶部，并向M0区域(源漏接触区103)靠近。Via 0偏出部分前缘填充金属后将具有第一转角结构110，而在源漏接触区103一侧，其顶部同样形成有第二转角结构111。由于第一转角结构110和第二转角结构111为尖角，容易造成局部电荷的聚积，加上套刻偏移本身带来的两者间距离的减小，第一转角结构110和第二转角结构111之间对于压差的耐受能力极差。而在SRAM通电时，第一转角结构110与第二转角结构111之间总是存在压差，在增加写书助手时，该压差甚至超过Vdd。因此，第一转角结构110和第二转角结构111之间极容易发生局部的击穿现象，导致字线与节点之间的短路。
因此，为了解决上述因导电插塞与金属层之间套刻不准带来的击穿短路的问题，本发明提供了一种半导体结构的形成方法，包括：提供金属层，所述金属层包括位于其平面上不同区域的第一金属区、第二金属区和隔离区，所述隔离区设置于所述第一金属区与所述第二金属区之间，并填充有介质材料；刻蚀所述第一金属区，形成凹槽，使所述第一金属区的顶部平面低于所述第二金属区；形成导电插塞，所述导电插塞进入所述凹槽并与所述第一金属区直接接触，所述导电插塞进入所述凹槽的部分与所述第二金属区通过所述隔离区隔离。
通过先刻蚀第一金属区，再在刻蚀位置生长导电插塞，原本可能导致静电积聚的转角结构的尖端将在竖直方向上错开，以避免因转角结构尖端邻近带来的击穿短路现象，改善器件良率。
需要说明的是，虽然上述说明以第零层金属层中的栅极接触区104与第零层通孔层中的导电插塞106的套刻不准为例，但本发明的技术方案同样能够应用在其他互连结构中，以解决因套刻不准造成的短路问题。
为使本发明的上述目的，特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施方式一
本实施方式首先提供了一种由鳍式场效应管工艺制得的静态随机存储器中第零层金属层与第零层通孔层接触结构的形成方法。
参考图5，首先，提供半导体衬底200，形成鳍部201以及STI(Shallow TrenchIsolation)隔离结构202。
所述衬底200可以是体硅或者绝缘体上硅(SOI)，所述衬底200也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施方式中所述衬底200的材料为体硅，所述鳍部201的材料为硅。
本实施例中，所述鳍部201通过对所述半导体进行图形化形成。具体的，在所述半导体衬底上形成用以定义鳍部位置的图形化的掩膜层(图中未示出)，然后以所述图形化的掩膜层为掩膜刻蚀半导体衬底，从而形成鳍部201。形成鳍部后，保留定义鳍部201的位置的图案化的掩膜层，在后续平坦化隔离结构中作为刻蚀停止层，避免对鳍部201的顶部表面造成损伤。在其他实施例中，形成鳍部201后，可以不保留定义鳍部201的位置的图案化的掩膜层。
所述STI隔离结构202的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述STI隔离结构202作为相邻鳍部之间的隔离结构，以及鳍式场效应管的栅极结构与半导体衬底之间的隔离结构。本实施方式中所述STI隔离结构202的材料为氧化硅。
形成所述STI隔离结构202的方法包括：采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底表面形成隔离介质材料，所述隔离介质材料覆盖鳍部；对所述隔离介质材料进行平坦化，形成隔离材料层，所述隔离材料层的表面与鳍部顶面齐平；回刻蚀所述隔离材料层，形成STI隔离结构202，使所述STI隔离结构202的表面低于鳍部的顶部表面，暴露出鳍部的顶面和部分侧壁。
提供具有鳍部201及STI隔离结构202的衬底200后，在所述STI隔离结构202表面形成横跨所述鳍部201的伪栅极结构，所述伪栅极结构覆盖在部分鳍部侧壁和顶部上。由于图5为静态随机存储器器件在A-A’方向上(如图1所示)的截面图，该截面位于鳍部201未覆盖伪栅极结构的位置，因此图5中未示出所述伪栅极结构。
本实施方式中，所述伪栅极结构包括伪栅氧化层以及伪栅氧化层表面的伪栅电极。
所述伪栅氧化层的材料为氧化硅，所述伪栅电极的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施方式中，所述伪栅电极的材料为多晶硅。
具体地，形成所述伪栅结构的步骤包括：形成覆盖所述鳍部201的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成第一图形层；以所述第一图形层为掩膜，图形化所述伪栅电极膜和所述伪栅氧化膜，在所述鳍部201表面形成伪栅氧化层和伪栅电极；去除所述第一图形层。本实施方式中，所述第一图形层为硬掩膜层，所述第一图形层的材料为氮化硅。
形成覆盖所述伪栅结构侧壁的侧墙，刻蚀位于侧墙两侧的鳍部201，形成凹陷结构，在所述凹陷结构内外延生长源漏应力层203。
具体地，采用各向异性刻蚀工艺去除部分厚度的鳍部201，所述各向异性刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF4、SF6和Ar，CF4流量为50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。
形成所述源漏应力层203的步骤包括：形成填充满所述凹陷结构的应力层；在形成所述应力层的过程中进行原位掺杂处理，在侧墙两侧的鳍部201内形成源漏应力层203；或者，在形成应力层之后，对所述应力层进行掺杂处理，在侧墙两侧的鳍部201内形成源漏应力层203。
所述源漏应力层203根据其所在区域为PMOS区域或NMOS区域选用不同材料制得：当所在区域为PMOS区域时，为了向沟道区提供压应力作用，所述源漏应力层203采用SiGe、SiB或SiGeB材料制得；当所在区域为NMOS区域时，为了向沟道区提供拉应力作用，所述源漏应力层203采用SiCP、SiC或SiP材料制得。本实施方式中，采用选择性外延工艺形成所述源漏应力层203。
在所述衬底200上形成接触刻蚀阻挡层(未示出)，所述接触刻蚀阻挡层还覆盖所述源漏应力层203和所述伪栅结构表面。所述接触刻蚀阻挡层用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施方式中，所述接触刻蚀阻挡层的材料为氮化硅。
参考图6，在所述接触刻蚀阻挡层上沉积第一层间介质层204，所述第一层间介质层204采用化学气相沉积方法制得，完成所述第一层间介质层204的沉积步骤时，所述第一层间介质层204的顶部高于所述源漏外延层203的顶部；平坦化所述第一层间介质层204直至露出覆盖于所述伪栅结构表面的接触刻蚀阻挡层；回刻所述源漏应力层203上方的所述第一层间介质层204，使至少一部分覆盖于所述源漏应力层203上的所述接触刻蚀阻挡层露出。
所述第一层间介质层204的回刻步骤中，刻蚀厚度不宜过厚也不宜过薄，若刻蚀厚度过厚，容易引起后续沉积的M0金属与鳍部201直接接触或距离过近，导致短路或击穿现象的产生，影响器件良率；若刻蚀厚度过薄，又容易导致源漏应力层203无法完全露出，导致源漏接触电阻较大，影响器件速度。
具体地，所述第一层间介质层204的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施方式中，所述第一层间介质层204的材料为氧化硅。
在刻蚀所述源漏应力层203上方的所述第一层间介质层204之后，还去除位于所述伪栅结构和所述源漏应力层203表面的接触刻蚀阻挡层，以便后续形成源漏和栅极的接触结构。当然，也可以在平坦化所述第一层间介质层204直至露出覆盖于所述伪栅结构表面的接触刻蚀阻挡层之后，刻蚀所述伪栅结构顶部表面的接触刻蚀阻挡层，露出所述伪栅结构顶部表面。
去除所述伪栅电极顶部表面的刻蚀阻挡层之后，还包括以下步骤：刻蚀去除所述伪栅结构，在所述伪栅结构的位置填充栅极结构。所述栅极结构包括栅介质层和栅电极。所述栅介质层的材料为高k介质材料，其中，高k介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。所述栅电极材料为金属材料，所述金属材料优选为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施方式中，所述栅电极材料为W，所述栅介质层材料为HfO2。
参考图7，在第一层间介质层204表面沉积金属薄膜，以形成第零层金属层205。
在形成第一层金属层之前，通常需要预先形成半导体器件的局部互连结构。例如，第零层金属层中的所述源漏接触区主要用于在第零层实现SRAM器件单元中各场效应管之间源漏极的互连。
具体地，沉积形成的所述金属薄膜的材料为Au、Ag、Ti、Al、W或Cu中的一种或多种。本实施方式中，制备所述金属薄膜所采用的材料为W。
参考图8，以隔离区掩膜刻蚀所述金属薄膜205，在刻蚀得到的凹孔中填充介质材料，形成初始的隔离区206，未被刻蚀的部分保留作为源漏接触区205a。
所述隔离区206的介质材料为氧化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硅、碳氮氧化硅中的一种或几种。本实施方式中，所述隔离区206的材料为氧化硅。
具体地，对所述金属薄膜205的刻蚀采用各向异性的干法刻蚀，所述干法刻蚀为等离子刻蚀，采用含氟气体作为刻蚀气体。
参考图9，以栅极接触区掩膜刻蚀所述隔离区206，直至露出所述栅极区域的顶部平面，并在刻蚀得到的接触孔中填充金属W，得到栅极接触区207。
平坦化所述第零层金属层，将所述第零层金属层的不同区域的顶部研磨至同一平面，所得到的器件结构如图9所示。其中，第零层金属层包括位于其平面上不同区域的栅极接触区207(即第一金属区)、源漏接触区205a(即第二金属区)和隔离区206，所述隔离区206设置于所述栅极接触区207和源漏接触区205a之间，并填充有介质材料。
若在图9结构的基础上直接使用通孔层掩膜制作与所述栅极接触区207接触的导电插塞，则可能因为套刻不准的问题，造成导电插塞底部与栅极接触区207间的尖端放电，而导致击穿短路，影响产品良率。
因此，本实施方式中，首先刻蚀所述栅极接触区207，降低其高度，使其顶部平面低于所述源漏接触区205a的顶部平面，再沿刻蚀得到的所述栅极接触区207的顶部平面继续生长导电插塞，使因套刻不准出现的所述导电插塞的尖端与所述栅极接触区207的尖端沿垂直方向错开或消除其中的至少一个尖端，从而避免了因尖端放电导致的击穿短路现象。
继续参考图10，在所述第零层金属层上形成抗反射层208，并在所述抗反射层上覆盖图形层209。
所述抗反射层208用于降低驻波效应，以提高光刻质量。所述图形层209为光刻胶。所述图形层209作为后续图形化所述抗反射层208的刻蚀掩膜，还作为后续刻蚀所述栅极接触区207的刻蚀掩膜。
以栅极接触区掩膜图形化所述光刻胶层，刻蚀所述抗反射层208，露出所述栅极接触区207表面。
参考图11，以各向异性干法刻蚀方法，刻蚀所述栅极接触区207，形成凹槽210，所述凹槽深度为所述栅极接触区207高度的1/10～1/3。
所述凹槽210的刻蚀深度直接决定了后续沉积的导电插塞213边缘的尖端与源漏接触区205a边缘尖端的错开程度。所述凹槽210的刻蚀深度不宜太浅或太深，若刻蚀深度太浅，两尖端的错开程度不够，当电压较高时该部位仍旧可能击穿；如刻蚀深度太深，又会造成后续沉积步骤中材料和时间的浪费。
参考图12，形成帽层211，所述帽层覆盖第零层金属层表面，并填充所述凹槽210。所述帽层211的材料为氮化硅。
参考图13，采用各向异性干法刻蚀方法，以第零层通孔掩膜刻蚀所述帽层211，直至露出所述栅极接触区207的顶部表面；沉积导电插塞213，所述导电插塞213进入所述凹槽210并与所述栅极接触区207直接接触以实现两者的电连接；所述导电插塞213进入所述凹槽210的部分与所述源漏接触区205a通过所述隔离区206隔离。
以第零层通孔层掩膜(即用于形成容纳所述导电插塞213的通孔掩膜)刻蚀所述帽层211时，可能因为套刻不准的问题，出现如图13所示的情形：所述导电插塞213一定程度地偏离所述栅极接触区207的位置，但由于所述导电插塞213进入所述凹槽210中，其边缘的第一尖端214已与所述源漏接触区205a与所述隔离区邻接面顶部的第二尖端215在垂直方向上错开，两者相距较远，因此较难发生尖端放电。因此，本实施方式通过以上刻蚀凹槽210的方式，降低了所述栅极接触区207的高度，使所述栅极接触区207与所述源漏接触区205a的边缘尖端在垂直方向上错开，从而避免了因尖端放电带来的短路失效问题，提高了器件的良率。
本实施方式中，采用各向异性的干法刻蚀方法刻蚀所述帽层211。所述各向异性干法刻蚀为等离子刻蚀，所述等离子刻蚀采用含氟反应气，采用O2、H2、Ar、N2等作为辅助气体，通过调整各反应气与辅助气体的比例，能够调整干法刻蚀过程中对于所述帽层211和对所述隔离区206材料的选择比，该选择比同样影响所述栅极接触区207与所述源漏接触区205a的边缘尖端在垂直方向上的距离。优选采用低选择比的刻蚀工艺，以保证刻蚀过程对于所述隔离区206的刻蚀深度，其具体数值范围为1:1～6:1。
在本实施方式中，在刻蚀所述帽层211之前，还包括以下步骤：
形成覆盖所述帽层211的层间介质层212，以所述第零层通孔层Via0掩膜刻蚀所述层间介质层212，得到用于后续形成导电插塞213的通孔。
本实施方式还提供了如图13所示出的半导体结构，包括第零层金属层和导电插塞213，所述第零层金属层包括位于其平面上不同区域的栅极接触区207、源漏接触区205a和隔离区206，所述隔离区206设置于所述栅极接触区207和所述源漏接触区205a之间，并填充有介质材料。其中，所述第零层金属层在所述栅极接触区207处具有凹槽210，所述栅极接触区207顶部平面低于所述源漏接触区205a，所述导电插塞213进入所述凹槽210并与所述栅极接触区207直接接触，同时，所述导电插塞213进入所述凹槽210的部分与所述源漏接触区205a通过所述隔离区206隔离。
实施方式二
本实施方式在实施方式一图9所示的半导体结构的基础上，换用隔离区掩膜对所述栅极接触区207进行刻蚀。
参考图14，所述第零层金属层上形成抗反射层208，并在所述抗反射层上覆盖图形层209，以隔离区掩膜图形化所述光刻胶层，刻蚀所述抗反射层208，露出所述栅极接触区207和所述隔离区206表面。
本实施方式中，所述隔离区掩膜能够露出所述隔离区206和所述栅极接触区207的表面。在其他实施方式中，也可以采用所述隔离区掩膜的反相掩膜执行上述操作。
参考图15，以各向同性方法刻蚀所述栅极接触区207和所述隔离区206。
所述源漏接触区205a与所述栅极接触区207采用同种金属材料制得，在刻蚀进行过程中，部分所述隔离区206的顶端以及所述抗反射层208的开口侧壁被刻蚀，使所述源漏接触区205a顶部边缘处的第二尖端215(参见图14)被露出。继续刻蚀所述第二尖端215，将所述第二尖端215刻蚀成圆角或尖锐程度较低的钝角；同时所述栅极接触区207的高度被降低，使后续沉积的导电插塞213边缘与所述圆角或尖锐程度较低的钝角在垂直方向上错开。
所述各向同性方法可以是具有一定各向同性的干法刻蚀，也可以是湿法刻蚀。为了使所述第二尖端215在刻蚀过程中能够被露出，该刻蚀步骤对于所述栅极接触区207和所述隔离层206的材料的选择不宜太高，优选为1:1～20:1。
在本发明的其他实施方式中，首先以对所述栅极接触区207的金属材料具有高选择比的各向异性刻蚀方法刻蚀所述栅极接触区207，将所述栅极接触区207刻蚀掉一定高度以后，再以各向同性刻蚀方法刻蚀所述第零层金属层。该刻蚀方法能够在刻蚀所述第二尖端215的同时，保证所述栅极接触区207的刻蚀深度，最大程度地减少击穿短路的发生。
参考图16，去除所述抗反射层208和光刻胶209，在所述第零层金属层上形成帽层211，所述帽层覆盖所述第零层金属层表面，并填充所述凹槽210；再采用各向异性干法刻蚀，以第零层通孔掩膜刻蚀所述帽层211，直至露出所述栅极接触区207的顶部表面；沉积导电插塞213，所述导电插塞进入所述凹槽210，并与所述栅极接触区207直接接触以实现两者的电连接；所述导电插塞213进入所述凹槽210的部分与所述源漏接触区205a通过所述隔离区206以及所述帽层211隔离。
以第零层通孔层掩膜(即用于形成容纳所述导电插塞213的通孔掩膜)刻蚀所述帽层211时，可能因为套刻不准的问题，使得所述导电插塞213一定程度地偏离所述栅极接触区207的位置。但由于所述第二尖端215已被刻蚀为圆角或尖锐程度较低的钝角，且所述栅极接触区207的边缘尖端已与其在垂直方向上错开，因此尖端放电现象将被较好地避免，从而减少击穿短路的发生，提高产品良率。
需要说明的是，虽然上述实施方式中，刻蚀所述栅极接触区207时所采用的掩膜为已有的隔离区掩膜或栅极接触区掩膜，以降低成本，提高生产效率，但技术人员依旧可以根据实际情况调整或重新制备具有其他图案类型的掩膜进行所述栅极接触区207的刻蚀，并相应调整工艺方法，在不背离本发明主旨的前提下，上述调整并不超出本发明的保护范围。
至此，已经结合附图描述了本发明的技术方案，但是，本领域技术人员容易理解的是，本发明的保护范围显然不局限于这些具体实施方式。在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征作出等同的更改或替换，这些更改或替换之后的技术方案都将落入本发明的保护范围之内。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供金属层，所述金属层包括位于其平面上不同区域的第一金属区、第二金属区和隔离区，所述隔离区设置于所述第一金属区与所述第二金属区之间，并填充有介质材料；
刻蚀所述第一金属区，形成凹槽，所述凹槽底部低于所述第二金属区的顶部平面；
形成导电插塞，所述导电插塞进入所述凹槽并与所述第一金属区直接接触，所述导电插塞进入所述凹槽的部分与所述第二金属区通过所述隔离区隔离。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成帽层，所述帽层覆盖所述金属层，并填充所述凹槽；
采用各向异性刻蚀方法刻蚀位于所述第一金属区上的所述帽层，直至露出所述第一金属层的顶部表面。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，以用于图案化所述导电插塞的通孔层掩膜刻蚀所述帽层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述各向异性刻蚀方法对所述帽层和所述隔离区材料的选择比为1:1～6:1。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一金属区、形成凹槽的步骤中使用的掩膜为第一金属区掩膜。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一金属区、形成凹槽的步骤中采用的掩膜为隔离区掩膜，由所述隔离区掩膜图案限定的露出或遮挡的区域包括所述隔离区及所述第一金属区。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一金属区、形成凹槽的步骤中采用的刻蚀方法包括具有各向同性的干法刻蚀或湿法刻蚀。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述具有各向同性的干法刻蚀或湿法刻蚀对于所述第一金属层和所述隔离层的材料的选择比为1:1～20:1。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二金属区与所述隔离区的邻接面顶部具有尖端，在形成导电插塞的步骤之前，还包括：刻蚀所述尖端。
10.如权利要求1-9中任一项所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一金属区之前，还包括：
平坦化所述金属层，使所述第一金属区、第二金属区以及所述隔离区顶部位于同一平面。
11.如权利要求1-9中任一项所述的半导体结构的形成方法，其特征在于，所述半导体结构为鳍式场效应管，所述金属层为第零层金属层，所述第一金属区为栅极接触区，所述第二金属区为源漏接触区。
12.如权利要求1-9中任一项所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为所述第一金属区高度的1/10～1/3。
13.一种半导体结构，包括金属层和导电插塞，所述金属层包括位于其平面上不同区域的第一金属区、第二金属区和隔离区，所述隔离区设置于所述第一金属区和所述第二金属区之间，并填充有介质材料，其特征在于，所述金属层在所述第一金属区处具有凹槽，所述第一金属区顶部平面低于所述第二金属区，所述导电插塞进入所述凹槽并与所述第一金属区直接接触，所述导电插塞进入所述凹槽的部分与所述第二金属区通过所述隔离区隔离。
14.如权利要求13所述的半导体结构，其特征在于，所述半导体结构为鳍式场效应管，所述金属层为第零层金属层，所述第一金属区为栅极接触区，所述第二金属区为源漏接触区。
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