CN113903803A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN113903803A
CN113903803A CN202010641641.0A CN202010641641A CN113903803A CN 113903803 A CN113903803 A CN 113903803A CN 202010641641 A CN202010641641 A CN 202010641641A CN 113903803 A CN113903803 A CN 113903803A
Authority
CN
China
Prior art keywords
layer
hard mask
mask layer
top surface
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010641641.0A
Other languages
English (en)
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010641641.0A priority Critical patent/CN113903803A/zh
Publication of CN113903803A publication Critical patent/CN113903803A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件及其形成方法，其中半导体器件包括：基底；栅极结构，位于基底上；源漏掺杂层，位于栅极结构两侧的基底内；导电层，位于源漏掺杂层上；第一硬掩膜层，位于栅极结构的顶部；第二硬掩膜层，位于导电层的顶部表面，第二硬掩膜层的顶部表面高于第一硬掩膜层的顶部表面，且第二硬掩膜层与第一硬掩膜层部分重叠，后续形成第一互联层和第二互联层的过程中可以避免第二互联层与栅极结构之间的桥接和短路以及第一互联层与导电层之间的短接问题，从而使得形成的半导体器件的电学性能和稳定性得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
过去几十年中，集成电路中的特征尺寸的缩放已经成为日益增长的半导体工业背后的驱动力。缩小到越来越小的特征尺寸实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
在集成电路器件的制造中，诸如多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在硅衬底或者绝缘体上硅衬底上制造多栅晶体管。
但缩小多栅晶体管的尺寸并非没有后患，随着微电子电路的这些基本构件块的尺寸减小，以及随着在给定区域中制造的基本构件块的绝对数量增大，用于形成构件块图案的光刻工艺的约束变得难以克服。现有技术中多栅晶体管的电学性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件，包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的所述基底内；导电层，位于所述源漏掺杂层上；第一硬掩膜层，位于所述栅极结构的顶部；第二硬掩膜层，位于所述导电层的顶部表面，所述第二硬掩膜层的顶部表面高于所述第一硬掩膜层的顶部表面，且所述第二硬掩膜层与所述第一硬掩膜层部分重叠。
可选的，所述第二硬掩膜层的顶部表面比所述第一硬掩膜层的顶部表面高3nm～10nm。
可选的，所述第二硬掩膜层侧壁与所述栅极结构侧壁之间的夹角为0°～10°。
可选的，还包括：第一互联层，位于所述第一硬掩膜层内，且位于所述源漏掺杂层之间的所述栅极结构的顶部。
可选的，还包括：第二互联层，位于所述第二硬掩膜层内且位于所述导电层顶部。
可选的，还包括第一层间介质层，位于所述第一硬掩膜层的顶部，所述第一层间介质层的刻蚀速率大于所述第一硬掩膜层的刻蚀速率。
可选的，还包括第二层间介质层，位于所述第一层间介质层和所述第二硬掩膜层的顶部。
相应的，本发明还提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构和位于所述栅极结构两侧的所述基底内的源漏掺杂层；在所述栅极结构的顶部表面形成第一硬掩膜层；在所述基底上形成第一层间介质层，所述第一层间介质层覆盖所述第一硬掩膜层；刻蚀所述第一层间介质层，至暴露出所述源漏掺杂层的顶部表面，形成第一开口；在部分所述第一开口内形成导电层，所述导电层的顶部表面低于所述第一层间介质层的顶部表面；在所述导电层上形成第二硬掩膜层，所述第二硬掩膜层填充满剩余的所述第一开口，所述第二硬掩膜层的顶部表面高于所述第一硬掩膜层的顶部表面，且所述第二硬掩膜层与所述第一硬掩膜层部分重叠。
可选的，所述第二硬掩膜层的顶部表面比所述第一硬掩膜层的顶部表面高3nm～10nm。
可选的，所述第二硬掩膜层侧壁与所述栅极结构侧壁之间的夹角为0°～10°。
可选的，刻蚀部分所述第二硬掩膜层，在所述第二硬掩膜层内形成第二开口，所述第二开口的底部暴露出所述导电层的顶部表面；在所述第二开口内形成第二互联层；刻蚀所述源漏掺杂层之间的所述第一硬掩膜层，至暴露所述栅极结构的顶部表面，形成第三开口，在所述第三开口内形成第一互联层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体器件中，后续形成第一互联层和第二互联层的过程性中国，由于第二硬掩膜层的顶部表面高于第一硬掩膜层的顶部表面，且第二硬掩膜层与第一硬掩膜层部分重叠，一方面将第一互联层形成在第一硬掩膜层内，且位于源漏掺杂层之间的栅极结构的顶部，与栅极结构实现电连接，这样有助于将栅极结构的尺寸缩小，从而适应较小半导体器件尺寸的制造；另外一方面利用位于栅极结构的顶部的第一硬掩膜层的顶部表面低于位于导电层的顶部表面的第二硬掩膜层的顶部表面，且第二硬掩膜层与第一硬掩膜层部分重叠，这样在导电层的顶部形成第二互联层的时候，使得第二互联层与栅极结构之间具有安全距离，避免第二互联层与栅极结构之间的桥接和短路；同时在栅极结构上形成第一互联层时，保证第一互联层与导电层之间的安全距离，避免第一互联层与导电层之间的短接问题，从而使得形成的半导体器件的电学性能和稳定性得到提高。
本发明的形成方法中，在基底上形成栅极结构之后，在栅极结构两侧的基底内形成源漏掺杂层，在源漏掺杂层上形成导电层，在栅极结构的顶部表面形成第一硬掩膜层，在导电层的顶部形成第二硬掩膜层，利用第二硬掩膜层的顶部表面高于第一硬掩膜层的顶部表面，且第二硬掩膜层与第一硬掩膜层部分重叠，这样一方面后续在第一硬掩膜层内形成位于栅极结构顶部的第一互联层，且第一互联层位于源漏掺杂层之间的栅极结构上，不仅使得第一互联层形成在源区(active)的栅极结构上，使得栅极结构的尺寸缩小，适用于更小尺寸的半导体器件的制造，而且由于第一硬掩膜层和第二硬掩膜层之间部分重叠，使得在第一硬掩膜内形成的第一互联层与导电层之间的距离得到增大，从而可以避免第一互联层与导电层之间的短接问题；另外一方面，由于第二硬掩膜层的高度高于第一硬掩膜层的高度，后续在第二硬掩膜层内形成第二互联层，实现与导电层之间电连接时，由于第二硬掩膜层的存在，增大了第二互联层与栅极结构之间的距离，从而可以避免栅极结构与第二互联层之间的短接，使得最终形成的半导体器件的电学性能和稳定性得到提高，扩散半导体器件的使用范围。
附图说明
图1至图2是一实施例中半导体结构的剖面图；
图3至图4是另一实施例中半导体结构的剖面图；
图5至图22是本发明一实施例的一种半导体器件的形成过程的结构示意图。
具体实施方式
现有技术中COAG结构的MOSFET的电学性能仍有待提升。以下将结合附图进行具体说明。
图1至图2是一实施例中半导体结构的剖面图。
图1为图2的俯视图；图2是图1在A-A剖线的剖面图。
请参考图1至图2，衬底100；鳍部101，位于所述衬底100上；栅极结构102，横跨鳍部101；侧墙103，位于栅极结构102的侧壁上；源漏掺杂层104，位于栅极结构102两侧的所述鳍部101内；导电层105，位于所述源漏掺杂层104的顶部；第一硬掩膜层106，位于栅极结构102的顶部表面；第二硬掩膜层107，位于导电层105的顶部，所述第二硬掩膜层107且位于所述侧墙103的顶部；介质层108，位于所述第一硬掩膜层106和所述第二硬掩膜层107上；第二互联层109，位于第二硬掩膜层107内且位于所述导电层105的顶部。
在上述实施例中，从图2可以看出，在形成第二互联层109之后，由于第二互联层109与栅极结构102之间的距离较小(图中虚线圈部分)，导致在电连接的过程中容易出现在第二互联层109与栅极结构102之间发生短接，而影响半导体器件的使用性。
另一种半导体结构形成方法，以下将结合附图进行具体说明。
图3至图4是另一实施例中半导体结构的剖面图。
图3为图4的俯视图；图4是图3在A-A剖线的剖面图。
请参考图3和图4，衬底200；鳍部201，位于所述衬底200上；栅极结构202，横跨鳍部201；侧墙203，位于栅极结构202的侧壁上；源漏掺杂层204，位于栅极结构202两侧的所述鳍部201内；导电层205，位于所述源漏掺杂层204的顶部；第一硬掩膜层206，位于栅极结构202的顶部表面；第二硬掩膜层207，位于导电层205的顶部，且未覆盖所述侧墙203的顶部；介质层208，位于所述第一硬掩膜层206、所述第二硬掩膜层207上；第一互联层209，位于第一硬掩膜层206内且位于所述源漏掺杂层204之间的所述栅极结构202的顶部。
在上述实施例中，从图4可以看出，在形成第一互联层209之后，由于第一互联层209与导电层205之间的距离较小，导致在电连接的过程中容易出现在第一互联层209与导电层205之间发生短接(图中虚线圈部分)，而影响半导体器件的使用性。
为了克服上述问题，本发明中利用第二硬掩膜层的顶部表面高于第一硬掩膜层的顶部表面，且第二硬掩膜层与第一硬掩膜层部分重叠，这样一方面在第一硬掩膜层内形成位于栅极结构顶部的第一互联层，且第一互联层位于源漏掺杂层之间的栅极结构上，不仅使得第一互联层形成在源区(active)的栅极结构上，使得栅极结构的尺寸缩小，适用于更小尺寸的半导体器件的制造，而且由于第一硬掩膜层和第二硬掩膜层之间部分重叠，使得在第一硬掩膜内形成的第一互联层与导电层之间的距离得到增大，从而可以避免第一互联层与导电层之间的短接问题；另外一方面，由于第二硬掩膜层的高度高于第一硬掩膜层的高度，在第二硬掩膜层内形成第二互联层，实现与导电层之间电连接时，由于第二硬掩膜层的存在，增大了第二互联层与栅极结构之间的距离，从而可以避免栅极结构与第二互联层之间的短接，使得最终形成的半导体器件的电学性能和稳定性得到提高，扩散半导体器件的使用范围。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体的实施例做详细地说明。
图5至图22是本发明一实施例的一种半导体器件的形成过程的结构示意图。
请参考图5，提供基底300。
在本实施例中，所述基底300包括衬底301和位于所述衬底301上的若干分立排布的鳍部302，所述鳍部302沿第二方向X延伸。
在其他实施例中，所述衬底301上还可不形成有所述鳍部302。
在本实施例中，所述衬底301采用的材料为单晶硅。
在其他实施例中，所述衬底301还可以为多晶硅或非晶硅。所述衬底301的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。
在本实施例中，所述鳍部302的材料为硅；在其他实施例中，所述鳍部302的材料还可为硅锗等半导体材料。
在本实施例中，形成所述鳍部302的方法包括：所述衬底301上形成鳍部材料膜(未图示)；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述鳍部材料膜，至暴露出所述衬底301表面，形成鳍部302。
在本实施例中，还在所述衬底301上形成隔离结构303，所述隔离结构303覆盖所述鳍部302的部分所述侧壁。
在本实施例中，所述隔离结构303的材料采用氮化硅。
在其他实施例中，所述隔离结构303的材料还可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，所述隔离结构303的作用在于形成电学隔离。
形成所述隔离结构303的方法包括：在所述衬底301上形成覆盖鳍部结构302的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构303。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在衬底301上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
请参考图6至图11，在所述基底300上形成栅极结构，所述栅极结构两侧的所述基底内具有源漏掺杂层。
请参考图6和图7，图6是图7的俯视图，图7是图6在剖线A-A的剖面图，在所述基底300上形成伪栅极结构304。
在本实施例中，在所述衬底301上形成横跨所述鳍部302的伪栅极结构304。
在本实施例中，所述伪栅极结构304包括：位于所述鳍部302上的伪栅介质层305、位于所述伪栅介质层305上的伪栅层306、位于所述伪栅层306上的保护层307。
在本实施例中，所述伪栅介质层305的材料为氧化硅。
在本实施例中，所述伪栅层306的材料为多晶硅。
在本实施例中，所述保护层307的材料包括：氮化硅或氧化硅；在其它实施例中，所述保护层307的材料还可以为碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，所述保护层307在后续形成源漏掺杂层的过程中保护所述伪栅层306，同时作为后续平坦化介质层的停止层。
在本实施例中，还在所述伪栅层306与所述保护层307侧壁上形成侧墙308。
在本实施例中，所述侧墙308的材料为氧化硅；在其他实施例中，所述侧墙308的材料还可以为氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
所述侧墙308用于定义后续形成的源漏掺杂层的位置，且所述侧墙308用作保护所述伪栅层306侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
所述侧墙308的形成方法包括：在所述伪栅介质层305顶部表面、所述伪栅层306侧壁以及所述保护层307侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述保护层307和所述鳍部302的顶部表面为止，形成所述侧墙308。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
回刻蚀所述侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数为：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W～400W，刻蚀腔体的压强为30mTorr～200mTorr，刻蚀温度为40℃～60℃。
请参考图6，在本实施例中，所述伪栅极结构304只有第一区I，这是因为后续在栅极结构上形成第一互联层的过程中，第一互联层是形成在源漏掺杂层之间的栅极结构的顶部，从而将最终形成的栅极结构的长度缩回来，提高了半导体器件的集成度，为制造更高集成度的半导体器件做准备。
请参考图8，图8与图7的视图方向一致，在所述伪栅极结构304两侧的所述基底200内形成所述源漏掺杂层309。
在本实施例中，刻蚀所述伪栅极结构304两侧的所述鳍部302，在所述鳍部302内形成所述源漏掺杂层309。
所述源漏掺杂层309具有源漏掺杂离子。
形成所述源漏掺杂层309的工艺包括外延生长工艺；在源漏掺杂层309内掺杂源漏掺杂离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层309的材料包括：硅、锗或硅锗；所述源漏掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层309的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为N型离子，包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层309的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层309的材料为硅，所述源漏掺杂离子为磷离子。
本实施例中，刻蚀所述鳍部302的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的气体流量为10sccm～1000sccm，Ar的气体流量为10sccm～1000sccm。
请参考图9，在所述基底300上以及所述源漏掺杂层309上形成介质层310，所述介质层310暴露出所述伪栅极结构304的顶部表面。
在本实施例中，在所述衬底301上以及所述源漏掺杂层309上形成所述介质层310，所述介质层310覆盖所述伪栅极结构304的侧壁，且暴露出所述保护层307的顶部表面。
在本实施例中，形成所述介质层310的方法包括：在所述衬底301上以及所述源漏掺杂层309上形成介质层材料层，所述介质层材料层覆盖所述伪栅极结构304的顶部表面，对所述介质层材料层进行平坦化，至暴露出所述保护层307的顶部表面，形成所述介质层310。
在本实施例中，所述介质层310的材料为氧化硅；在其他实施例中，所述介质层310的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
在本实施例中，所述介质层310的形成工艺为化学气相沉积工艺；在其他实施例中，所述介质层310的形成工艺还可为化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺中的一种或者多种组合。
请参考图10，刻蚀去除所述伪栅极结构304，至暴露出所述基底300表面，形成栅极开口311。
在本实施例中，去除所述伪栅层306以及伪栅介质层305，在所述侧墙2308间形成所述栅极开口311。
在本实施例中，去除所述伪栅极结构304的工艺为湿法刻蚀工艺，具体的采用四甲基氢氧化铵(TMAH)为刻蚀溶液。
在其他实施例中，去除所述伪栅极结构304的工艺还可为干法刻蚀工艺。
请参考图11，在所述栅极开口311内形成栅极结构312，所述栅极结构312的顶部表面低于所述介质层310的顶部表面。
在本实施例中，所述栅极结构312包括栅介质层(图中未示出)和位于所述栅介质层上的栅极层(图中未示出)。
在本实施例中，所述栅介质层的材料包括高K介质材料，如：氧化物–Al2O3，HfO2，Ta2O5，TiO2，ZrO2等。
在其他实施例中，所述栅介质层的材料还可以包括其他介电常数高于3.9的介质材料。
在本实施例中，所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
在本实施例中，形成所述栅极结构312的方法包括：在所述栅极开口311的侧壁和底部上形成所述栅介质层，在所述栅介质层上形成初始栅极材料层，对初始栅极材料层进行平坦化，至栅极材料层的顶部表面与所述介质层310的顶部低于为止，形成所述栅极层312。
在本实施例中，所述栅极结构312填充大约三分之二的所述栅极开口311，剩余的空间为了后续在所述栅极结构312的顶部表面形成第一硬掩膜层提供空间。
请参考图12，在所述栅极结构312的顶部表面形成第一硬掩膜层313，所述第一硬掩膜层313的顶部表面与所述介质层310的顶部表面齐平。
在本实施例中，所述第一硬掩膜层313的材料为氮化硅。
在其他实施例中，所述第一硬掩膜层313的材料还可以为碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，形成所述第一硬掩膜层313的步骤包括：在所述栅极结构312和所述介质层310上形成初始第一硬掩膜层材料，平坦化所述初始第一硬掩膜层材料至暴露出所述介质层310的顶部表面，在所述栅极结构312的顶部表面形成第一硬掩膜层313。
在本实施例中，形成所述第一硬掩膜层313的工艺为化学气相沉积工艺；在其他实施例中，形成所述第一硬掩膜层313的工艺还可为物理气相沉积工艺或原子层沉积工艺。
请参考图13，在所述基底300上形成第一层间介质层314，所述第一层间介质层314覆盖所述第一硬掩膜层313。
在本实施例中，在所述第一硬掩膜层313上、所述介质层310上以及所述侧墙308的顶部表面形成第一介质层314。
所述第一层间介质层314的材料为介电常数小于2.5的材料。
在本实施例中，所述第一层间介质层314的材料为氧化硅；在其他实施例中，所述第一层间介质层314的材料还可为黑金刚石(black diamond)、碳硅氧氢化物(SiCOH)、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷或甲基硅倍半氧烷等。
在本实施例中，形成所述第一层间介质层314的工艺为化学气相沉积工艺；在其他实施例中，形成所述第一层间介质层314的工艺还可为物理气相沉积工艺或者原子层沉积工艺。
请参考图14，刻蚀所述第一层间介质层314，至暴露出所述源漏掺杂层309的顶部表面，形成第一开口315。
在本实施例中，刻蚀所述第一层间介质层314的过程中同时刻蚀位于所述源漏掺杂层309上的所述310介质层，至暴露出所述源漏掺杂层309的顶部表面，形成所述第一开口315。
在本实施例中，所述第一开口315为后续形成导电层和第二硬掩膜层提供空间。
在本实施例中，形成所述第一开口315的工艺为湿法刻蚀工艺；在其他实施例中，还可采用干法刻蚀工艺形成所述第一开口315。
在本实施例中，所述第一层间介质层314的刻蚀速率大于所述第一硬掩膜层313的刻蚀速率，所以采用湿法刻蚀能够在很好的去除所述第一层间介质层314的过程中，避免对所述第一硬掩膜层313的表面质量造成损伤，从而提高最终形成的半导体器件的质量。
请参考图15，在部分所述第一开口315内形成导电层316，所述导电层316的顶部表面低于所述第一层间介质层314的顶部表面。
在本实施例中，所述导电层316的顶部表面低于所述第一硬掩膜层313的顶部表面，目的在于为后续形成第二硬掩膜层提供空间。
在本实施例中，所述导电层316的材料为金属，包括铜、钨或铝。
在本实施例中，形成所述导电层316的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，所述导电层316的作用在于后续实现所述源漏掺杂层309与外部的电连接。
请参考图16，在所述导电层316上形成第二硬掩膜层317，所述第二硬掩膜层317填充满剩余的所述第一开口315，所述第二硬掩膜层317的顶部表面高于所述第一硬掩膜层313的顶部表面，且所述第二硬掩膜层317与所述第一硬掩膜层313部分重叠。
在本实施例中，所述第二硬掩膜层317的顶部表面比所述第一硬掩膜层313的顶部表面高3nm～10nm，当所述第二硬掩膜层317的顶部表面比所述第一硬掩膜层313的顶部表面高的高度小于3nm，此时形成的所述第二硬掩膜层317的高度太低，不能够起到隔离的作用；当所述第二硬掩膜层317的顶部表面比所述第一硬掩膜层313的顶部表面高的高度大于10nm，此时形成的所述第二硬掩膜层317的体积太多，使得形成的电阻较大，影响最终形成的半导体器件的性能。
在本实施例中，所述第二硬掩膜层317侧壁与所述栅极结构312侧壁之间的夹角θ为0°～10°。
在本实施例中，所述第二硬掩膜层317侧壁与所述侧墙308的侧壁之间的夹角为0°～10°，利用所述第二硬掩膜层317侧壁与所述侧墙308的侧壁之间的夹角为0°～10°，这样在形成所述第二硬掩膜层317的过程中，所述第二硬掩膜层317才会与所述第一硬掩膜层313之间部分重叠。
在本实施例中，所述第二硬掩膜层317与所述第一硬掩膜层313沿着所述鳍部301的延伸方向X部分重叠。
在本实施例中，所述第二硬掩膜层317的材料为碳化硅。
在其他实施例中所述第二硬掩膜层317的材料还可以为氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，形成所述第二硬掩膜层317的步骤包括：在所述第一层间介质层314上/在所述导电层316上形成初始第二硬掩膜层材料(图中未示出)，平坦化所述初始第二硬掩膜层材料，至暴露出所述第一层间介质层314的顶部表面，在所述导电层316上形成所述第二硬掩膜层317。
在本实施例中，所述初始第二硬掩膜层材料的形成工艺为化学气相沉积工艺，具体工艺参数包括:采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
在本实施例中，利用所述第二硬掩膜层317的顶部表面高于所述第一硬掩膜层313的顶部表面，且所述第二硬掩膜层317与所述第一硬掩膜层313部分重叠(即在图16中沿着X方向有部分重叠)，后续在所述第一硬掩膜层313内形成位于所述源漏掺杂层309之间的所述栅极结构312顶部的第一互联层，使得第一互联层与所述导电层316之间的间距得到增大，从而避免了第一互联层与所述导电层316之间的短接问题；并且由于所述第二硬掩膜层317的顶部表面高于所述第一硬掩膜层313的顶部表面，且所述第二硬掩膜层317与所述第一硬掩膜层313部分重叠，同时使得后续在所述第二硬掩膜层317内形成位于所述导电层316上的第二互联层与所述栅极结构312之间的距离得到增大，也保证第二互联层与所述栅极结构312之间也不会出现短接的问题，从而使得最终形成的半导体器件的电学性能和使用的稳定性得到提高。
请参考图17，在所述第一层间介质层314以及所述第二硬掩膜层317上形成第二层间介质层318。
在本实施例中，所述第二层间介质层318的材料与所述第一层间介质层314的材料相同。
在本实施例中，所述第二层间介质层318的材料为氧化硅；在其他实施例中，所述第二层间介质层318的材料还可为黑金刚石(black diamond)、碳硅氧氢化物(SiCOH)、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷或甲基硅倍半氧烷等。
请参考图18至图19，刻蚀部分所述第二层间介质层318，在所述第二层间介质层318内形成第二开口319，所述第二开口319的底部暴露出所述导电层316的顶部表面。
图18是图19在A-A的剖面图，图19是图18的俯视图。
在本实施例中，形成所述第二开口319的工艺为干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺形成所述第二开口319。
在本实施例中，刻蚀所述第二层间介质层318的过程中，同时刻蚀去除所述第二硬掩膜层317，至暴露出所述导电层316的顶部表面。
在本实施例中，形成所述第二开口319的目的在于为形成第二互联层提供空间。
请参考图20，在所述第二开口319内形成第二互联层320。
图20的视图方向与图18的视图方向相同。
在本实施例中，所述第二互联层320的材料为金属，包括铝、铜、镍等。
在本实施例中，所述第二互联层320的作用在于将不同的器件连接在一起，形成电路，同时也可以将外部的电信号传输到半导体器件的内部的不同部位，从而形成具有一定功能的半导体器件。
在本实施例中，形成所述第二互联层320的工艺为电镀工艺，这是因为采用电镀工艺能够形成致密度好、均匀度高的所述第二互联层320。
在本实施例中，由于所述第二硬掩膜层317的顶部表面高于所述第一硬掩膜层313的顶部表面，且所述第二硬掩膜层317与所述第一硬掩膜层313部分重叠，同时使得所述第二互联层320与所述栅极结构312之间的距离(D)得到增大，保证所述第二互联层320与所述栅极结构312之间也不会出现短接的问题，从而使得最终形成的半导体器件的电学性能和使用的稳定性得到提高。
请参考图21至图22，刻蚀所述源漏掺杂层309之间的所述第一硬掩膜层313，至暴露所述栅极结构312的顶部表面，形成第三开口，在所述第三开口内形成第一互联层321。
图21是图22在A-A的剖面图，图22是图21的俯视图。
在本实施例中，刻蚀部分所述第二层间介质层318以及刻蚀所述源漏掺杂层309之间的所述第一硬掩膜层313，至暴露所述栅极结构312的顶部表面，形成第三开口，在所述第三开口内形成第一互联层321。
在本实施例中，采用自对准刻蚀工艺，由于所述第二介质层318的刻蚀速率比所述第一硬掩膜层313和所述侧墙308的刻蚀速率都要大，从而保证不损伤到所述侧墙308。
在本实施例中，所述第一互联层321的材料为金属，包括铝、铜、镍等。
在本实施例中，所述第一互联层321的作用在于也是将不同的器件连接在一起，形成电路，同时也可以将外部的电信号传输到半导体器件的内部的不同部位，从而形成具有一定功能的半导体器件。
在本实施例中，形成所述第一互联层321的工艺为电镀工艺，这是因为采用电镀工艺能够形成致密度好、均匀度高的所述第一互联层321。
在本实施例中，由于所述第二硬掩膜层317的顶部表面高于所述第一硬掩膜层313的顶部表面，所述第二硬掩膜层317与所述第一硬掩膜层313部分重叠，同时在刻蚀所述第二介质层318形成所述第一互联层321的过程中由于所述第二介质层318的刻蚀速率比所述第一硬掩膜层313和所述侧墙308的刻蚀速率都要大，从而保证不损伤到所述侧墙308，使得所述第一互联层321与所述导电层316之间的间距(d)得到增大，从而避免了所述第一互联层321与所述导电层316之间的短接问题，提升形成的半导体器件的电学使用性能。
在本实施例中，刻蚀所述第二层间介质层318以及刻蚀所述源漏掺杂层309之间的所述第一硬掩膜层313，至暴露所述栅极结构312的顶部表面，形成第三开口，所述第三开口内形成第一互联层321。
相应的，本发明还提供一种半导体器件，包括：基底300；栅极结构312，位于所述基底300上；源漏掺杂层309，位于所述栅极结构312两侧的所述基底300内；导电层316，位于所述源漏掺杂层309上；第一硬掩膜层313，位于所述栅极结构312的顶部；第二硬掩膜层317，位于所述导电层316的顶部表面，所述第二硬掩膜层317的顶部表面高于所述第一硬掩膜层313的顶部表面，且所述第二硬掩膜层317与所述第一硬掩膜层313部分重叠。
在本实施例中，第一互联层321，位于所述第一硬掩膜层313内，且位于所述源漏掺杂层309之间的所述栅极结构312的顶部。
在本实施例中，第二互联层320，位于所述第二硬掩膜层317内且位于所述导电层316顶部。
在本实施例中，一方面将第一互联层321形成在第一硬掩膜层313内，且位于源漏掺杂层309之间的栅极结构312的顶部，与栅极结构312实现电连接，这样有助于将栅极结构312的尺寸缩小，从而适应较小半导体器件尺寸的制造；另外一方面利用位于栅极结构312的顶部的第一硬掩膜层313的顶部表面低于位于导电层316的顶部表面的第二硬掩膜层317的顶部表面，且第二硬掩膜层317与第一硬掩膜层313部分重叠，这样在导电层316的顶部形成第二互联层320的时候，使得第二互联层320与栅极结构312之间具有安全距离，避免第二互联层320与栅极结构312之间的桥接和短路；同时在栅极结构312上形成第一互联层321时，保证第一互联层321与导电层316之间的安全距离，避免第一互联层321与导电层316之间的短接问题，从而使得形成的半导体器件的电学性能和稳定性得到提高。
所述第二硬掩膜层317的顶部表面比所述第一硬掩膜层313的顶部表面高3nm～10nm；当所述第二硬掩膜层317的顶部表面比所述第一硬掩膜层313的顶部表面高的高度小于3nm，此时形成的所述第二硬掩膜层317的高度太低，不能够起到隔离的作用；当所述第二硬掩膜层317的顶部表面比所述第一硬掩膜层313的顶部表面高的高度大于10nm，此时形成的所述第二硬掩膜层317的体积太多，使得形成的电阻较大，影响最终形成的半导体器件的性能。
所述第二掩膜层317侧壁与所述栅极结构312侧壁之间的夹角为0°～10°，即所述第二掩膜层317侧壁与所述侧墙308的侧壁之间的夹角为0°～10°，这样在形成所述第二硬掩膜层317的过程中，所述第二硬掩膜层317才会与所述第一硬掩膜层313之间部分重叠。
还包括第一层间介质层314，位于所述第一硬掩膜层313的顶部，所述第一层间介质层314的刻蚀速率大于所述第一硬掩膜层313的刻蚀速率。
在本实施例中，所述第一层间介质层314的刻蚀速率大于所述第一硬掩膜层313的刻蚀速率，所以采用湿法刻蚀能够在很好的去除所述第一层间介质层314的过程中，避免对所述第一硬掩膜层313的表面质量造成损伤，从而提高最终形成的半导体器件的质量。
还包括第二层间介质层318，位于所述第一层间介质层314和所述第二硬掩膜层317的顶部。
在本实施例中，所述第二层间介质层318的材料与所述第一层间介质层314的材料相同。
在本实施例中，所述第二层间介质层318的材料为氧化硅；在其他实施例中，所述第二层间介质层318的材料还可为黑金刚石(black diamond)、碳硅氧氢化物(SiCOH)、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷或甲基硅倍半氧烷等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
源漏掺杂层，位于所述栅极结构两侧的所述基底内；
导电层，位于所述源漏掺杂层上；
第一硬掩膜层，位于所述栅极结构的顶部；
第二硬掩膜层，位于所述导电层的顶部表面，所述第二硬掩膜层的顶部表面高于所述第一硬掩膜层的顶部表面，且所述第二硬掩膜层与所述第一硬掩膜层部分重叠。
2.如权利要求1所述的半导体器件，其特征在于，所述第二硬掩膜层的顶部表面比所述第一硬掩膜层的顶部表面高3nm～10nm。
3.如权利要求1所述的半导体器件，其特征在于，所述第二硬掩膜层侧壁与所述栅极结构侧壁之间的夹角为0°～10°。
4.如权利要求1所述的半导体器件，其特征在于，还包括：第一互联层，位于所述第一硬掩膜层内，且位于所述源漏掺杂层之间的所述栅极结构的顶部。
5.如权利要求1所述的半导体器件，其特征在于，还包括：第二互联层，位于所述第二硬掩膜层内且位于所述导电层顶部。
6.如权利要求1所述的半导体器件，其特征在于，还包括第一层间介质层，位于所述第一硬掩膜层的顶部，所述第一层间介质层的刻蚀速率大于所述第一硬掩膜层的刻蚀速率。
7.如权利要求6所述的半导体器件，其特征在于，还包括第二层间介质层，位于所述第一层间介质层和所述第二硬掩膜层的顶部。
8.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构和位于所述栅极结构两侧的所述基底内的源漏掺杂层；
在所述栅极结构的顶部表面形成第一硬掩膜层；
在所述基底上形成第一层间介质层，所述第一层间介质层覆盖所述第一硬掩膜层；
刻蚀所述第一层间介质层，至暴露出所述源漏掺杂层的顶部表面，形成第一开口；
在部分所述第一开口内形成导电层，所述导电层的顶部表面低于所述第一层间介质层的顶部表面；
在所述导电层上形成第二硬掩膜层，所述第二硬掩膜层填充满剩余的所述第一开口，所述第二硬掩膜层的顶部表面高于所述第一硬掩膜层的顶部表面，且所述第二硬掩膜层与所述第一硬掩膜层部分重叠。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第二硬掩膜层的顶部表面比所述第一硬掩膜层的顶部表面高3nm～10nm。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第二硬掩膜层侧壁与所述栅极结构侧壁之间的夹角为0°～10°。
11.如权利要求8所述的半导体器件的形成方法，其特征在于，还包括：刻蚀部分所述第二硬掩膜层，在所述第二硬掩膜层内形成第二开口，所述第二开口的底部暴露出所述导电层的顶部表面；在所述第二开口内形成第二互联层；刻蚀所述源漏掺杂层之间的所述第一硬掩膜层，至暴露所述栅极结构的顶部表面，形成第三开口，在所述第三开口内形成第一互联层。
CN202010641641.0A 2020-07-06 2020-07-06 半导体器件及其形成方法 Pending CN113903803A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010641641.0A CN113903803A (zh) 2020-07-06 2020-07-06 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010641641.0A CN113903803A (zh) 2020-07-06 2020-07-06 半导体器件及其形成方法

Publications (1)

Publication Number Publication Date
CN113903803A true CN113903803A (zh) 2022-01-07

Family

ID=79186584

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010641641.0A Pending CN113903803A (zh) 2020-07-06 2020-07-06 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN113903803A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264480A1 (en) * 2013-03-14 2014-09-18 United Microelectronics Corp. Semiconductor device and method of forming the same
US20150332962A1 (en) * 2014-05-16 2015-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for Semiconductor Device
US20200168720A1 (en) * 2018-11-23 2020-05-28 Samsung Electronics Co., Ltd. Integrated circuit device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264480A1 (en) * 2013-03-14 2014-09-18 United Microelectronics Corp. Semiconductor device and method of forming the same
US20150332962A1 (en) * 2014-05-16 2015-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for Semiconductor Device
US20200168720A1 (en) * 2018-11-23 2020-05-28 Samsung Electronics Co., Ltd. Integrated circuit device

Similar Documents

Publication Publication Date Title
TWI689043B (zh) 電晶體及其製造方法
US11616061B2 (en) Cut metal gate with slanted sidewalls
KR101534946B1 (ko) 반도체 디바이스의 컨택 구조물
US7875547B2 (en) Contact hole structures and contact structures and fabrication methods thereof
CN108231892B (zh) 具有弧形底面的合并的外延部件的半导体器件及其制造方法
JP4215787B2 (ja) 半導体集積回路装置およびその製造方法
CN109390235B (zh) 半导体结构及其形成方法
JP7394550B2 (ja) 半導体装置
TW202129840A (zh) 半導體裝置及其形成方法
CN109148296B (zh) 半导体结构及其形成方法
TW202217974A (zh) 半導體裝置及其形成方法
US11935920B2 (en) Semiconductor device and method
CN114093807A (zh) 半导体器件及其形成方法
CN114334958A (zh) 半导体结构与其形成方法
CN113903803A (zh) 半导体器件及其形成方法
TW202127546A (zh) 半導體裝置及其形成方法
TWI839692B (zh) 半導體裝置及其製造方法
CN113937162A (zh) 半导体器件及其形成方法
US11942372B2 (en) Dielectric protection layer in middle-of-line interconnect structure manufacturing method
TWI836944B (zh) 半導體元件結構及其形成方法
US20230268225A1 (en) Semiconductor device and method of forming the same
CN114068709B (zh) 半导体器件及其形成方法
US20230377989A1 (en) Source/Drain Regions and Methods of Forming Same
US10943816B2 (en) Mask removal for tight-pitched nanostructures
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination