CN113937162A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中半导体器件包括：第一栅极结构；源漏掺杂层，位于所述第一栅极结构的两侧；第一导电层，位于所述第一栅极结构的顶部且位于所述源漏掺杂层之间；第二导电层，位于所述源漏掺杂层的顶部；隔离层，位于所述第一导电层与所述第二导电层之间。这种结构的半导体器件保证最终形成的栅极结构的长度变小，有助于提高最终形成的半导体器件的密度，同时由于隔离层的存在，将第一导电层与第二导电层之间进行隔离，避免了第一导电层与第二导电层之间发生桥接，从而保证最终形成的半导体器件具有良好的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
过去几十年中，集成电路中的特征尺寸的缩放已经成为日益增长的半导体工业背后的驱动力。缩小到越来越小的特征尺寸实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
在集成电路器件的制造中，诸如多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在硅衬底或者绝缘体上硅衬底上制造多栅晶体管。
但缩小多栅晶体管的尺寸并非没有后患。随着微电子电路的这些基本构件块的尺寸减小，以及随着在给定区域中制造的基本构件块的绝对数量增大，用于形成构件块图案的光刻工艺的约束变得难以克服。现有技术中多栅晶体管的电学性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件，包括：第一栅极结构；源漏掺杂层，位于所述第一栅极结构的两侧；第一导电层，位于所述第一栅极结构的顶部且位于所述源漏掺杂层之间；第二导电层，位于所述源漏掺杂层的顶部；隔离层，位于所述第一导电层与所述第二导电层之间。
可选的，所述隔离层的材料为氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
可选的，所述隔离层的厚度为
可选的，所述栅极结构还包括第二栅极结构和位于所述第二栅极结构顶部的第二介质层，所述第一栅极结构与所述第二栅极结构平行分布，所述第一栅极结构位于相邻所述第二栅极结构之间。
可选的，还包括：栅极帽，所述栅极帽位于所述第二栅极结构的顶部表面，所述第二介质层位于所述栅极帽上。
相应的，本发明还提供一种半导体器件的形成方法，包括：在第一栅极结构的顶部以及第一栅极结构两侧的源漏掺杂层的顶部上形成第二导电层；刻蚀部分所述第二导电层，至暴露出所述第一栅极结构的顶部表面，形成第一接触孔，在所述第一接触孔的侧壁上形成隔离层；在所述第一接触孔内形成第一导电层，所述第一导电层位于所述源漏掺杂层之间。
可选的，所述隔离层的厚度为
可选的，所述隔离层的形成工艺包括：原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺。
可选的，形成所述栅极结构的步骤包括：提供基底，在所述基底上形成伪栅极结构，所述伪栅极结构包括第一伪栅极结构和第二伪栅极结构；在所述基底上以及所述源漏掺杂层上形成第一介质层，所述第一介质层暴露出所述伪栅极结构的顶部表面；刻蚀去除所述伪栅极结构，至暴露出所述基底表面，形成栅极开口；在所述栅极开口内形成初始栅极结构，所述初始栅极结构的顶部表面与所述第一介质层的顶部表面齐平；刻蚀去除部分厚度的所述初始栅极结构，形成栅极结构。
可选的，在所述基底上形成所述伪栅极结构之后，在所述基底上以及所述源漏掺杂层上形成第一介质层之前，在所述第一伪栅极结构两侧的所述基底内形成所述源漏掺杂层。
可选的，在所述源漏掺杂层表面以及所述第一栅极结构的顶部表面上形成第二导电层之前，还包括：在所述基底上、所述源漏掺杂层上以及所述栅极结构上形成第二介质层；刻蚀所述第二介质层以及位于所述源漏掺杂层顶部的所述第一介质层，至暴露出所述源漏掺杂层的顶部表面以及所述第一栅极结构的顶部表面，在所述第二介质层内形成第二接触孔。
可选的，在所述基底上、所述源漏掺杂层以及所述栅极结构上形成第二介质层之前，还包括：在所述栅极结构的顶部表面形成栅极帽。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体器件中，第一导电层位于第一栅极结构的顶部，第二导电层位于源漏掺杂层的顶部，源漏掺杂层位于第一栅极结构两侧的基底内，隔离层位于第一导电层与第二导电层之间；这种结构的半导体器件保证最终形成的栅极结构的长度变小，有助于提高最终形成的半导体器件的密度，同时由于隔离层的存在，将第一导电层与第二导电层之间进行隔离，避免了第一导电层与第二导电层之间发生桥接，从而保证最终形成的半导体器件具有良好的电学性能。
本发明的形成方法中，在基底上形成栅极结构之后，第一栅极结构两侧的基底内具有源漏掺杂层，在源漏掺杂层的顶部以及第一栅极结构的顶部上形成第二导电层，刻蚀第一栅极结构顶部上的第二导电层，暴露第一栅极结构的顶部表面，形成第一接触孔，在第一接触孔的侧壁上形成隔离层，在第一接触孔内形成第一导电层；一方面由于第一导电层与第二导电层之间具有隔离层，实现第一导电层与第二导电层之间的隔离，在半导体器件通电的过程中，可以避免第一导电层与第二导电层之间的发生桥接的现象，从而提高形成的半导体器件的电学性能；同时由于第一导电层是形成在源漏掺杂层之间的第一栅极结构的顶部，这样有助于将栅极结构的长度缩小，提高形成的半导体器件的密度。
附图说明
图1是一实施例中半导体结构的俯视图；
图2至图15是本发明半导体器件的形成方法一实施例各步骤结构示意图。
具体实施方式
现有技术中半导体器件的集成度和性能有待提高，现结合具体的实施例来进行分析说明。
图1是一实施例中半导体结构的俯视图。
请参考图1，提供衬底100，在所述衬底100上形成栅极结构102，所述栅极结构102沿第一方向Y延伸，所述栅极结构102包括沿所述第一方向Y延伸的第一区I和第二区II；在所述第一区I的栅极结构102两侧衬底100内的源漏掺杂层103；在所述源漏掺杂层103上形成第二导电结构104；在所述第二区II的栅极结构102上形成第一导电结构101。
在上述实施例中，为了避免所述第一导电结构101和所述第二导电结构104发生短接，将所述第一导电结构101形成在所述栅极结构102的第二区II上，因此会导致所述第一导电结构101和所述第二导电结构104之间的间距较大。使得所述第一导电结构101和所述第二导电结构104占用的空间较大，进而会降低最终形成的半导体结构元件的集成度，不适合应用到集成度高的半导体器件的制造。
在此基础上本发明提供的一种半导体器件，第一导电层位于第一区的栅极结构的顶部，第二导电层位于源漏掺杂层的顶部，源漏掺杂层位于第一区的栅极结构两侧的基底内，隔离层位于第一导电层与第二导电层之间；这种结构的半导体器件保证最终形成的栅极结构的长度变小，有助于提高最终形成的半导体器件的密度，同时由于隔离层的存在，将第一导电层与第二导电层之间进行隔离，避免了第一导电层与第二导电层之间发生桥接，从而最终形成的半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体的实施例做详细地说明。
图2至图15是本发明一实施例的一种半导体器件的形成过程的结构示意图。
请参考图2，提供基底200。
在本实施例中，所述基底200包括衬底201和位于所述衬底201上的若干分立排布的鳍部202，所述鳍部202沿第二方向X延伸。
在其他实施例中，所述衬底201上还可不形成有所述鳍部202。
在本实施例中，所述衬底201采用的材料为单晶硅。
在其他实施例中，所述衬底201还可以为多晶硅或非晶硅。所述衬底201的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。
在本实施例中，所述鳍部202的材料为硅；在其他实施例中，所述鳍部202的材料还可为硅锗等半导体材料。
在本实施例中，形成所述鳍部202的方法包括：所述衬底201上形成鳍部材料膜(未图示)；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述鳍部材料膜，至暴露出所述衬底201表面，形成鳍部202。
在本实施例中，还在所述衬底201上形成隔离结构203，所述隔离结构203覆盖所述鳍部202的部分所述侧壁。
在本实施例中，所述隔离结构203的材料采用氮化硅。
在其他实施例中，所述隔离结构203的材料还可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，所述隔离结构203的作用在于形成电学隔离。
形成所述隔离结构203的方法包括：在所述衬底201上形成覆盖鳍部结构202的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构203。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在衬底201上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
请参考图3至图9，在所述基底200上形成栅极结构，所述栅极结构包括第一栅极结构和第二栅极结构，所述第一栅极结构两侧的所述基底内具有源漏掺杂层。
请参考图3和图4，图3是图4的俯视图，图4是图3在剖线A-A的剖面图，在所述基底200上形成伪栅极结构204，所述伪栅极结构204包括第一栅极结构205和第二栅极结构206。
在本实施例中，在所述衬底201上形成横跨所述鳍部202的伪栅极结构204。
在本实施例中，所述伪栅极结构204包括：位于所述鳍部202上的伪栅介质层207、位于所述伪栅介质层207上的伪栅层208、位于所述伪栅层208上的保护层209。
在本实施例中，所述伪栅介质层207的材料为氧化硅。
在本实施例中，伪栅层208的材料为多晶硅。
在本实施例中，所述保护层209的材料包括：氮化硅或氧化硅；在其它实施例中，所述保护层209的材料还可以为碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，所述保护层209在后续形成源漏掺杂层的过程中保护所述伪栅层208，同时作为后续平坦化介质层的停止层。
在本实施例中，还在所述伪栅层208与所述保护层209侧壁上形成侧墙210。
在本实施例中，所述侧墙210的材料为氧化硅；在其他实施例中，所述侧墙210的材料还可以为氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
所述侧墙210用于定义后续形成的源漏掺杂层的位置，且所述侧墙210用作保护所述伪栅层208侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
所述侧墙210的形成方法包括：在所述伪栅介质层207顶部表面、所述伪栅层208侧壁以及所述保护层209侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述保护层209和所述鳍部202的顶部表面为止，形成所述侧墙210。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
回刻蚀所述侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数为：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W～400W，刻蚀腔体的压强为30mTorr～200mTorr，刻蚀温度为40℃～60℃。
请参考图3，在本实施例中，所述伪栅极结构204只有第一区I，这是因为后续在栅极结构上形成第一导电层的过程中，第一导电层是形成在源漏掺杂层之间的栅极结构的顶部，替代了传统图1的形成方式，从而将最终形成的栅极结构的长度缩回来，提高了半导体器件的集成度，为制造更高集成度的半导体器件做准备。
请参考图5，图5与图4的视图方向一致，在所述第一伪栅极结构205两侧的所述基底200内形成所述源漏掺杂层211。
在本实施例中，刻蚀所述第一伪栅极结构205两侧的所述鳍部202，在所述鳍部202内形成所述源漏掺杂层211。
所述源漏掺杂层211具有源漏掺杂离子。
形成所述源漏掺杂层211的工艺包括外延生长工艺；在源漏掺杂层211内掺杂源漏掺杂离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层211的材料包括：硅、锗或硅锗；所述源漏掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层211的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为N型离子，包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层211的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层211的材料为硅，所述源漏掺杂离子为磷离子。
本实施例中，刻蚀所述鳍部202的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的气体流量为10sccm～1000sccm，Ar的气体流量为10sccm～1000sccm。
请参考图6，在所述基底200上以及所述源漏掺杂层211上形成第一介质层212，所述第一介质层212暴露出所述伪栅极结构204的顶部表面。
在本实施例中，在所述衬底201上以及所述源漏掺杂层211上形成所述第一介质层212，所述第一介质层212覆盖所述伪栅极结构204的侧壁，且暴露出所述伪栅层208的顶部表面。
在本实施例中，形成所述第一介质层212的方法包括：在所述衬底201上以及所述源漏掺杂层211上形成第一介质层材料层，所述第一介质层材料层覆盖所述伪栅极结构204的顶部表面，对所述第一介质层材料层进行平坦化，至暴露出所述伪栅层208的顶部表面，形成所述第一介质层212。
在本实施例中，所述第一介质层212的材料为氧化硅；在其他实施例中，所述第一介质层212的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
在本实施例中，所述第一介质层212的形成工艺为化学气相沉积工艺；在其他实施例中，所述第一介质层212的形成工艺还可为化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺中的一种或者多种组合。
请参考图7，刻蚀去除所述伪栅极结构204，至暴露出所述基底200表面，形成栅极开口213。
在本实施例中，去除所述伪栅层208以及伪栅介质层207，在所述侧墙210之间形成所述栅极开口213。
在本实施例中，去除所述伪栅结构204的工艺为湿法刻蚀工艺，具体的采用四甲基氢氧化铵(TMAH)为刻蚀溶液。
在其他实施例中，去除所述伪栅结构204的工艺还可为干法刻蚀工艺。
请参考图8，在所述栅极开口213内形成初始栅极结构214，所述初始栅极结构214的顶部表面与所述第一介质层212的顶部表面齐平。
在本实施例中，所述初始栅极结构214包括栅介质层215和位于所述栅介质层215上的初始栅极层216。
在本实施例中，所述栅介质层215的材料包括高K介质材料，如：氧化物–Al2O3，HfO2，Ta2O5，TiO2，ZrO2等。
在其他实施例中，所述栅介质层215的材料还可以包括其他介电常数高于3.9的介质材料。
在本实施例中，所述初始栅极层216的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
在本实施例中，形成所述初始栅极结构214的方法包括：在所述栅极开口213的侧壁和底部上形成所述栅介质层215，在所述栅介质层215上形成初始栅极材料层，对初始栅极材料层进行平坦化，至初始栅极材料层的顶部表面与所述第一介质层212的顶部齐平为止，形成所述初始栅极层216。
请参考图9，刻蚀去除部分厚度的所述初始栅极结构214，形成栅极结构217。
所述栅极结构217包括第一栅极结构218和第二栅极结构219，所述第一栅极结构218与所述第二栅极结构219平行分布，所述第一栅极结构218位于相邻所述第二栅极结构219之间。
在本实施例中，所述栅极结构217包括栅介质层215和位于所述栅介质层215上的栅极层220。
在本实施例中，去除部分厚度的所述初始栅极层216，形成栅极层220。
在本实施例中，刻蚀去除部分厚度的所述初始栅极层216，在形成的所述栅极层220的顶部表面形成凹槽，所述凹槽的作用在于为后续在所述栅极层220的顶部表面形成栅极帽提供空间。
在本实施例中，去除部分厚度的所述初始栅极层216的工艺为湿法刻蚀工艺；在其他实施例中，去除部分厚度的所述初始栅极层216的工艺还可为湿法刻蚀工艺或干法刻蚀工艺中的一种或者多种组合。
请参考图10，在所述栅极结构217的顶部表面形成栅极帽221。
在本实施例中，所述栅极层220的顶部表面形成所述栅极帽221，所述栅极帽221顶部表面与所述第一介质层212的顶部表面齐平。
在本实施例中，形成所述栅极帽221的目的在于将所述栅极结构217与后续在所述源漏掺杂层211上的形成的第二导电层进行电学隔离，防止两者之间发生桥接，保证最终形成的半导体器件的电学性能。
在本实施例中，所述栅极帽221的材料为氮化硅。
在其他实施例中，所述栅极帽221的材料还可为氧化硅、碳化硅、碳氧化硅等绝缘材料。
请参考图11，在所述基底200上、所述源漏掺杂层211上以及所述栅极结构217上形成第二介质层222。
在本实施例中，在所述衬底201上、所述源漏掺杂层211上的所述第一介质层212上以及所述栅极冒220的顶部表面形成所述第二介质层222。
在本实施例中，形成所述第二介质层222的方法包括：在所述衬底201上、所述源漏掺杂层211上的所述第一介质层212上以及所述栅极冒220的顶部表面形成第二介质层材料层，平坦化所述第二介质层材料层，至所述第二介质层材料层的表面齐平，形成所述第二介质层222。
在本实施例中，所述第二介质层222的材料为氧化硅；在其他实施例中，所述第二介质层222的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
请参考图12，刻蚀所述第二介质层222以及位于所述源漏掺杂层211顶部的所述第一介质层212，至暴露出所述源漏掺杂层211的顶部表面以及所述第一栅极结构218的顶部表面，在所述第二介质层222内形成第二接触孔223。
在本实施例中，所述第二接触孔223暴露出所述第一栅极结构218顶部表面的所述栅极帽221和所述源漏掺杂层211的顶部表面。
在本实施例中，形成所述第二接触孔223的目的为后续在所述第二接触孔223内形成第二导电层提供空间。
在本实施例中，所述第二接触孔223还暴露出所述第二栅极结构219顶部的部分所述栅极帽221的表面。
在本实施例中，形成所述第二接触孔223的工艺为干法刻蚀工艺。
在其他实施例中，形成所述第二接触孔223的工艺还可为湿法刻蚀工艺。
在本实施例中，所述干法刻蚀工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括CF4气体和CHF3气体，CF4气体的流量为8sccm～500sccm，CHF3气体的流量为30sccm～200sccm，腔室压强为10mTorr～2000mTorr，源射频功率为100W～1300W，偏置电压为80V～500V，时间为4秒～500秒
请参考图13，在所述源漏掺杂层211的顶部以及所述第一的栅极结构218的顶部上形成第二导电层224。
在本实施例中，所述第二导电层224材料为金属，包括钴、钨、铝、钛、氮化钛、钽、铜、氮化钽和钌中的一种或多种。
在本实施例中，所述第二导电层224用于与外部的器件结构实现电连接。
在本实施例中，形成所述第二导电层224的方法为：在所述第二介质层222表面、所述第二接触孔223内形成初始第二导电层，对所述初始第二导电层进行平坦化，至暴露出所述第二介质层222的顶部表面，形成所述第二导电层224。
请参考图14，刻蚀部分所述第二导电层224，至暴露出所述第一栅极结构218的顶部表面，形成第一接触孔225，在所述第一接触孔225的侧壁上形成隔离层226。
在本实施例中，所述隔离层226的厚度为
当所述隔离层226的厚度小于
使得所述栅极结构与所述第二导电层224之间的寄生电容过大，影响形成的半导体器件的性能；当所述隔离层226的厚度大于
使得栅极结构的电阻较大，影响器件的性能。
在本实施例中，所述隔离层226的材料为氮化硅；在其他实施例中，所述隔离层226的材料还可是氮化硅、氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
所述隔离层226的形成工艺包括：原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺。
在本实施例中，所述隔离层226的作用在于后续将形成的第一导电层与所述第二导电层224进行隔离，防止两者在通电的过程中形成桥接，从而保证形成的半导体器件的电学性能。
在本实施例中，刻蚀部分所述第二导电层224以及所述第一栅极结构218顶部的所述栅极帽221，至暴露出所述第一栅极结构218的所述栅极层220的顶部表面。
请参考图15，在所述第一接触孔225内形成第一导电层227，所述第一导电层227位于所述源漏掺杂层211之间。
在本实施例中，所述第一导电层227材料为金属，包括钴、钨、铝、钛、氮化钛、钽、铜、氮化钽和钌中的一种或多种。
在本实施例中，所述第一导电层227用于与外部的器件结构实现电连接。
在本实施例中，形成所述第一导电层227的方法为：在所述第二介质层222表面、所述第二导电层224，以及所述第一接触孔225内形成初始第一导电层，对所述初始第一导电层进行平坦化，至暴露出所述第二介质层222以及所述隔离层226的顶部表面，形成所述第一导电层227。
在本实施例中，所述第一导电层227形成在所述第一栅极结构218的顶部表面，用于实现所述第一栅极结构218与外部形成电连接。
在本实施例中，一方面由于所述第一导电层227与所述第二导电层224之间具有所述隔离层226，实现所述第一导电层227与所述第二导电层224之间的隔离，在半导体器件通电的过程中，可以避免所述第一导电层227与所述第二导电层224之间的发生桥接的现象，从而提高形成的半导体器件的电学性能；同时由于所述第一导电层227是形成在所述源漏掺杂层211之间的所述第一栅极结构218的顶部，使得所述栅极结构217的长度得到缩小，从而有助于提高形成的半导体器件的密度。
相应的，本发明还提供一种半导体器件，包括：第一栅极结构218；源漏掺杂层211，位于所述第一栅极结构218的两侧；第一导电层227，位于所述第一栅极结构218的顶部且位于所述源漏掺杂层211之间；第二导电层224，位于所述源漏掺杂层211的顶部；隔离层226，位于所述第一导电层227与所述第二导电层224之间。
在本实施例中，所述第一导电层227位于所述第一栅极结构218的顶部且位于所述源漏掺杂层211之间，所述第二导电层224位于所述源漏掺杂层211的顶部，所述源漏掺杂层211位于所述第一栅极结构218的两侧，所述隔离层224位于所述第一导电层227与所述第二导电层224之间；这种结构的半导体器件保证最终形成的栅极结构217的长度变小，有助于提高最终形成的半导体器件的密度，同时由于所述隔离层224的存在，将所述第一导电层227与所述第二导电层224之间进行隔离，避免了所述第一导电层227与所述第二导电层224之间发生桥接，从而保证最终形成的半导体器件具有良好的电学性能。
在本实施例中，所述基底200包括衬底201和位于所述衬底201上的若干分立排布的鳍部202。
在本实施例中，所述栅极结构217，位于所述衬底201上且横跨所述鳍部202，所述源漏掺杂层211位于所述第一栅极结构218两侧的所述鳍部202内。
所述隔离层226的材料为氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合；
所述隔离层226的厚度为
当所述隔离层226的厚度小于
使得所述栅极结构与所述第二导电层224之间的寄生电容过大，影响形成的半导体器件的性能；当所述隔离层226的厚度大于
使得栅极结构的电阻较大，影响器件的性能。
所述栅极结构217还包括第二栅极结构219和位于所述第二栅极结构219顶部的第二介质层222，所述第一栅极结构218与所述第二栅极结构219平行分布，所述第一栅极结构218位于相邻所述第二栅极结构219之间。
所述栅极结构217包括栅介质层215和位于所述栅介质层215上的栅极层220。
还包括侧墙210，所述侧墙位于所述栅介质层215和所述栅极层220的侧壁上。
还包括：栅极帽221，所述栅极帽221位于所述第二栅极结构219的顶部表面，所述第二介质层222位于所述栅极帽221上。
在本实施例中，形成所述栅极帽221的目的在于将所述栅极结构217与后续在所述源漏掺杂层211上的形成的第二导电层进行电学隔离，防止两者之间发生桥接，保证最终形成的半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体器件，其特征在于，包括：
第一栅极结构；
源漏掺杂层，位于所述第一栅极结构的两侧；
第一导电层，位于所述第一栅极结构的顶部，且位于所述源漏掺杂层之间；
第二导电层，位于所述源漏掺杂层的顶部；
隔离层，位于所述第一导电层与所述第二导电层之间。
2.如权利要求1所述的半导体器件，其特征在于，所述隔离层的材料为氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
3.如权利要求1所述的半导体器件，其特征在于，所述隔离层的厚度为
4.如权利要求1所述的半导体器件，其特征在于，所述栅极结构还包括第二栅极结构和位于所述第二栅极结构顶部的第二介质层，所述第一栅极结构与所述第二栅极结构平行分布，所述第一栅极结构位于相邻所述第二栅极结构之间。
5.如权利要求4所述的半导体器件，其特征在于，还包括：栅极帽，所述栅极帽位于所述第二栅极结构的顶部表面，所述第二介质层位于所述栅极帽上。
6.一种半导体器件的形成方法，其特征在于，包括：
在第一栅极结构的顶部以及第一栅极结构两侧的源漏掺杂层的顶部上形成第二导电层；
刻蚀部分所述第二导电层，至暴露出所述第一栅极结构的顶部表面，形成第一接触孔，在所述第一接触孔的侧壁上形成隔离层；
在所述第一接触孔内形成第一导电层，所述第一导电层位于所述源漏掺杂层之间。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述隔离层的厚度为
8.如权利要求6所述的半导体器件的形成方法，其特征在于，所述隔离层的形成工艺包括：原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺。
9.如权利要求6所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的步骤包括：
提供基底，在所述基底上形成伪栅极结构，所述伪栅极结构包括第一伪栅极结构和第二伪栅极结构；
在所述基底上以及所述源漏掺杂层上形成第一介质层，所述第一介质层暴露出所述伪栅极结构的顶部表面；
刻蚀去除所述伪栅极结构，至暴露出所述基底表面，形成栅极开口；
在所述栅极开口内形成初始栅极结构，所述初始栅极结构的顶部表面与所述第一介质层的顶部表面齐平；
刻蚀去除部分厚度的所述初始栅极结构，形成栅极结构。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，在所述基底上形成所述伪栅极结构之后，在所述基底上以及所述源漏掺杂层上形成第一介质层之前，在所述第一伪栅极结构两侧的所述基底内形成所述源漏掺杂层。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，在所述源漏掺杂层表面以及所述第一栅极结构的顶部表面上形成第二导电层之前，还包括：在所述基底上、所述源漏掺杂层上以及所述栅极结构上形成第二介质层；刻蚀所述第二介质层以及位于所述源漏掺杂层顶部的所述第一介质层，至暴露出所述源漏掺杂层的顶部表面以及所述第一栅极结构的顶部表面，在所述第二介质层内形成第二接触孔。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，在所述基底上、所述源漏掺杂层以及所述栅极结构上形成第二介质层之前，还包括：
在所述栅极结构的顶部表面形成栅极帽。
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