KR101063935B1 - 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법 - Google Patents
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Abstract
본 발명은 전계효과 트랜지스터 소자의 제조방법에 관한 것으로서, 제1도전형 탄화규소 기판을 형성시키는 단계와; 상기 탄화규소 기판의 상면에 제1도전형 탄화규소 에피박막층을 형성하는 단계와; 상기 제1도전형 탄화규소 에피박막층 상부를 50 ~ 100nm 두께로 산화공정으로 게이트 절연막을 형성시키는 단계와; 상기 게이트 절연막 표면에 웰(Well)의 이온주입 영역을 정의하며 무전해도금의 촉매 역할을 하기 위한 금속 마스크 물질을 증착 후 패터닝하여 첫 번째 금속 마스크를 형성하는 단계와; 상기 첫 번째 금속 마스크로 정의된 웰(Well)의 이온주입 영역에 제2도전형 불순물인 보론 또는 알루미늄 이온주입하여 불순물의 농도 및 깊이가 각각 1E17 ~ 5E18/㎤이고, 0.5 ~ 1㎛인 제2도전형 웰(Well) 영역을 형성하는 단계와; 상기 제1도전형 탄화규소 에피박막층 표면에 절연물질을 도포하고 평탄화하여 절연물질의 높이가 상기 첫 번째 금속 마스크보다 낮게 하여 첫 번째 금속 마스크가 드러나게 하는 단계와; 상기 첫 번째 금속 마스크 측면 및 상부에 소오스 영역을 정의하기 위한 것으로, 두께 및 폭이 0.2 ~ 1.0㎛인 두 번째 금속 마스크를 무전해도금 형성하는 단계와; 상기 절연물질을 제거하는 단계와; 상기 두 번째 금속 마스크로 정의되는 소오스 영역에 제1도전형 불순물인 질소 또는 인을 이온주입하여 불순물의 농도 및 깊이가 각각 1E19 ~ 1E20/㎤이고 0.1 ~ 0.3㎛인 제1도전형 소오스 영역을 형성하는 단계와; 상기 첫 번째 금속 마스크와 두 번째 금속 마스크를 제거하는 단계와; 상기 게이트 절연막을 패터닝하여 게이트 전극이 위치할 영역을 제외한 게이트 절연막을 제거하는 단계와; 상기 게이트 전극을 소오스 전극과 전기적으로 절연시키기 위해 필드(field) 산화막을 증착하고, 상기 필드(field) 산화막을 소오스 전극이 증착될 위치를 정의하기 위해 식각하는 단계와; 상기 소오스 영역 및 드레인 영역을 외부 전극과 연결시키기 위해 소오스 전극 및 드레인 전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법을 기술적 요지로 한다. 이에 의해 고가의 장비를 사용하지 않고 무전해도금법을 이용한 자기정렬(Self-align) 공정을 통해 채널길이를 조절할 수 있어 종래의 미세패턴구현 방법에 비해 공정비용을 줄이고 사용되는 마스크 수를 줄임으로써 정렬오차를 줄이고, 비용 및 시간을 절약할 수 있는 이점이 있다.
Description
본 발명은 전계효과 트랜지스터 소자의 제조방법에 관한 것으로서, 웰(Well) 공정에 사용된 마스크물질을 무전해도금법을 이용하여 소오스 이온주입에도 사용하는 자기정렬(self-align) 공정을 사용하여 짧은 채널영역을 형성하여 공정 마스크 수를 줄일 수 있으므로 공정단가를 낮출 수 있는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법에 관한 것이다.
전계효과 트랜지스터는 게이트에 인가된 전압의 크기에 따라 채널영역의 변화를 통해 드레인 전류를 제어하는 트랜지스터의 일종이다. 특히 탄화규소 전계효과 트랜지스터는 탄화규소가 3.26eV 정도의 넓은 밴드갭 및 4.9W/cm-K의 높은 열전도계수로 인해 고전압 및 고온 소자로 매우 유용한 특성을 가진 소자로 알려지고 있다.
또한 동일한 면적에서 온-상태 전류가 실리콘 소자에 비해 이론적으로 20배 이상 높일 수 있어 전계효과 트랜지스터 소자를 제작하는데 매우 유리하다. 특히 전계효과 트랜지스터 소자의 특성을 결정하는 채널영역을 짧게 하여 소자의 특성을 향상시키고 단위면적 당 unit cell 수를 증가시켜 소자의 전류밀도를 높이는 것이 중요하다.
그러나 MOSFET 소자의 채널영역을 짧게 하기 위해서는 일반적인 포토 얼라이너공정으로는 한계가 있어 고가의 E-beam lithography 장비나 스테퍼 등을 사용하여야 한다.
즉, 종래의 수직구조형 탄화규소 MOSFET 소자는 짧은 채널영역을 구성하기 위해 채널영역의 미세한 패턴을 정의하기 위한 고가의 E-beam lithography 또는 스테퍼 장비를 사용하였으며, 웰(Well) 영역 및 소오스 영역을 정의하기 위한 별도의 마스크를 사용하였다. 이러한 웰(Well) 영역 및 소오스 영역은 탄화규소의 물질적 특성으로 일반적인 실리콘 공정에서 사용하는 확산공정을 통해서는 구성하기 불가능한 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 장비사용의 제한이 없으며, 웰(Well) 공정에 사용된 마스크물질을 무전해도금법을 이용하여 소오스 이온주입에도 사용하는 자기정렬(self-align) 공정을 사용하여 짧은 채널영역을 형성하여 공정 마스크 수를 줄일 수 있으므로 공정단가를 낮출 수 있는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 제1도전형 탄화규소 기판을 형성시키는 단계와; 상기 탄화규소 기판의 상면에 제1도전형 탄화규소 에피박막층을 형성하는 단계와; 상기 제1도전형 탄화규소 에피박막층 상부를 50 ~ 100nm 두께로 산화공정으로 게이트 절연막을 형성시키는 단계와; 상기 게이트 절연막 표면에 웰(Well)의 이온주입 영역을 정의하며 무전해도금의 촉매 역할을 하기 위한 금속 마스크 물질을 증착 후 패터닝하여 첫 번째 금속 마스크를 형성하는 단계와; 상기 첫 번째 금속 마스크로 정의된 웰(Well)의 이온주입 영역에 제2도전형 불순물인 보론 또는 알루미늄 이온주입하여 불순물의 농도 및 깊이가 각각 1E17 ~ 5E18/㎤이고, 0.5 ~ 1㎛인 제2도전형 웰(Well) 영역을 형성하는 단계와; 상기 제1도전형 탄화규소 에피박막층 표면에 절연물질을 도포하고 평탄화하여 절연물질의 높이가 상기 첫 번째 금속 마스크보다 낮게 하여 첫 번째 금속 마스크가 드러나게 하는 단계와; 상기 첫 번째 금속 마스크 측면 및 상부에 소오스 영역을 정의하기 위한 것으로, 두께 및 폭이 0.2 ~ 1.0㎛인 두 번째 금속 마스크를 무전해도금 형성하는 단계와; 상기 절연물질을 제거하는 단계와; 상기 두 번째 금속 마스크로 정의되는 소오스 영역에 제1도전형 불순물인 질소 또는 인을 이온주입하여 불순물의 농도 및 깊이가 각각 1E19 ~ 1E20/㎤이고 0.1 ~ 0.3㎛인 제1도전형 소오스 영역을 형성하는 단계와; 상기 첫 번째 금속 마스크와 두 번째 금속 마스크를 제거하는 단계와; 상기 게이트 절연막을 패터닝하여 게이트 전극이 위치할 영역을 제외한 게이트 절연막을 제거하는 단계와; 상기 게이트 전극을 소오스 전극과 전기적으로 절연시키기 위해 필드(field) 산화막을 증착하고, 상기 필드(field) 산화막을 소오스 전극이 증착될 위치를 정의하기 위해 식각하는 단계와; 상기 소오스 영역 및 드레인 영역을 외부 전극과 연결시키기 위해 소오스 전극 및 드레인 전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법을 기술적 요지로 한다.
여기에서, 상기 제1도전형 및 제2도전형은 제1도전형이 n형이고 제2도전형이 p형이거나, 제1도전형이 p형이고 제2도전형이 n형인 것이 바람직하다.
또한, 상기 절연물질은 포토레지스트 또는 BCB(benzocyclobutene)인 것이 바람직하다.
또한, 상기 금속 마스크 물질로 팔라듐, 니켈 또는 금을 사용하는 것이 바람직하다.
또한, 상기 게이트 절연막은, 건식 또는 습식 산화공정 이나 열산화공정을 통해 형성되는 것이 바람직하다
또한, 상기 탄화규소 기판은 도전형이 n형이고, 불순물 농도는 5E18~5E19/㎤ 범위의 고농도인 것이 바람직하며, 또한, 상기 탄화규소 에피박막층의 도전형이 n형이고, 불순물 농도가 5E15 ~ 5E17/㎤ 범위의 저농도인 것이 바람직하다.
또한, 상기 탄화규소 기판은 도전형이 p형이고, 불순물 농도는 5E18~5E19/㎤ 범위의 고농도인 것이 바람직하며, 상기 탄화규소 에피박막층의 도전형이 p형이고, 불순물 농도가 5E15 ~ 5E17/㎤ 범위의 저농도인 것이 바람직하다.
상기 과제 해결 수단에 의해 본 발명은, 고가의 장비를 사용하지 않고 무전해도금법을 이용한 자기정렬(Self-align) 공정을 통해 채널길이를 조절할 수 있어 종래의 미세패턴구현 방법에 비해 공정비용을 줄이고 사용되는 마스크 수를 줄임으로써 정렬오차를 줄이고, 비용 및 시간을 절약할 수 있는 효과가 있다.
도 1 ~ 도 6 - 본 발명에 따른 탄화규소 전계효과 트랜지스터 소자의 제조공정을 보여주는 개략적인 구성도.
도 7 - 본 발명에 따른 탄화규소 전계효과 트랜지스터 소자의 구조를 보여주는 단면도.
도 7 - 본 발명에 따른 탄화규소 전계효과 트랜지스터 소자의 구조를 보여주는 단면도.
본 발명은 고전압 수직구조형 탄화규소 전계효과 트랜지스터 소자의 웰(Well) 영역 및 소오스 영역을 자기정렬(self-align) 공정으로 제조하기 위한 것으로, 제2도전형 웰(Well) 영역을 정의하기 위해 사용된 금속 마스크 물질의 길이를 무전해도금법을 통해 채널 길이 만큼 길게 하여 제1도전형 소오스 영역의 형성을 위한 이온주입 마스크 물질로 사용하게 함으로써 도금시간의 조절을 통해 원하는 채널길이의 조절이 가능하여 짧은 채널길이를 얻을 수 있으므로 공정 마스크 수가 줄고 고가의 E-beam lithography 또는 스테퍼 등의 장비가 불필요하게 되어 공정비용을 줄일 수 있는 장점이 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 1 내지 도 6은 본 발명에 따른 탄화규소 전계효과 트랜지스터 소자의 제조공정을 보여주는 개략적인 구성도이고, 도 7은 본 발명에 따른 탄화규소 전계효과 트랜지스터 소자의 구조를 보여주는 단면도이다. 본 발명의 일실시예로, 탄화규소 기판이 제1도전형 고농도(n+)인 경우에 대해 살펴보고자 한다.
먼저, 웨이퍼로 불순물의 농도가 5E18~5E19/㎤ 범위의 고농도 제1도전형(n+) 탄화규소 기판(1)과, 그 상측에 불순물의 농도가 5E15 ~ 5E17/㎤ 범위로 에피 성장된 저농도 제1도전형 탄화규소 에피박막층(2)을 사용한다.
그리고, 상기 탄화규소 에피막막층(2) 상부에 건식 또는 습식 산화공정이나 열산화공정으로 50~100nm 두께로 성장시킨 SiO2 게이트 절연막(3)을 형성하며, 상기 게이트 절연막(3) 상부에 스퍼터 또는 e-beam evaporator로 팔라듐, 니켈 또는 금을 증착시킨 후 패터닝을 하여 제2도전형 웰(Well)의 이온주입 영역을 정의하며 무전해도금의 촉매 역할을 하기 위한 첫 번째 금속 마스크(4)를 형성한다.
그리고, 보론 또는 알루미늄 이온을 도핑농도 1E17 ~ 5E18/㎤, 불순물 주입 깊이 0.5 ~ 1㎛로 상기 제2도전형 웰(Well) 영역에 높은 에너지로 이온주입하여 제2도전형 웰(Well) 영역(5)을 형성한다.
그리고, 상기 제1도전형 탄화규소 에피박막층(2) 표면 포토레지스트 또는 BCB(benzocyclobutene) 등의 절연물질(6)을 회전도포방법으로 도포한 후 건식식각 등을 통해 평탄화 작업을 하여 상기 절연물질(6)의 높이가 상기 첫 번째 금속 마스크(4)보다 낮게 하여 상기 첫 번째 금속 마스크(4)의 표면이 드러나도록 형성한다.
그리고, 무전해도금법을 이용하여 첫 번째 금속 마스크(4)의 표면 및 측면에 채널 길이 만큼의 두께 및 폭(두께 및 폭이 0.2 ~ 1.0㎛)으로 팔라듐, 니켈 또는 금으로 두 번째 금속 마스크(7)를 무전해도금 형성한다. 여기서 무전해도금법으로 금속을 도금하면 절연물질 위에는 금속물질이 도금되지 않게 된다.
그 다음, 포토레지스트 또는 BCB(benzocyclobutene) 등의 절연물질을 제거한 후 제2도전형 웰(Well) 영역(5) 내부에 두 번째 금속 마스크(7)로 정의된 영역을 제외한 부분(상기 두 번째 금속 마스크로 정의되는 소오스 영역)에 제1도전형 불순물인 질소 또는 인을 높은 에너지로 불순물의 농도 및 깊이가 각각 1E19 ~ 1E20/㎤이고 0.1 ~ 0.3㎛가 되도록 이온주입하여 제1도전형 소오스 영역(8)을 형성한다.
그리고, 상기 첫 번째 및 두 번째 금속 마스크를 제거한 후 자기정렬(self-align) 방법으로 정의된 채널영역(9) 및 JFET 영역 위의 게이트 영역 위의 게이트 절연막(3)을 제외한 소오스 영역의 게이트 절연막을 패터닝하여 소오스 영역을 정의 한 후 폴리실리콘 또는 금속 물질의 게이트 전극(10)을 증착하고, 상기 게이트 전극(10)을 소오스 전극과 절연분리시키기 위한 필드(field) 산화막을 증착하고(본 도면에는 표시하지 않음), 상기 필드(field) 산화막을 소오스 전극이 증착될 위치를 정의하기 위해 식각한 후, 소오스 영역을 전기적으로 연결하기 위한 소오스 전극(11)과, 상기 탄화규소 기판(1)의 하부에 드레인 영역을 전기적으로 연결하기 위해 증착한 드레인 전극(12)을 형성한다.
이와 같이, 본 발명에서는 무전해도금법을 이용하여 웰(Well) 영역 형성에 사용된 이온주입 저지용 금속 마스크물질을 소오스 영역 형성에도 사용하게 하여 공정 마스크의 수를 줄이고 일반적인 포토 align 공정을 사용하므로 공정 비용을 획기적으로 개선시키며 여러 영역에서의 정렬오차를 줄이며 짧은 채널길이를 구현함으로써 소자의 특성을 향상시킬 수 있게 된다.
1 : 탄화규소 기판 2 : 탄화규소 에피박막층
3 : 게이트 절연막 4 : 첫 번째 금속마스크
5 : 제2도전형 웰(Well) 영역 6 : 절연물질
7 : 두 번째 금속 마스크 8 : 제1도전형 소오스 영역
9 : 자기정렬(self-align) 방법으로 정의된 채널영역
10 : 게이트 전극 11 : 소오스 전극
12 : 드레인 전극
3 : 게이트 절연막 4 : 첫 번째 금속마스크
5 : 제2도전형 웰(Well) 영역 6 : 절연물질
7 : 두 번째 금속 마스크 8 : 제1도전형 소오스 영역
9 : 자기정렬(self-align) 방법으로 정의된 채널영역
10 : 게이트 전극 11 : 소오스 전극
12 : 드레인 전극
Claims (9)
- 제1도전형 탄화규소 기판(1)을 형성시키는 단계와;
상기 탄화규소 기판(1)의 상면에 제1도전형 탄화규소 에피박막층(2)을 형성하는 단계와;
상기 제1도전형 탄화규소 에피박막층(2) 상부를 50 ~ 100nm 두께로 산화공정으로 게이트 절연막(3)을 형성시키는 단계와;
상기 게이트 절연막(3) 표면에 웰(Well)의 이온주입 영역을 정의하며 무전해도금의 촉매 역할을 하기 위한 금속 마스크 물질을 증착 후 패터닝하여 첫 번째 금속 마스크(4)를 형성하는 단계와;
상기 첫 번째 금속 마스크(4)로 정의된 웰(Well)의 이온주입 영역에 제2도전형 불순물인 보론 또는 알루미늄 이온주입하여 불순물의 농도 및 깊이가 각각 1E17 ~ 5E18/㎤이고, 0.5 ~ 1㎛인 제2도전형 웰(Well) 영역(5)을 형성하는 단계와;
상기 제1도전형 탄화규소 에피박막층(2) 표면에 절연물질(6)을 도포하고 평탄화하여 절연물질(6)의 높이가 상기 첫 번째 금속 마스크(4)보다 낮게 하여 첫 번째 금속 마스크(4)가 드러나게 하는 단계와;
상기 첫 번째 금속 마스크(4) 측면 및 상부에 소오스 영역을 정의하기 위한 것으로, 두께 및 폭이 0.2 ~ 1.0㎛인 두 번째 금속 마스크(7)를 무전해도금 형성하는 단계와;
상기 절연물질(6)을 제거하는 단계와;
상기 두 번째 금속 마스크(7)로 정의되는 소오스 영역에 제1도전형 불순물인 질소 또는 인을 이온주입하여 불순물의 농도 및 깊이가 각각 1E19 ~ 1E20/㎤이고 0.1 ~ 0.3㎛인 제1도전형 소오스 영역(8)을 형성하는 단계와;
상기 첫 번째 금속 마스크(4)와 두 번째 금속 마스크(7)를 제거하는 단계와;
상기 게이트 절연막(3)을 패터닝하여 게이트 전극(10)이 위치할 영역을 제외한 게이트 절연막(3)을 제거하는 단계와;
상기 게이트 전극(10)을 소오스 전극(11)과 전기적으로 절연시키기 위해 필드(field) 산화막을 증착하고, 상기 필드(field) 산화막을 소오스 전극(11)이 증착될 위치를 정의하기 위해 식각하는 단계와;
상기 소오스 영역 및 드레인 영역을 외부 전극과 연결시키기 위해 소오스 전극(11) 및 드레인 전극(12)을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법. - 제 1항에 있어서, 상기 제1도전형 및 제2도전형은 제1도전형이 n형이고 제2도전형이 p형이거나, 제1도전형이 p형이고 제2도전형이 n형인 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
- 제 1항에 있어서, 상기 절연물질(6)은 포토레지스트 또는 BCB(benzocyclobutene)인 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
- 제 1항에 있어서, 상기 금속 마스크 물질로 팔라듐, 니켈 또는 금을 사용하는 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트 절연막(3)은, 건식 또는 습식 산화공정이나 열산화공정을 통해 형성되는 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
- 제 1항에 있어서, 상기 탄화규소 기판(1)은 도전형이 n형이고, 불순물 농도는 5E18~5E19/㎤ 범위의 고농도인 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
- 제 6항에 있어서, 상기 탄화규소 에피박막층(2)의 도전형이 n형이고, 불순물 농도가 5E15 ~ 5E17/㎤ 범위의 저농도인 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
- 제 1항에 있어서, 상기 탄화규소 기판(1)은 도전형이 p형이고, 불순물 농도는 5E18~5E19/㎤ 범위의 고농도인 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
- 제 8항에 있어서, 상기 탄화규소 에피박막층(2)의 도전형이 p형이고, 불순물 농도가 5E15 ~ 5E17/㎤ 범위의 저농도인 것을 특징으로 하는 자기정렬법을 이용한 탄화규소 전계효과 트랜지스터 소자의 제조방법.
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