CN111799275B - 一种存储单元、存储器及存储器的制备方法 - Google Patents

Abstract

一种存储单元、存储器及存储器的制备方法，其中，存储单元，包括：依次设置的第一沟道层、隧穿层、电荷俘获层、反铁电薄膜层和控制栅电极；所述控制栅电极用于提供控制电压；所述反铁电薄膜层用于在所述控制电压的作用下增强隧穿层的电场；所述电荷俘获层用于通过俘获从所述沟道层注入的电荷存储信息。本发明的存储单元工作电压低、存取速度快且存储窗口大。

Description

一种存储单元、存储器及存储器的制备方法

技术领域

本发明涉及存储器技术领域，特别涉及一种存储单元、存储器及存储器的制备方法。

背景技术

闪存(NAND Flash)是目前主流的非易失性存储器。近年来，为了满足大量数据存储的发展需求，NAND Flash的制造技术已从平面二维(2D)集成转为三维(3D)集成，即3DNAND Flash。然而，3D NAND Flash存在工作电压高(通常大于10V，甚至15V)和存取速度慢(～1ms)等缺点，使得其难以满足未来信息技术的发展。

现有技术中铁电场效应晶体管(FeFET)是通过改变铁电薄膜材料的极化方向来控制沟道电流的导通和截止，从而实现信息的存储，具有低功耗、读写速度快等优点。但是，现有FeFET存储器的存储窗口较小，较难实现多值存储。

发明内容

(一)发明目的

本发明的目的是提供一种工作电压低、存取速度快以及存储窗口大的存储单元、存储器及存储器的制备方法。

(二)技术方案

为解决上述问题，本发明的第一方面提供了一种存储单元，包括：依次设置的第一沟道层、隧穿层、电荷俘获层、反铁电薄膜层和控制栅电极；所述控制栅电极用于提供控制电压；所述反铁电薄膜层用于在所述控制电压的作用下增强隧穿层的电场；所述电荷俘获层用于通过俘获从所述沟道层注入的电荷存储信息。

进一步地，存储单元还包括：填充层，设置于所述第一沟道层内，用于减少所述第一沟道层的体积。

进一步地，所述反铁电薄膜层由反铁电薄膜材料制成。

进一步地，所述反铁电薄膜材料包括Hf_1-xZr_xO₂(0.5<x≤1)、Hf_1-xSi_xO₂(0.05<x<0.1)、Hf_1-xAl_xO₂(0.06<x<0.1)、Al掺杂Hf_1-xZr_xO₂(0.5<x≤1)和Si掺杂Hf_1-xZr_xO₂(0.5<x≤1)中的任意一种。

进一步地，电荷俘获层为氮化硅(Si₃N₄)和绝缘氮化铪薄膜(HfN_x，x不小于1.3)中的任意一种。

进一步地，所述隧穿层为二氧化硅(SiO₂)、二氧化铪(HfO₂)和掺杂二氧化铪中的任意一种或多种。

进一步地，所述沟道层为多晶硅(Si)、多晶锗(Ge)、多晶硅锗(SiGe)，或掺杂的多晶硅(Si)、掺杂的多晶锗(Ge)、掺杂的多晶硅锗(SiGe)，掺杂元素为硼(B)、磷(P)和砷(As)中的一种或多种。

根据电位移(D)连续，D＝ε₀E_A+P＝ε₀ε_CTE_CT＝ε₀ε_TLE_TL，其中ε₀为真空介电常数，P为反铁电薄膜层上的极化值，E_A为作用在反铁电薄膜层上的电场，ε_CT为电荷俘获层的相对介电常数，E_CT为作用在电荷俘获层上的电场，ε_TL为隧穿层的相对介电常数，E_TL为作用在隧穿层上的电场。在控制栅电极的电压作用下，所述反铁电薄膜层中将诱导极化P，且极化值远远大于ε₀E_A，根据电位移连续，将使得作用在隧穿层上的电场E_TL大幅增加，从而隧穿层的能带的弯曲程度增加，进而增大通过所述隧穿层的隧穿电流，使电荷俘获层容易俘获或释放电荷，从而使所述存储单元实现较大的存储窗口、较快的擦写速度和较小的工作电压。

本发明的第二方面提供了一种存储器，包括：基底、公共源极、多个选择晶体管和垂直于所述基底的多组存储单元串；其中，所述存储单元串由多个上述的存储单元串联组成，相邻的所述存储单元的控制栅电极层之间均设置有控制隔离层；所述公共源极设置在所述基底上；每个所述选择晶体管，一端设置在所述公共源极上，另一端的表面上设置有所述存储单元串。

进一步地，所述选择晶体管包括由内至外依次设置的第二沟道层、选择栅介质和选择栅电极；所述第二沟道层与第一沟道层连接；所述选择晶体管的选择栅电极通过设置选择隔离层与公共源极隔离。

本发明的第三方面提供了一种存储器的制备方法，包括：S1，在基底上形成公共源极；S2，在所述公共源极上形成多个选择晶体管；S3，在所述选择晶体管表面上依此交叠沉积控制隔离层和预设层数的控制栅电极层，以形成堆叠层；S4,在所述多个选择晶体管上方形成预设尺寸的第一通孔，且所述第一通孔贯穿于所述堆叠层；S5，在所述第一通孔的内壁向靠近轴线的方向上，依次沉积形成反铁电薄膜层、电荷俘获层和隧穿层；S6，采用刻蚀法依次去除沉积在所述第一通孔的底部的隧穿层、电荷俘获层和反铁电薄膜层，以使所述第一通孔贯穿直至所述选择晶体管的顶部；S7，在所述隧穿层的内壁上沉积形成第一沟道层。

进一步地，上述存储器的制备方法还包括：在所述第一沟道层的内壁上沉积填充层以充满所述第一通孔。

(三)有益效果

本发明的上述技术方案具有如下有益的技术效果：

本发明的存储单元，利用反铁电薄膜层的极化特性，在施加控制电压时可以施加较大的电场作用在隧穿层上，极大地促进了电子的隧穿效率，可以增大存储单元的存储窗口和擦写速度、降低存储单元的工作电压，进而降低存储器的工作电压、提高存储器的存取速度和存储窗口。另外，本发明中的反铁电薄膜材料可与硅基集成工艺兼容，使得所述存储器有望实现高密度、低成本制作。

附图说明

图1是本发明实施例1的反铁电薄膜层的极化电荷-电压曲线；

图2是本发明实施例1的存储单元的结构示意图；

图3是本发明实施例3的存储器的结构示意图；

图4是本发明实施例4的存储器的制备方法的流程图；

图5是本发明实施例4的存储器的制备流程示意图。

附图标记：

1：反铁电薄膜层；2：第一沟道层；3：隧穿层；4：电荷俘获层；5：控制栅电极；6：填充层；7：选择晶体管；71：第二沟道层；72：选择栅介质；73：选择栅电极；74：选择隔离层；8：控制隔离层；9：公共源极；10：基底；100：存储单元串。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

实施例1

图1是本发明实施例1的反铁电薄膜层的极化电荷-电压曲线。

图2是本发明实施例1的存储单元的结构示意图。

如图1和2所示，本实施例提供一种存储单元，包括：依次设置的第一沟道层(2)、隧穿层(3)、电荷俘获层(4)、反铁电薄膜层(1)和控制栅电极(5)；所述控制栅电极(5)用于提供控制电压；所述反铁电薄膜层(1)用于在所述控制电压的作用下增强隧穿层(3)的电场；所述电荷俘获层(4)用于通过俘获从所述沟道层(2)注入的电荷存储信息。根据电位移(D)连续，D＝ε₀E_A+P＝ε₀ε_CTE_CT＝ε₀ε_TLE_TL，其中ε₀为真空介电常数，P为反铁电薄膜层1上的极化值，E_A为作用在反铁电薄膜层1上的电场，ε_CT为电荷俘获层4的相对介电常数，E_CT为作用在电荷俘获层4上的电场，ε_TL为隧穿层3的相对介电常数，E_TL为作用在隧穿层3上的电场。在控制栅电极5的电压作用下，所述反铁电薄膜层1中将诱导极化P，且极化值远远大于ε₀E_A，根据上述电位移连续，将使得作用在隧穿层3上的电场E_TL大幅增加，从而隧穿层3的能带的弯曲程度增加，进而增大通过所述隧穿层3的隧穿电流，使电荷俘获层容易俘获或释放电荷，从而使所述存储单元实现较大的存储窗口、较快的擦写速度和较小的工作电压。

可选地，所述第一沟道层2、所述隧穿层3、所述电荷俘获层4、所述反铁电薄膜层1和所述控制栅电极5由内至外依次设置。

可选地，所述反铁电薄膜层1由反铁电薄膜材料制成。

进一步可选地，所述反铁电薄膜材料包括但不限于Hf_1-xZr_xO₂(0.5<x≤1)、Hf_{1- x}Si_xO₂(0.05<x<0.1)、Hf_1-xAl_xO₂(0.06<x<0.1)、Al掺杂Hf_1-xZr_xO₂(0.5<x≤1)和Si掺杂Hf_{1- x}Zr_xO₂(0.5<x≤1)中的任意一种。

优选的，上述存储单元还包括填充层6；所述填充层6设置于所述第一沟道层2内，用于减少所述第一沟道层2的体积。

进一步优选地，所述填充层6包括但不限于SiO₂、SiON和Si₃N₄。填充层6的作用是减少第一沟道层2的体积，以减少第一沟道层2中的缺陷，有助于提升存储单元的疲劳性能和改善存储单元之间的差异性。

优选地，所述电荷俘获层4包括但不限于氮化硅(Si₃N₄)和绝缘氮化铪薄膜(HfN_x，x不小于1.3)。这两种氮化物绝缘材料的缺陷密度较高，可以俘获更多的电荷，使存储窗口更大。

优选地，所述隧穿层3为二氧化硅(SiO₂)、二氧化铪(HfO₂)和掺杂二氧化铪中的任意一种或多种。

优选地，所述第一沟道层2为多晶硅(Si)、多晶锗(Ge)、多晶硅锗(SiGe)，或掺杂的多晶硅(Si)、掺杂的多晶锗(Ge)、掺杂的多晶硅锗(SiGe)，掺杂元素为硼(B)、磷(P)和砷(As)中的一种。这几种材料的制备工艺较成熟，无需重新选择制备工艺。

实施例2

本实施例提供一种存储单元的操作方法，包括：

在所述存储单元进行编程操作时，首先在所述控制栅电极5上施加一个正控制电压，所述反铁电薄膜层1中产生方向指向所述第一沟道层2的极化，即所述控制栅电极5上的极化电荷为正，对应图1中的A点处，此时所述隧穿层3中产生较大的方向指向第一沟道层2的电场，使得第一沟道层2中的电子隧穿过隧穿层3进入、停留在所述电荷俘获层4；然后撤去所述控制栅电极5上的正控制电压，所述反铁电薄膜层1中的极化将大幅减小，若为理想的反铁电薄膜，极化将降为0对应图1中的O点，同时所述电荷俘获层4中保留大量电子。

在所述存储单元进行擦除操作时，在所述控制栅电极5上施加一个负控制电压或者在第一沟道层2上施加一个正控制电压，所述反铁电薄膜层1中产生方向指向所述控制栅电极5的极化，即所述控制栅电极5上的极化电荷为负，对应图1中的B点处，此时所述隧穿层3中产生较大的反向电场，使得停留在所述电荷俘获层4中的电子经过隧穿层3进入所述第一沟道层2；然后撤去控制栅电极5上的负控制电压或者第一沟道层上的正控制电压，反铁电薄膜层1中的极化将大幅减小，若为理想的反铁电薄膜，极化将降为0对应图1中的O点；而电荷俘获层4中保留的电子较少，可忽略不计。

在所述存储单元进行读取操作时，在所述控制栅电极5上施加一个读取电压，在所述存储单元的第一沟道层2上施加一个漏极电压，判断通过所述第一沟道层2的电流的大小：若所述电流大于电流预设值，则所述存储单元处于擦除态；若所述电流小于电流预设值，则所述存储单元处于编程态。

可选地，所述读取电压的值可以是大于、小于和等于0的控制电压。

可选地，所述漏极电压大于或小于0。

实施例3

图3是本发明实施例3的存储器的结构示意图。

如图3所示，本实施例提供了一种存储器，包括多个存储单元串100：每个所述存储单元串100通过选择晶体管7与公共源极9连接；存储单元串100，包括多个如实施例1的存储单元串联层叠设置：相邻的所述存储单元的控制栅电极5通过控制隔离层8隔离。所述选择晶体管7用于控制所述存储单元串100的工作状态。所述选择晶体管7包括由内之外依次设置的第二沟道层71、选择栅介质72和选择栅电极73；所述第二沟道层71与第一沟道层2连接；所述选择栅电极73通过选择隔离层74与公共源极9分离。

优选地，所述选择栅电极73和控制栅电极5为重掺杂的多晶硅，氮化物金属电极和钨(W)中的任一种。

优选地，所述选择隔离层74为SiO₂或介电常数比SiO₂的介电常数更小的绝缘材料，用于绝缘。

实施例4

图4是本发明实施例4的存储器的制备方法的流程图；图5是本发明实施例4的存储器的制备流程示意图。

如图4和5所示，本实施例提供一种存储器的制作方法，用于制备是如实施例3的存储器，包括：

S1，在基底10上面形成公共源极9(如图5中的5a)；

S2，在所述公共源极9上形成多个选择晶体管7(如图5中的5b)；

S3，在所述选择晶体管7表面上依此交叠沉积控制隔离层8和预设层数的控制栅电极层5，以形成堆叠层(如图5中的5c)；

S4,在所述多个选择晶体管7上方形成预设尺寸的第一通孔，且所述第一通孔贯穿于所述堆叠层(如图5中的5d)；

S5，在所述第一通孔14的内壁向靠近轴线的方向上，依次沉积形成反铁电薄膜层1、电荷俘获层4和隧穿层3(如图5中的5e)；

S6，采用刻蚀法依次去除沉积在所述第一通孔的底部的隧穿层3、电荷俘获层4和反铁电薄膜层1，以使所述第一通孔贯穿直至所述选择晶体管7的顶部；

S7，在所述隧穿层3的内壁上沉积形成第一沟道层2(如图5中的5f)。

可选地，在所述第一沟道层2的内壁上沉积填充层6以充满所述第一通孔。

本发明提供的存储器结构较简单，且制备方法中涉及到的都是现有非常成熟的工艺，可以实现低成本制造。

可选地，所述在所述公共源极9上制备多个选择晶体管7包括：在所述公共源极9的上面沉积选择隔离层74和选择栅电极层73；采用光刻和干法刻蚀工艺形成贯穿选择隔离层74和选择栅电极层73的第二通孔，所述第二通孔直达公共源极9的上表面；在所述第二通孔的内壁上沉积选择栅介质72层；采用湿法或干法刻蚀工艺去除沉积在所述第二通孔底部的选择栅介质72材料，使得所述第二通孔直达所述公共源极9的上表面；在所述选择栅介质72层的内壁上制备第二沟道层71，以充满所述第二通孔；去除沉积在所述选择栅电极73层上的选择栅介质层72和第二沟道层71，形成所述选择晶体管7。

本发明旨在保护一种存储单元、存储器及存储器的制备方法，其中，存储单元，利用反铁电薄膜层的极化特性，在施加控制电压时可以施加较大的电场作用在隧穿层上，极大地促进了电子的隧穿效率，可以增大存储单元的存储窗口和擦写速度、降低存储单元的工作电压，进而降低存储器的工作电压、提高存储器的存取速度和存储窗口。另外，本发明中的反铁电薄膜材料可与硅基集成工艺兼容，使得所述存储器有望实现高密度、低成本制作。

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (10)

1.一种存储单元，其特征在于，包括：依次设置的第一沟道层(2)、隧穿层(3)、电荷俘获层(4)、反铁电薄膜层(1)和控制栅电极(5)；

所述控制栅电极(5)用于提供控制电压；

所述反铁电薄膜层(1)用于在所述控制电压的作用下增强隧穿层(3)的电场；

所述电荷俘获层(4)用于通过俘获从所述第一沟道层(2)注入的电荷存储信息；

在进行编程操作时，先在所述控制栅电极(5)上施加一个正控制电压，所述反铁电薄膜层(1)中产生方向指向所述第一沟道层(2)的极化；然后撤去所述控制栅电极(5)上的正控制电压，所述反铁电薄膜层(1)中的极化将大幅减小，以在所述电荷俘获层(4)中保留大量电子；

在进行擦除操作时，在所述控制栅电极(5)上施加一个负控制电压或者在所述第一沟道层(2)上施加一个正控制电压，所述反铁电薄膜层(1)中产生方向指向所述控制栅电极(5)的极化；然后撤去所述控制栅电极(5)上的负控制电压或者所述第一沟道层(2)上的正控制电压，所述反铁电薄膜层(1)中的极化将大幅减小，以擦除所述电荷俘获层(4)中保留的电子；

在进行读取操作时，在所述控制栅电极(5)上施加一个读取电压，在所述第一沟道层(2)上施加一个漏极电压，判断通过所述第一沟道层(2)的电流的大小：若所述电流大于电流预设值，则所述存储单元处于擦除态；若所述电流小于电流预设值，则所述存储单元处于编程态。

2.根据权利要求1所述的存储单元，其特征在于，还包括：

填充层(6)，设置于所述第一沟道层(2)内，用于减少所述第一沟道层(2)的体积。

3.根据权利要求1或2所述的存储单元，其特征在于，

所述反铁电薄膜层(1)由反铁电薄膜材料制成，为Hf_1-xZr_xO₂(0.5<x≤1)、Hf_1-xSi_xO₂(0.05<x<0.1)、Hf_1-xAl_xO₂(0.06<x<0.1)、Al掺杂Hf_1-xZr_xO₂(0.5<x≤1)和Si掺杂Hf_1-xZr_xO₂(0.5<x≤1)中的任意一种。

4.根据权利要求1或2所述的存储单元，其特征在于，电荷俘获层(4)为氮化硅(Si₃N₄)和绝缘氮化铪薄膜HfN_x(x不小于1.3)中的任意一种。

5.根据权利要求1或2所述的存储单元，其特征在于，所述隧穿层(3)为二氧化硅(SiO₂)、二氧化铪(HfO₂)和掺杂二氧化铪中的任意一种或多种。

6.根据权利要求1或2所述的存储单元，其特征在于，所述第一沟道层(2)为多晶硅(Si)、多晶锗(Ge)、多晶硅锗(SiGe)，或掺杂的多晶硅(Si)、掺杂的多晶锗(Ge)、掺杂的多晶硅锗(SiGe)，掺杂元素为硼(B)、磷(P)和砷(As)中的一种或多种。

7.一种存储器，其特征在于，包括：基底(10)、公共源极(9)、多个选择晶体管(7)和垂直于所述基底(10)的多组存储单元串(100)；

其中所述存储单元串(100)由多个如权利要求1-6任一项所述的存储单元串联组成，相邻的所述存储单元的控制栅电极层(5)之间均设置有控制隔离层(8)；

所述公共源极(9)设置在所述基底(10)上；

每个所述选择晶体管(7)，一端设置在所述公共源极(9)上，另一端的表面上设置有所述存储单元串(100)。

8.根据权利要求7所述的存储器，其特征在于，

所述选择晶体管(7)包括由内至外依次设置的第二沟道层(71)、选择栅介质(72)和选择栅电极(73)；

所述第二沟道层(71)与第一沟道层(2)连接。

9.一种存储器的制备方法，其特征在于，用于制备如权利要求7或8所述的存储器，包括：

S1，在基底(10)上形成公共源极(9)；

S2，在所述公共源极(9)上形成多个选择晶体管(7)；

S3，在所述选择晶体管(7)表面上依此交叠沉积隔离层(8)和预设层数的控制栅电极层(5)，以形成堆叠层；

S4,在所述多个选择晶体管(7)上方形成预设尺寸的第一通孔，且所述第一通孔贯穿于所述堆叠层；

S5，在所述第一通孔(14)的内壁向靠近轴线的方向上，依次沉积形成反铁电薄膜层(1)、电荷俘获层(4)和隧穿层(3)；

S6，采用刻蚀法依次去除沉积在所述第一通孔的底部的隧穿层(3)、电荷俘获层(4)和反铁电薄膜层(1)，以使所述第一通孔贯穿直至所述选择晶体管(7)的顶部；

S7，在所述隧穿层(3)的内壁上沉积形成第一沟道层(2)。

10.根据权利要求9所述的存储器的制备方法，其特征在于，还包括：

在所述第一沟道层(2)的内壁上沉积填充层(6)以充满所述第一通孔。

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