CN106558587A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN106558587A
CN106558587A CN201610124808.XA CN201610124808A CN106558587A CN 106558587 A CN106558587 A CN 106558587A CN 201610124808 A CN201610124808 A CN 201610124808A CN 106558587 A CN106558587 A CN 106558587A
Authority
CN
China
Prior art keywords
layer
silicon layer
doped silicon
oxygen
nitrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610124808.XA
Other languages
English (en)
Other versions
CN106558587B (zh
Inventor
杨永镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Priority to CN202110040529.6A priority Critical patent/CN112750836A/zh
Publication of CN106558587A publication Critical patent/CN106558587A/zh
Application granted granted Critical
Publication of CN106558587B publication Critical patent/CN106558587B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件及其形成方法。该半导体器件包括隧道绝缘层、包含掺杂剂的电荷储存层以及插入在隧道绝缘层与电荷储存层之间的扩散阻障层，该扩散阻障层包括碳、氮或氧中的至少一种。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2015年9月22日提交的申请号为10-2015-0134203的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
本发明的方面涉及一种半导体器件及其制造方法，更具体地，涉及一种三维半导体器件及其制造方法。
背景技术
即使电源被断开，非易失性存储器件也维持储存在半导体器件中的数据。非易失性存储元件包括用于储存数据的存储单元，且存储单元具有这样的结构：在其中顺序地层叠隧道绝缘层、浮栅、电荷阻挡层和控制栅电极。
隧道绝缘层可以由氧化物层形成，以及浮栅可以由包括高浓度掺杂剂的硅层形成。然而，在包括高浓度掺杂剂的硅层的沉积工艺和后续的热处理工艺中，包括在浮栅中的掺杂剂可以扩散至隧道绝缘层中。在这种情况下，可能降低隧道绝缘层的层质量，且可能破坏存储器件的特征。
发明内容
各种实施例针对一种具有改进的隧道绝缘层的层质量的半导体器件及其制造方法。
根据一个实施例，一种半导体器件可以包括：隧道绝缘层、包括掺杂剂的电荷储存层以及插入在隧道绝缘层与电荷储存层之间的扩散阻障层，该扩散阻障层包括碳、氮或氧中的至少一种。
根据一个实施例，一种半导体器件可以包括：交替层叠的导电层和绝缘层、穿透交替层叠的导电层和绝缘层的沟道层、围绕沟道层的隧道绝缘层、插入在隧道绝缘层与导电层之间的电荷储存图案以及插入在隧道绝缘层与电荷储存图案之间的扩散阻障图案，该电荷储存图案包括掺杂剂，该扩散阻障图案包括氮、碳或氧中的至少一种。
根据一个示例性实施例，一种半导体器件可以包括：交替层叠的导电层和绝缘层；沟道层，穿透交替层叠的导电层和绝缘层；隧道绝缘层，围绕沟道层；扩散阻障层，围绕隧道绝缘层，该扩散阻障层包括氮、碳或氧中的至少一种；电荷储存图案，插入在扩散阻障层与绝缘层之间，该电荷储存图案包括掺杂剂；以及电荷阻挡层，插入在电荷储存图案与绝缘层之间以及插入在电荷储存图案与导电层之间。
根据一个实施例，一种用于制造半导体器件的方法可以包括：在衬底上形成隧道绝缘层，在隧道绝缘层上形成包括碳、氮或氧中的至少一种的扩散阻障层，以及在扩散阻障层上形成包括掺杂剂的电荷储存层。
附图说明
图1是图示根据一个实施例的扩散阻障层的结构的平面图；
图2A至图2D是图示根据一个实施例的半导体器件的结构的平面图；
图3A至图3C是图示根据一个实施例的制造半导体器件的方法的剖视图；
图4A至图4D是图示根据一个实施例的制造半导体器件的方法的剖视图；
图5A至图5F是图示根据一个实施例的制造半导体器件的方法的剖视图；
图6和图7是图示根据一个实施例的存储系统的配置的框图；以及
图8和图9是图示根据一个实施例的计算系统的配置的框图。
具体实施方式
在下文中，将参照附图来详细描述各种示例性实施例。在附图中，可能为了图示方便而夸大了组件的厚度和长度。在下面的描述中，为了简便和简洁可以省略对相关功能和构成的详细描述。贯穿本公开，附图标记直接对应于本发明的各个附图和实施例中的相同编号的部分。应当容易理解的是，本公开中的“…上”和“…之上”的意思应当以最宽泛的方式来解释，使得“…上”不仅意味着“直接在…上”，还意味着通过它们之间的中间特征或中间层而在某物“上”，以及“…之上”不仅意味着直接在顶部，还意味着通过它们之间的中间特征或中间层而在某物的顶部上。
图1是图示根据一个实施例的扩散阻障层的结构的平面图。
参见图1，根据一个实施例的扩散阻障层12可以插入至隧道绝缘层11与电荷储存层13之间。扩散阻障层12可以包括掺杂杂质，该掺杂杂质包括碳(C)、氮(N)或氧(O)中的至少一种。隧道绝缘层11可以包括例如氧化物材料。电荷储存层13可以例如为包括用高浓度的N型或P型杂质掺杂剂掺杂的多晶硅层的浮栅。可选地，电荷储存层13可以包括氮化物材料、纳米点、相变材料等中的至少一种。
如上所讨论的，扩散阻障层12可以例如为用碳(C)、氮(N)或氧(O)中的至少一种掺杂的硅层。该硅层可以例如为具有晶粒结构的结晶硅层，例如，多晶硅层。此外，碳(C)、氮(N)或氧(O)中的至少一种可以位于晶粒、晶界或晶格缺陷的至少一种中。在执行沉积工艺、热处理工艺等时，包括在电荷储存层13中的N型或P型杂质掺杂剂可以经由晶粒、晶界或晶格缺陷中的至少一种而扩散至隧道绝缘层11。相应地，可以通过使掺杂的碳(C)、氮(N)或氧(O)中的至少一种位于电荷储存层13与隧道绝缘层11之间的扩散阻障层12的晶粒、晶界或晶格缺陷的至少一种中来阻挡P型或N型杂质掺杂剂的扩散路径。
此外，当掺杂碳(C)、氮(N)或氧(O)中的至少一种时，可以降低硅层中的晶粒的尺寸。相应地，可以防止P型或N型杂质掺杂剂的扩散。因此，可以防止包括在电荷储存层13中的P型或N型杂质掺杂剂扩散至隧道绝缘层11。
例如，扩散阻障层12可以为包括碳、氮或氧中的至少一种的第一掺杂硅层12B。在另一个实施例中，扩散阻障层12可以包括第一掺杂硅层12B和第二掺杂硅层12C，第一掺杂硅层12B包括碳、氮或氧中的至少一种，第二掺杂硅层12C包括碳、氮或氧中的一种以及N型或P型杂质。在另一个实施例中，扩散阻障层12可以包括未掺杂硅层12A、第一掺杂硅层12B(如上所述)和第二掺杂硅层12C(如上所述)。此外，扩散阻障层12可以仅由第一掺杂硅层12B形成、仅由第二掺杂硅层12C形成、由第一掺杂硅层12B和第二掺杂硅层12C的组合形成，或者未掺杂硅层12A与第一掺杂硅层12B或第二掺杂硅层12C中的至少一种的组合形成。必要时可以改变形成扩散阻障层的各种硅层的布置次序。
N型杂质可以为例如磷(P)，以及P型杂质可以为例如硼(B)。因此，第二掺杂硅层12C可以包括碳和磷、氮和磷、氧和磷、碳和硼、氮和硼或者氧和硼。此外，第二掺杂硅层12C中包括的N型杂质或P型杂质可以与电荷储存层13中包括的N型或P型杂质相同。
第一掺杂硅层12B可以具有比未掺杂硅层12A小的厚度。此外，第一掺杂硅层12B可以具有比第二掺杂硅层12C小的厚度。随着层的厚度更小，可以减小层的晶粒尺寸。相应地，第一掺杂硅层12B可以具有比第二掺杂硅层12C小的晶粒尺寸。此外，即使第一掺杂硅层12B中包括的晶粒是通过后续的热处理工艺来生长的，晶体生长速率也可以随第一掺杂硅层12B的厚度减小而降低。此外，掺杂剂的扩散速度可以随第一掺杂硅层12B的晶粒尺寸减小而降低。相应地，通过控制扩散阻障层12的厚度，可以有效地防止掺杂剂的扩散。例如，未掺杂硅层12A的厚底可以为大约至大约第一掺杂硅层12B的厚度可以为大约至大约第二掺杂硅层12C的厚度可以为大约至大约以及电荷储存层13的厚度可以为大约至大约
在可选实施例(未示出)中，扩散阻障层12可以为电荷储存层13的一部分。例如，电荷储存层13可以由多层形成，且多层中的一部分可以为扩散阻障层12。在这种情况下，电荷可以被储存在扩散阻障层12中。
图2A至图2D是图示根据一个实施例的半导体器件的结构的平面图。具体地，图2A至图2D是表示存储单元的结构的透视图。在下文中，将省略与以上重复的描述。
参见图2A，根据一个实施例的存储单元MC可以包括顺序地层叠在衬底20上的隧道绝缘层22、扩散阻障层23、电荷储存层24、电荷阻挡层25和栅电极26。隧道绝缘层22、扩散阻障层23和电荷储存层24可以被布置为彼此间隔开预定距离，且具有岛状图案。电荷阻挡层25和栅电极26可以为沿第一方向I-I’延伸的直线图案。隧道绝缘层22、扩散阻障层23、电荷储存层24、电荷阻挡层25和栅电极26可以形成栅极图案。结21可以形成在栅极图案的两侧，且沟道可以形成在结21之间。此外，沿与第一方向I-I’交叉的第二方向II-II’延伸的隔离层27可以形成在衬底20中。
扩散阻障层23可以插入隧道绝缘层22与电荷储存层24之间，且具有参照图1所描述的材料和结构。
电荷储存层24可以通过输入或输出电荷来储存数据，且如上所述，包括用高浓度的N型或P型杂质掺杂剂掺杂的多晶硅层。
电荷阻挡层25可以包括具有高介电常数(高k)的电介质材料，例如，氧化铝(Al2O3)。此外，栅电极26可以包括多晶硅、金属材料等。
参见图2B，根据一个实施例的存储单元MC可以包括垂直沟道层30以及顺序地围绕垂直沟道层30的隧道绝缘层31、扩散阻障层32、电荷储存层33、电荷阻挡层34和栅电极35。
扩散阻障层32可以插入隧道绝缘层31与电荷储存层33之间，且具有参照图1所描述的材料和结构。电荷阻挡层34可以插入电荷储存层33与栅电极35之间。由于栅电极35可以围绕垂直沟道层30，因此存储单元MC可以具有环栅(GAA，gate all around)结构。
虽然未在图中示出，但可以使用同一垂直沟道层30来层叠多个存储单元MC。在这种情况下，绝缘层可以插入在层叠的栅电极35之间，且栅电极35可以通过绝缘层而相互绝缘。层叠存储单元的电荷储存层33和电荷阻挡层34可以通过绝缘层而彼此分离。
参见图2C，根据一个实施例的存储单元MC可以包括垂直沟道层40以及顺序地围绕垂直沟道层40的侧壁的隧道绝缘层41、扩散阻障层42、电荷储存层43、电荷阻挡层44和栅电极45。
扩散阻障层42可以插入隧道绝缘层41与电荷储存层43之间，且包括参照图1描述的材料和结构。电荷阻挡层44可以插入电荷储存层43与栅电极45之间，且可以具有围绕栅电极45的C形。
在一个示例性实施例中，存储单元MC可以包括参照图2B描述的电荷阻挡层34和参照图2C描述的电荷阻挡层44二者。
参见图2D，根据一个实施例的存储单元MC1和MC2可以包括垂直沟道层50、隧道绝缘层51、扩散阻障层52、电荷储存层53、电荷阻挡层54、层叠栅电极55和绝缘层56。
隧道绝缘层51可以围绕垂直沟道层50，以及扩散阻障层52可以形成为围绕隧道绝缘层51。扩散阻障层52可以具有参照图1描述的材料和结构。
层叠栅电极55可以围绕垂直沟道层50、隧道绝缘层51、扩散阻障层52和电荷储存层54。电荷储存层53、电荷阻挡层54和绝缘层56可以插入层叠栅电极55之间。电荷储存层53可以插入扩散阻障层52与绝缘层56之间。电荷阻挡层54可以插入电荷储存层53与层叠栅电极55之间。
在图2D中所示的结构的示例中，存储单元MC1和MC2中的每个可以包括两个层叠栅电极55，且电荷储存层53可以插入层叠栅电极55之间。上存储单元MC1和下存储单元MC2可以共享层叠栅电极55中的一个。
图3A至图3C是图示根据一个实施例的制造半导体器件的方法的剖视图。
参见图3A，可以顺序地形成隧道绝缘层61、扩散阻障层62和电荷储存层63。
如上所述，扩散阻障层62可以包括碳、氮或氧中的至少一种，且可以以单层或以多层结构来形成。例如，形成扩散阻障层62可以包括：使用硅源气体形成未掺杂硅层62A，然后通过将碳源气体、氮源气体或氧源气体中的至少一种添加至硅源气体来形成第一掺杂硅层62B。随后，可以通过将N型杂质源气体或P型杂质源气体中的至少一种以及碳源气体、氮源气体或氧源气体中的至少一种添加至硅源气体来形成第二掺杂硅层62C。可以通过改变添加至硅源气体的气体的类型而经由原位工艺(in-situ process)来形成扩散阻障层62。
例如，硅源气体可以例如包括硅烷气体(SiH4)或乙硅烷(Si2H6)中的至少一种，氮源气体可以例如包括N2气体或NH3气体中的至少一种，碳源气体可以例如包括C2H6气体，N型杂质源气体可以例如包括含磷气体(诸如PH3气体)，以及P型杂质源气体可以例如包括含硼气体(诸如BH3气体或B2H6气体)。
扩散阻障层62可以通过沉积方法来形成。例如，可以使用低压化学气相沉积(LP-CVD)方法或原子层沉积(ALD)方法。未掺杂硅层62A可以形成为大约至大约的厚度，第一掺杂硅层62B可以形成为大约至大约的厚度，以及第二掺杂硅层62C可以形成为大约至大约的厚度。
电荷储存层63可以例如为用N型或P型杂质掺杂剂掺杂的多晶硅层。可以通过原位工艺来形成扩散阻障层62和电荷储存层63。在这种情况下，可以通过将包括N型或P型杂质掺杂剂的源气体添加至硅源气体来形成电荷储存层63。
参见图3B，可以通过已知工艺来刻蚀电荷储存层63、扩散阻障层62和隧道绝缘层61。在刻蚀电荷储存层63、扩散阻障层62和隧道绝缘层61之后，可以通过将衬底60刻蚀至预定深度来形成隔离沟槽T。随后，可以在隔离沟槽T中形成隔离层65。隔离层65可以形成为完全填充隔离沟槽T或部分填充隔离沟槽T。例如，隔离层65的上表面可以位于比衬底60的表面低。
参见图3C，可以在电荷储存层63、扩散阻障层62、隧道绝缘层61和隔离层65之上形成电荷阻挡层66和导电层67。随后，可以通过刻蚀用于栅电极的导电层67、电荷阻挡层66、电荷储存层63、扩散阻障层62和隧道绝缘层来形成栅极图案。
因此，存储单元包括插入在隧道绝缘层61与电荷储存层63之间的扩散阻障层62。
图4A至图4D是图示根据一个实施例的制造半导体器件的方法的剖视图。
参见图4A，可以交替地形成第一牺牲层71和第二牺牲层72。第一牺牲层71可以形成层叠存储单元的栅电极，以及第二牺牲层72可以形成使层叠栅电极彼此绝缘的绝缘层。第一牺牲层71可以由具有对第二牺牲层72的高刻蚀选择性的材料形成。例如，第一牺牲层可以包括氮化物，以及第二牺牲层72可以包括氧化物。
随后，可以形成穿透第一牺牲层71和第二牺牲层72的第一开口OP1。第一开口OP1可以具有圆形、椭圆形、矩形或多边形横截面。此外，多个第一开口OP1可以以矩阵布置形状或交错布置来布置。
随后，可以在第一开口OP1中顺序地形成第一电荷阻挡层73、电荷储存层74、扩散阻障层75和隧道绝缘层76。
随后，可以在隧道绝缘层76上形成沟道层77。沟道层77可以形成为具有完全填充的中心区，或者包括开放的中心区。如果沟道层具有开放的中心区，那么可以将绝缘层填充在开放的中心区中。此外，虽然在图中仅示出了沟道层77的一部分，但沟道层77可以具有基本上垂直于衬底的表面来延伸的直线结构，或者可以具有通常的“U”形配置。
参见图4B，可以经由第一牺牲层71和第二牺牲层72来形成狭缝SL。随后，可以通过去除由狭缝SL暴露的第二牺牲层72来形成第二开口OP2。随后，可以去除第一电荷阻挡层73、电荷储存层74和扩散阻障层75通过第二开口OP2而暴露的部分。结果，可以在存储单元区中形成第一电荷阻障图案73A、电荷储存图案74A和扩散阻障图案75A。电荷阻障图案73A、电荷储存层74和扩散阻障层75形成在存储单元之间的间隙区中。
参见图4C，在第二开口OP2中形成绝缘层78。然后可以去除通过狭缝SL而暴露的第一牺牲层71。可以在层叠绝缘层78之间形成第三开口OP3。此外，可以通过第三开口OP3暴露第一电荷阻障图案73A。
参见图4D，可以沿限定第三开口OP3的表面形成第二电荷阻挡层79。然后可以在第三开口中形成导电层80。结果，可以形成层叠存储单元MC，且存储单元MC中的每个可以包括沟道层77、隧道绝缘层76、扩散阻障图案75A、电荷储存图案74A、第一电荷阻障图案73A、第二电荷阻挡层79和导电层80。此外，层叠存储单元MC的扩散阻障图案75A、电荷储存图案74A和第一电荷阻障图案73A可以通过绝缘层78而与另一个层叠存储单元MC的扩散阻障图案75A、电荷储存图案74A和第一电荷阻障图案73A分离。
在可选实施例中，可以形成包括掺杂多晶硅的导电层而非第一牺牲层71。在这种情况下，可以省略用于形成第三开口OP3的工艺。此外，可以额外执行使通过狭缝SL而暴露的包括掺杂多晶硅的导电层硅化的工艺。
图5A至图5D是图示根据一个实施例的制造半导体器件的方法的剖视图。
参见图5A，可以交替层叠牺牲层81和绝缘层82。牺牲层81可以形成层叠存储单元MC的栅电极，以及绝缘层82可以为使层叠栅电极彼此绝缘的绝缘层。牺牲层81可以由具有对绝缘层82的高刻蚀选择性的材料形成。例如，牺牲层81可以包括氮化物材料，以及绝缘层82可以包括氧化物材料。
可以经由牺牲层81和绝缘层82来形成第一开口OP1。然后，可以通过刻蚀绝缘层82的经由第一开口OP1而暴露的部分来形成第二开口OP2。结果，牺牲层81可以突出至第一开口OP1中。
参见图5B，可以沿限定第一开口OP1和第二开口OP2的表面形成电荷阻挡层83。电荷阻挡层83可以形成为未完全填充第二开口OP2的厚度。随后，可以形成电荷储存层84以填充第二开口OP2。可以在第一开口OP1中形成电荷储存层84。
参见图5C，可以通过去除形成在第一开口OP1中的电荷储存层84来在第二开口OP2中形成电荷储存图案84A。电荷储存图案84A可以彼此分离。随后，可以在第一开口OP1中顺序地形成扩散阻障层85、隧道绝缘层86和沟道层87。
如图5C中所示，可以经由牺牲层81和绝缘层82来形成狭缝SL。可以通过去除经由狭缝SL而暴露的牺牲层81来形成第三开口OP3。可以通过第三开口OP3暴露电荷阻挡层83。
参见图5D，可以在第三开口OP3中形成导电层88。导电层88可以形成栅电极，且可以包括钨(W)、氮化钨材料(WNx)等中的至少一种。因此，可以形成沿沟道层87层叠的多个存储单元MC。此外，存储单元MC中的每个可以包括沟道层87、隧道绝缘层86、扩散阻障层85、电荷储存图案84A和导电层88。
图5E和图5F是图示上述方法的变化的剖视图，在该些变化中，电荷储存层84可以未完全填充每个开口OP2。参见图5E，可以在第二开口OP2的每个中形成电荷储存图案84A和扩散阻障层85。参见图5F，可以在第一开口OP1和第二开口OP2中形成扩散阻障层85。此外，当扩散阻障层85是多层时，该多层中的一部分(例如，第一掺杂硅层和第二掺杂硅层中的一种)可以位于第二开口OP2中，以及该多层中的一部分(例如，未掺杂硅层)可以形成在第一开口OP1中。
图6是图示根据一个实施例的存储系统的配置的框图。
参见图6，根据一个实施例的存储系统1000可以具有存储器件1200和控制器1100。
存储器件1200可以用于储存各种数据类型(诸如文本、图形和软件代码)的数据信息。存储器件1200可以为非易失性存储器，且可以包括参照图1至图5D描述的结构。
控制器1100可以耦接至主机和存储器件1200，且被配置为响应于来自主机的请求来访问存储器件1200。例如，控制器1100可以被配置为控制读取操作、写入操作、擦除操作和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误校正码电路1140和存储器接口1150。
RAM 1110可以用作CPU 1120的操作存储器、存储器件120与主机之间的高速缓冲存储器以及存储器件1200与主机之间的缓冲存储器中的至少一种。作为参考，RAM1110可以由静态随机存取存储器(SRAM)或只读存储器(ROM)来代替。
CPU 1120可以被配置为控制控制器1100的常规操作。例如，CPU 1120可以被配置为操作诸如储存在RAM 1110中的闪存转换层(FTL)的固件。
主机接口1130可以被配置为执行与主机的接口。例如，控制器1100可以经由下面的接口协议中的至少一种来与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-Express)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议和集成驱动电路(IDE)协议或私有协议等。
ECC电路1140可以被配置为通过使用错误校正码ECC来检测和校正从存储器件1200读取的数据中包括的错误。
存储器接口1150可以被配置为执行与存储器件1200的接口。例如，存储器接口1150可以包括NAND接口和NOR接口。
控制器1100还可以包括用来暂时储存数据的缓冲存储器(未图示)。该缓冲存储器可以用来暂时储存经由主机接口1130而传输至外部设备的数据，或者暂时储存经由存储器接口1150而从存储器件1200传输来的数据。此外，控制器1100还可以包括储存用来与主机接口的编码数据的ROM。
图7是图示根据一个实施例的存储系统的配置的框图。因此，将省略详细描述。
如图7中所示，根据一个实施例的存储系统1000’可以包括存储器件1200’和控制器1100。此外，控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器件1200’可以为非易失性存储器，且包括参照图1至图5D描述的存储串。
此外，存储器件1200’可以为包括多个存储芯片的多芯片封装体。多个存储芯片可以被划分为多个组，且所述多个组可以被配置为经由第一通道CH1至第k通道CHk来与控制器1100通信。此外，单个组中包括的存储芯片可以被配置为经由公共通道来与控制器1100通信。作为参考，可以修改存储系统1000使得单个存储芯片可以耦接至单个通道。
这样，存储系统1000可以包括具有改进的存储特性的存储器件1200。具体地，可以增大存储系统1000的数据储存容量，以及可以通过将存储器件1200配置为多芯片封装体来加快驱动速度。
图8是图示根据一个实施例的计算系统的配置的框图。因此，将省略详细描述。
如图8中所示，根据一个实施例的计算系统2000可以包括存储器件2100、CPU2200、RAM 2300、用户接口2400、电源2500和系统总线2600。
存储器件2100可以储存经由用户接口2400而供应的数据以及由CPU 2200处置的数据。此外，存储器件2100可以经由系统总线2600而耦接至CPU 2200、RAM 2300、用户接口2400和电源2500。例如，存储器件2100可以经由控制器(未图示)耦接至系统总线2600，或者直接耦接至系统总线2600。当存储器件2100耦接至系统总线2600时，可以通过CPU 2200和RAM 2300来执行控制器的功能。
存储器件2100可以为非易失性存储器，且包括参照图1至图5D描述的存储串。
此外，存储器件2100可以为包括参照图7描述的多个存储芯片的多芯片封装体。
包括该配置的计算系统2000可以为下面的设备中的至少一种：超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的至少一种以及配置计算机网络的各种电子设备中的至少一种、配置远程信息处理网络的各种电子设备中的至少一种或RFID设备。
这样，由于根据一个实施例的计算系统2000包括具有改进的存储特性的存储器件2100，因此可以改善计算系统2000的特性和性能。
图9是图示根据一个实施例的计算系统3000的配置的框图。
如图9中所示，根据一个实施例的计算系统3000可以包括软件层，该软件层包括操作系统3200、应用程序3100、文件系统3300和转换层3400。此外，计算系统3000可以包括诸如存储器件3500的硬件层。
操作系统3200可以管理计算系统3000的软件源和硬件源，且控制中央处理单元的编程。应用程序3100可以为在计算系统3000中执行的各种应用程序以及通过操作系统3200来执行的功用。
文件系统3300可以为用来管理计算系统3000中的数据和文件等的逻辑结构，且根据规则来使要被储存在存储器件3500中的文件和数据结构化。文件系统3300可以根据计算系统3000中使用的操作系统3200来决定。例如，当操作系统3200属于微软公司的Windows时，文件系统3300可以为文件分配表(FAT)和NT文件系统(NTFS)。此外，当操作系统3200属于Unix/Linux时，文件系统3300可以为扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
在图中，可以以单独的框来图示操作系统3200、应用程序3100和文件系统3300。然而，应用程序3100和文件系统3300可以被包括在操作系统3200中。
转换层3400可以响应于文件系统3300而将地址改变为适用于存储器件300的形式。例如，转换层3400可以将文件系统形成的逻辑地址改变为存储器件3500中的物理地址。逻辑地址与物理地址之间的映射信息可以被储存作为地址转换表。例如，转换层3400可以为闪存转换层(FTL)和通用快闪储存链接层(ULL)。
存储器件3500可以为非易失性存储器，且包括参照图1至图5D描述的存储串。
包括该配置的计算系统3000可以被划分为在高水平区中执行的操作系统层和在低水平区中执行的控制器层。应用程序3100、操作系统3200和文件系统3300可以被包括在操作系统层中，由计算系统3000的操作存储器来驱动。此外，转换层3400可以被包括在操作系统层中或控制器层中。
这样，根据一个实施例的计算系统3000可以包括具有改进的存储特性的存储器件3500，使得可以改善计算系统3000的特征和性能。
本文中已经公开了示例性实施例，尽管采用了特定术语，但仅以一般意义和描述性的意义来使用和解释它们，而非用于限制的目的。相应地，本领域技术人员将理解的是，在不脱离如所附权利要求中所阐述的本发明的精神和范围的情况下，可以在形式和细节上作出各种改变。

Claims (26)

1.一种半导体器件，包括：
隧道绝缘层；
电荷储存层，包括掺杂剂；以及
扩散阻障层，插入在隧道绝缘层与电荷储存层之间，所述扩散阻障层包括碳、氮或氧中的至少一种。
2.如权利要求1所述的半导体器件，其中，扩散阻障层是掺杂有碳、氮或氧中的至少一种的硅层。
3.如权利要求2所述的半导体器件，其中，所述碳、氮或氧中的至少一种位于掺杂硅层的晶粒、晶界或晶格缺陷中的至少一种中，以防止电荷储存层中包括的掺杂剂扩散至隧道绝缘层中。
4.如权利要求1所述的半导体器件，其中，扩散阻障层包括：
未掺杂硅层，接触隧道绝缘层；以及
掺杂硅层，插入在未掺杂硅层与电荷储存层之间，所述掺杂硅层包括碳、氮或氧中的至少一种。
5.如权利要求4所述的半导体器件，其中，掺杂硅层具有比未掺杂硅层小的厚度。
6.如权利要求1所述的半导体器件，其中，扩散阻障层包括：
第一掺杂硅层，接触隧道绝缘层，所述第一掺杂硅层包括碳、氮或氧中的至少一种；以及
第二掺杂硅层，插入在第一掺杂硅层与电荷储存层之间，所述第二掺杂硅层包括碳、氮、氧中的至少一种并且包括硼B或磷P。
7.如权利要求6所述的半导体器件，其中，第一掺杂硅层具有比第二掺杂硅层小的晶粒尺寸。
8.如权利要求6所述的半导体器件，其中，第一掺杂硅层具有比第二掺杂硅层小的厚度。
9.如权利要求1所述的半导体器件，其中，扩散阻障层包括：
未掺杂硅层，接触隧道绝缘层；
第一掺杂硅层，接触未掺杂硅层，所述第一掺杂硅层包括碳、氮或氧中的至少一种；以及
第二掺杂硅层，插入在第一掺杂硅层与电荷储存层之间，所述第二掺杂硅层包括碳、氮、氧中的至少一种并且包括硼B或磷P。
10.一种半导体器件，包括：
交替层叠的导电层和绝缘层；
沟道层，穿透交替层叠的导电层和绝缘层；
隧道绝缘层，围绕沟道层；
电荷储存图案，插入在隧道绝缘层与导电层之间，所述电荷储存图案包括掺杂剂；以及
扩散阻障图案，插入在隧道绝缘层与电荷储存图案之间，所述扩散阻障图案包括氮、碳或氧中的至少一种。
11.如权利要求10所述的半导体器件，其中，扩散阻障图案中的每个是掺杂有氮、碳或氧中的至少一种的硅层。
12.如权利要求11所述的半导体器件，其中，所述碳、氮或氧中的至少一种位于掺杂硅层的晶粒、晶界或晶格缺陷中的至少一种中，以防止电荷储存层中包括的掺杂剂扩散至隧道绝缘层中。
13.如权利要求10所述的半导体器件，其中，扩散阻障图案中的每个包括：
未掺杂硅层，接触隧道绝缘层；以及
掺杂硅层，插入在未掺杂硅层与电荷储存图案中的对应的一个电荷储存图案之间，所述掺杂硅层包括氮、碳或氧中的至少一种。
14.如权利要求10所述的半导体器件，其中，扩散阻障图案中的每个包括：
第一掺杂硅层，接触隧道绝缘层，所述第一掺杂硅层包括碳、氮或氧中的至少一种；以及
第二掺杂硅层，插入在第一掺杂硅层与电荷储存图案中的对应的一个电荷储存图案之间，所述第二掺杂硅层包括碳、氮或氧中的至少一种并且包括硼B或磷P。
15.如权利要求14所述的半导体器件，其中，第一掺杂硅层具有比第二掺杂硅层小的晶粒尺寸。
16.如权利要求10所述的半导体器件，其中，扩散阻障图案中的每个包括：
未掺杂硅层，接触隧道绝缘层；
第一掺杂硅层，接触未掺杂硅层，所述第一掺杂硅层包括碳、氮或氧中的至少一种；以及
第二掺杂硅层，插入在第一掺杂硅层与电荷储存图案中的对应的一个电荷储存图案之间，所述第二掺杂硅层包括碳、氮或氧中的至少一种并且包括硼B或磷P。
17.一种半导体器件，包括：
交替层叠的导电层和绝缘层；
沟道层，穿透交替层叠的导电层和绝缘层；
隧道绝缘层，围绕沟道层；
扩散阻障层，围绕隧道绝缘层，所述扩散阻障层包括氮、碳或氧中的至少一种；
电荷储存图案，插入在扩散阻障层与绝缘层之间，所述电荷储存图案包括掺杂剂；以及
电荷阻挡层，插入在电荷储存图案与绝缘层之间，以及插入至电荷储存图案与导电层之间。
18.如权利要求17所述的半导体器件，其中，扩散阻障层包括：
未掺杂硅层，围绕隧道绝缘层；以及
掺杂硅层，围绕未掺杂硅层，所述掺杂硅层掺杂有碳、氮或氧中的至少一种。
19.如权利要求17所述的半导体器件，其中，扩散阻障层包括：
第一掺杂硅层，围绕隧道绝缘层，所述第一掺杂硅层包括碳、氮或氧中的至少一种；以及
第二掺杂硅层，围绕第一掺杂硅层，所述第二掺杂硅层包括硼B或磷P。
20.如权利要求17所述的半导体器件，其中，扩散阻障层包括：
未掺杂硅层，围绕隧道绝缘层；
第一掺杂硅层，围绕未掺杂硅层，所述第一掺杂硅层包括碳、氮或氧中的至少一种；以及
第二掺杂硅层，围绕第一掺杂硅层，所述第二掺杂硅层包括碳、氮或氧中的至少一种并且包括硼B或磷P。
21.一种制造半导体器件的方法，所述方法包括：
在衬底上形成隧道绝缘层；
在隧道绝缘层上形成包括碳、氮或氧中的至少一种的扩散阻障层；以及
在扩散阻障层上形成包括掺杂剂的电荷储存层。
22.如权利要求21所述的方法，其中，形成扩散阻障层的步骤包括：
通过将含碳源气体、含氮源气体或含氧源气体中的至少一种添加至硅源气体来形成包括碳、氮或氧中的至少一种的掺杂硅层。
23.如权利要求21所述的方法，其中，形成扩散阻障层的步骤包括：
使用硅源气体来形成未掺杂硅层；以及
通过将含碳源气体、含氮源气体或含氧源气体中的至少一种添加至硅源气体来形成包括碳、氮或氧中的至少一种的掺杂硅层。
24.如权利要求21所述的方法，其中，形成扩散阻障层的步骤包括：
通过将含碳源气体、含氮源气体或含氧源气体中的至少一种添加至硅源气体来形成包括碳、氮或氧中的至少一种的第一掺杂硅层；以及
通过将含碳源气体、含氮源气体或含氧源气体中的至少一种以及含硼B源气体或含磷P源气体添加至硅源气体来形成第二掺杂硅层。
25.如权利要求21所述的方法，其中，形成扩散阻障层的步骤包括：
使用硅源气体来形成未掺杂硅层；
通过将含碳源气体、含氮源气体或含氧源气体中的至少一种添加至硅源气体来形成包括碳、氮或氧中的至少一种的第一掺杂硅层；以及
通过将含碳源气体、含氮源气体或含氧源气体中的至少一种以及含硼B源气体或含磷P源气体添加至硅源气体来形成第二掺杂硅层。
26.如权利要求21所述的方法，其中，原位地执行形成扩散阻障层的步骤和形成电荷储存层的步骤。
CN201610124808.XA 2015-09-22 2016-03-04 半导体器件及其制造方法 Active CN106558587B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110040529.6A CN112750836A (zh) 2015-09-22 2016-03-04 半导体器件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0134203 2015-09-22
KR1020150134203A KR102461082B1 (ko) 2015-09-22 2015-09-22 반도체 장치 및 그 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110040529.6A Division CN112750836A (zh) 2015-09-22 2016-03-04 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN106558587A true CN106558587A (zh) 2017-04-05
CN106558587B CN106558587B (zh) 2021-04-09

Family

ID=58283321

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110040529.6A Pending CN112750836A (zh) 2015-09-22 2016-03-04 半导体器件及其制造方法
CN201610124808.XA Active CN106558587B (zh) 2015-09-22 2016-03-04 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110040529.6A Pending CN112750836A (zh) 2015-09-22 2016-03-04 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US9721797B2 (zh)
KR (1) KR102461082B1 (zh)
CN (2) CN112750836A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003985A (zh) * 2018-08-07 2018-12-14 长江存储科技有限责任公司 存储器结构及其形成方法
CN110875323A (zh) * 2018-08-30 2020-03-10 东芝存储器株式会社 半导体存储装置
WO2020124876A1 (zh) * 2018-12-20 2020-06-25 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN112993155A (zh) * 2019-12-17 2021-06-18 爱思开海力士有限公司 电子器件及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6613177B2 (ja) * 2016-03-11 2019-11-27 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
JP2019054068A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10916560B2 (en) * 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
JP7189814B2 (ja) * 2019-03-18 2022-12-14 キオクシア株式会社 半導体記憶装置
KR20220018134A (ko) * 2020-08-05 2022-02-15 삼성전자주식회사 3차원 반도체 메모리 소자
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159292A (zh) * 2006-10-04 2008-04-09 三星电子株式会社 电荷陷阱存储器装置
US20130155771A1 (en) * 2011-12-20 2013-06-20 Suk Goo Kim 3d non-volatile memory device, memory system including the same, and method of manufacturing the same
CN104637915A (zh) * 2013-11-07 2015-05-20 爱思开海力士有限公司 半导体器件、其制造方法、包括其的存储卡和电子系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3983094B2 (ja) * 2002-04-25 2007-09-26 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP4657681B2 (ja) * 2004-06-03 2011-03-23 シャープ株式会社 半導体記憶装置およびその製造方法並びに携帯電子機器
KR100628882B1 (ko) 2005-07-07 2006-09-26 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
KR20070067997A (ko) 2005-12-26 2007-06-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
KR100786707B1 (ko) * 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
KR20090002389A (ko) * 2007-06-28 2009-01-09 삼성전자주식회사 불 휘발성 메모리 소자 및 이를 형성하는 방법
US8437174B2 (en) * 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
US8709894B2 (en) * 2011-09-16 2014-04-29 Micron Technology, Inc. 3D structured memory devices and methods for manufacturing thereof
KR20130037063A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130037062A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 캐패시터
KR20140049847A (ko) * 2012-10-18 2014-04-28 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159292A (zh) * 2006-10-04 2008-04-09 三星电子株式会社 电荷陷阱存储器装置
US20130155771A1 (en) * 2011-12-20 2013-06-20 Suk Goo Kim 3d non-volatile memory device, memory system including the same, and method of manufacturing the same
CN104637915A (zh) * 2013-11-07 2015-05-20 爱思开海力士有限公司 半导体器件、其制造方法、包括其的存储卡和电子系统

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003985A (zh) * 2018-08-07 2018-12-14 长江存储科技有限责任公司 存储器结构及其形成方法
CN109003985B (zh) * 2018-08-07 2024-03-29 长江存储科技有限责任公司 存储器结构及其形成方法
CN110875323A (zh) * 2018-08-30 2020-03-10 东芝存储器株式会社 半导体存储装置
CN110875323B (zh) * 2018-08-30 2023-06-09 铠侠股份有限公司 半导体存储装置
WO2020124876A1 (zh) * 2018-12-20 2020-06-25 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN112993155A (zh) * 2019-12-17 2021-06-18 爱思开海力士有限公司 电子器件及其制造方法
CN112993155B (zh) * 2019-12-17 2024-02-27 爱思开海力士有限公司 电子器件及其制造方法

Also Published As

Publication number Publication date
KR20170035286A (ko) 2017-03-30
CN112750836A (zh) 2021-05-04
KR102461082B1 (ko) 2022-11-02
US20170084748A1 (en) 2017-03-23
CN106558587B (zh) 2021-04-09
US9721797B2 (en) 2017-08-01

Similar Documents

Publication Publication Date Title
CN106558587A (zh) 半导体器件及其制造方法
CN104701322B (zh) 半导体器件及其制造方法
CN104637883B (zh) 非易失性存储装置的制造方法
CN105244351B (zh) 半导体器件以及制造该半导体器件的方法
CN106992184A (zh) 半导体器件
US11322517B2 (en) Semiconductor device and manufacturing method thereof
CN104716142A (zh) 半导体存储器件及其制造方法
CN104766864B (zh) 半导体器件及其制造方法
CN104904012B (zh) 半导体存储元件及其制造方法
CN109671712A (zh) 半导体器件及其制造方法
US10515978B2 (en) Semiconductor device with high integration
KR20160087479A (ko) 반도체 장치 및 그 제조 방법
KR102608191B1 (ko) 반도체 장치 및 그 제조 방법
US20150270281A1 (en) Semiconductor memory device and method of fabricating the same
US11037955B2 (en) Semiconductor device and manufacturing method thereof
US20230232631A1 (en) Semiconductor device and manufacturing method of semiconductor device
US11437399B2 (en) Semiconductor device and manufacturing method of the semiconductor device
US20210265384A1 (en) Semiconductor device and manufacturing method of semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant