CN115802747A - 半导体器件和包括其的电子系统 - Google Patents

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Abstract

一种半导体器件和包括其的电子系统，该半导体器件包括：第一晶体管，在基板上并包括第一栅电极；第二晶体管，在基板上并包括与第一栅电极相邻的第二栅电极；电极结构，包括垂直堆叠在第一晶体管和第二晶体管上的电极，并包括在第一方向上彼此相邻的第一焊盘和第二焊盘；在基板和电极结构之间的第一着落焊盘和第二着落焊盘，分别连接到第一晶体管和第二晶体管；第一穿透电极，穿透电极结构以连接第一着落焊盘和第一焊盘；第二穿透电极，穿透电极结构以连接第二着落焊盘和第二焊盘；以及下互连线，在第一着落焊盘和第二着落焊盘之间并在基本上垂直于第一方向的第二方向上延伸。

Description

半导体器件和包括其的电子系统
技术领域
本发明构思总体上涉及半导体器件和包括(多个)半导体器件的电子系统。
背景技术
需要半导体器件的更高集成来满足对提供增强的性能和降低的价格点的电子系统的由消费者驱动的需求。半导体器件集成密度是决定总体成本、性能和物理尺寸的重要考虑因素。在二维或平面半导体器件的情况下，集成主要由单位存储单元所占据的面积(或横向占位(footprint))决定。就此而言，半导体器件的集成密度极大程度上受精细图案形成技术水平影响。然而，需要极其昂贵的加工设备来进一步提高图案精细度。并且这样的花费已经成为对二维半导体器件可进一步集成的程度的实际限制。因此，包括三维排列的存储单元的三维半导体存储器件已成为大量研究和开发的对象。
发明内容
本发明构思的实施方式提供了表现出提高的可靠性和提高的集成密度的半导体器件。本发明构思的其它实施方式提供了包括这样的(多个)半导体器件的电子系统。
根据本发明构思的一实施方式，一种半导体器件可以包括：第一晶体管，在基板上并包括第一栅电极；第二晶体管，在基板上并包括在第一方向上与第一栅电极相邻的第二栅电极；电极结构，包括垂直堆叠在第一晶体管和第二晶体管上的电极，其中电极结构包括在第一方向上彼此相邻的第一焊盘和第二焊盘；在基板和电极结构之间的第一着落焊盘和第二着落焊盘，第一着落焊盘连接到第一晶体管，第二着落焊盘连接到第二晶体管；第一穿透电极，穿透电极结构以连接第一着落焊盘和第一焊盘；第二穿透电极，穿透电极结构以连接第二着落焊盘和第二焊盘；以及下互连线，在第一着落焊盘和第二着落焊盘之间并在基本上垂直于第一方向的第二方向上延伸。
根据本发明构思的一实施方式，一种半导体器件可以包括：基板，包括在第一方向上排列的单元阵列区和连接区；器件隔离层，在连接区上并限定在第一方向上彼此相邻的第一有源区和第二有源区；第一晶体管，在第一有源区上并包括第一栅电极；第二晶体管，在第二有源区上并包括第二栅电极；电极结构，包括垂直堆叠在单元阵列区和连接区上的电极，其中电极结构包括以阶梯结构设置在连接区上的焊盘，焊盘包括在第一栅电极上的第一焊盘和在第二栅电极上的第二焊盘；垂直结构，在单元阵列区上并穿透电极结构；着落焊盘，在基板和电极结构之间，并包括连接到第一晶体管的第一着落焊盘和连接到第二晶体管的第二着落焊盘；第一穿透电极，穿透电极结构以连接第一着落焊盘和第一焊盘；第二穿透电极，穿透电极结构以连接第二着落焊盘和第二焊盘；下互连线，在第一着落焊盘和第二着落焊盘之间；以及下插塞，连接第二晶体管和下互连线中的至少一条。
根据本发明构思的一实施方式，一种电子系统可以包括：主基板；半导体器件，在主基板上；以及控制器，提供在主基板上并电连接到半导体器件。半导体器件可以包括：第一晶体管，在基板上并包括第一栅电极；第二晶体管，在基板上并包括在第一方向上与第一栅电极相邻的第二栅电极；电极结构，包括垂直堆叠在第一晶体管和第二晶体管上的电极，其中电极结构包括在第一方向上彼此相邻的第一焊盘和第二焊盘；在基板和电极结构之间的第一着落焊盘和第二着落焊盘，其中第一着落焊盘连接到第一晶体管，第二着落焊盘连接到第二晶体管；第一穿透电极，穿透电极结构以连接第一着落焊盘和第一焊盘；第二穿透电极，穿透电极结构以连接第二着落焊盘和第二焊盘；以及下互连线，在第一着落焊盘和第二着落焊盘之间。
附图说明
本发明构思的优点和特征以及制作和使用可以鉴于以下详细描述连同附图被更清楚地理解，附图中：
图1是示出根据本发明构思的实施方式的包括半导体器件的电子系统的框图；
图2是进一步示出根据本发明构思的实施方式的包括半导体器件的电子系统的透视图；
图3A和图3B是示出根据本发明构思的实施方式的半导体封装的相应截面图；
图4是示出根据本发明构思的实施方式的解码器电路和传输晶体管电路的框图；
图5是示出根据本发明构思的实施方式的半导体器件的平面(或俯视)图，图6是图5中指出的区域“AA”的放大图；
图7A、图7B和图7C是沿着图6的线I-I'、II-II'和III-III'截取的相应截面图，图8是图7A中指出的区域“BB”的放大图；
图9是进一步示出图6中指出的区域“CC”的透视图；
图10是示出图5的区域“AA”的放大图，图11A和图11B是沿着图10的线II-II'和III-III'截取的相应截面图；
图12A、图13A、图14A、图15A、图16A、图17A、图18A和图19A(在下文中统称为“图12A至图19A”)是与沿着图6的线I-I'截取的截面图相对应的截面图，并示出了根据本发明构思的实施方式的制造半导体器件的方法；
图12B、图13B、图14B、图15B、图16B、图17B、图18B和图19B(在下文中统称为“图12B至图19B”)是与沿着图6的线II-II'截取的截面图相对应的截面图，并示出了根据本发明构思的实施方式的制造半导体器件的方法；以及
图20是示出根据本发明构思的实施方式的半导体器件的截面图。
具体实施方式
贯穿书面描述和附图，相同的附图标记和标号用于表示相同或相似的元件和/或特征。贯穿书面描述，某些几何术语可以用于强调关于本发明构思的某些实施方式的元件、部件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语本质上是相对的，在描述性的(多个)关系中是任意的和/或针对所示实施方式的(多个)方面。几何术语可以包括例如：高度/宽度；垂直/水平；顶部/底部；更高/更低；更近/更远；更厚/更薄；接近/遥远；在……上方/在……下方；在……之下/在……之上；上部/下部；中心/侧面；周围；叠在……上/铺在……下；等。
此外，就此而言，包括所示实施方式的某些实施方式或某些实施方式的方面可以关于以第一方向D1、第二方向D2和第三方向D3定义的任意选择的空间来描述。在一些实施方式中，第一方向D1可以是第一水平方向，第二方向D2可以是与第一水平方向交叉的第二水平方向，第三方向D3可以是与第一水平方向和第二水平方向基本上正交的垂直方向。然而，本领域技术人员将认识到，提供这样的方向性描述仅是为了附加的清楚解释和/或说明。
附图(图)1是示出根据本发明构思的实施方式的包括一个或更多个半导体器件的电子系统1000的框图。
参照图1，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或更多个半导体器件1100的存储装置，或者是包括该存储装置的电子装置。例如，电子系统1000可以是其中提供至少一个半导体器件1100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或通信系统。
半导体器件1100可以是非易失性存储器件(例如，NAND闪存器件)。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。作为示例，第一结构1100F可以设置在第二结构1100S旁边(或相对于第二结构1100S横向设置)。第一结构1100F可以是包括解码器电路部分1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一和第二栅极上线UL1和UL2、第一和第二栅极下线LL1和LL2、以及在位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据实施方式，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以各种各样地改变。
在一些实施方式中，上晶体管UT1和UT2中的至少一个可以包括串选择晶体管，下晶体管LT1和LT2中的至少一个可以包括地选择晶体管。栅极下线LL1和LL2可以分别用作下晶体管LT1和LT2的栅电极。字线WL可以用作存储单元晶体管MCT的栅电极，栅极上线UL1和UL2可以分别用作上晶体管UT1和UT2的栅电极。
在一些实施方式中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于使用栅极诱导漏极泄漏(GIDL)现象来擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一和第二栅极下线LL1和LL2、字线WL、以及第一和第二栅极上线UL1和UL2可以通过第一连接线1115电连接到解码器电路部分1110，第一连接线1115从第一结构1100F延伸到第二结构1100S。位线BL可以通过第二连接线1125电连接到页缓冲器1120，第二连接线1125从第一结构1100F延伸到第二结构1100S。
在第一结构1100F中，解码器电路部分1110和页缓冲器1120可以被配置为对存储单元晶体管MCT中的至少一个所选择的存储单元晶体管执行控制操作。解码器电路部分1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出(I/O)焊盘1101与控制器1200通信。I/O焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的I/O连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1211、NAND控制器1220和主机接口1230。在一些实施方式中，电子系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制半导体器件1100。
处理器1211可以控制包括控制器1200的电子系统1000的总体操作。处理器1211可以基于特定固件操作，并且可以控制NAND控制器1220访问半导体器件1100。NAND控制器1220可以包括用于与半导体器件1100通信的NAND接口1221。NAND接口1221可以用于通信(例如，发送和/或接收)用来控制半导体器件1100的控制命令，将要被写入到半导体器件1100的存储单元晶体管MCT等的写数据，或从半导体器件1100的存储单元晶体管MCT等获得的读数据。主机接口1230可以被配置为允许电子系统1000和外部主机之间的通信。当控制命令通过主机接口1230从外部主机被接收时，处理器1210可以响应于控制命令来控制半导体器件1100。
图2是示出根据本发明构思的实施方式的包括半导体器件的电子系统2000的透视图。
参照图2，电子系统2000可以包括主基板2001以及分别安装(例如，机械组装和/或电连接)在主基板2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(RAM)(DRAM)2004。半导体封装2003和DRAM 2004可以通过形成在主基板2001中的互连图案2005连接到控制器2002。
主基板2001可以包括连接器2006，该连接器2006包括各种各样地连接外部主机的多个引脚。在连接器2006中，引脚的数量和排列可以取决于电子系统2000和外部主机之间的通信接口。在一些实施方式中，电子系统2000可以根据接口(诸如通用串行总线(USB)、外围部件互连高速(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-PHY等)之一与外部主机通信。在一些实施方式中，电子系统2000可以由可通过连接器2006从外部主机供应的一个或更多个电源电压驱动。电子系统2000还可以包括被配置为向控制器2002和半导体封装2003单独供应电力(例如，来自外部提供的源或主机的电力)的电力管理集成电路(PMIC)。
控制器2002可以被配置为控制对半导体封装2003的写入或读取操作并提高电子系统2000的操作速度。
DRAM 2004可以是缓冲存储器，其缓解由用作数据存储装置的半导体封装2003与外部主机之间的速度差异引起的技术困难。在一些实施方式中，电子系统2000中的DRAM2004可以用作高速缓冲存储器，并且可以在对半导体封装2003的控制操作期间提供存储空间以临时存储数据。在电子系统2000包括DRAM 2004的情况下，除了控制半导体封装2003的NAND控制器之外，控制器2002还可以包括控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及设置在封装基板2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括封装上焊盘部分2130的印刷电路板(PCB)。每个半导体芯片2200可以包括I/O焊盘部分2210。I/O焊盘部分2210可以对应于图1的I/O焊盘1101。每个半导体芯片2200可以包括栅极堆叠3210和垂直结构3220。根据本发明构思的实施方式，每个半导体芯片2200可以包括将在下文描述的半导体器件。
在一些实施方式中，连接结构2400可以是将I/O焊盘部分2210电连接到封装上焊盘部分2130的接合导线。在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以以接合导线方式彼此电连接，并且可以电连接到封装基板2100的封装上焊盘部分2130。在一些实施方式中，第一半导体封装2003a和第二半导体封装2003b的每个中的半导体芯片2200可以通过包括贯通硅通路(TSV)的连接结构而不是通过以接合导线形式提供的连接结构2400彼此电连接。
在一些实施方式中，控制器2002和半导体芯片2200可以被包括在单个封装中。在一些实施方式中，控制器2002和半导体芯片2200可以安装在独立于主基板2001制备的单独的中介层(interposer)基板上，并且可以通过提供在中介层基板中的互连线彼此连接。
图3A和图3B是示出根据本发明构思的实施方式的半导体封装2003和2003A的相应截面图。这里，图3A和图3B概念性地示出了图2的半导体封装的从沿着图2的线I-I'截取的视点看的不同示例。
参照图1、图2和图3A，在半导体封装2003中，封装基板2100可以是PCB。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的顶表面上的封装上焊盘部分2130、设置在封装基板主体部分2120的底表面上或通过封装基板主体部分2120的底表面暴露的下焊盘部分2125、以及提供在封装基板主体部分2120中以将封装上焊盘部分2130电连接到下焊盘部分2125的内部线2135。下焊盘部分2125可以通过导电连接部分2800连接到电子系统2000的主基板2001的互连图案2005。
每个半导体芯片2200可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括其中提供外围线3110的外围电路区。第二结构3200可以包括源极结构3205、在源极结构3205上的堆叠3210、穿透堆叠3210的垂直结构3220、电连接到垂直结构3220的位线3240、以及电连接到堆叠3210的字线WL的单元接触插塞3235。第二结构3200还可以包括将在下文中以一些附加细节来描述的分离结构3230。
每个半导体芯片2200可以包括电连接到第一结构3100的外围线3110并延伸到第二结构3200中的穿透线3245。穿透线3245可以设置在堆叠3210外部和/或可以穿透堆叠3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围线3110的I/O焊盘部分2210。参照图3B，在半导体封装2003A中，每个半导体芯片2200a可以包括半导体基板4010、在半导体基板4010上的第一结构4100、以及提供在第一结构4100上并以晶片接合方式与第一结构4100接合的第二结构4200。
第一结构4100可以包括其中提供外围线4110和第一结结构4150的外围电路区。第二结构4200可以包括源极结构4205、在源极结构4205和第一结构4100之间的堆叠4210、穿透堆叠4210的垂直结构4220、以及电连接且分别连接到垂直结构4220和堆叠4210的字线WL的第二结结构4240。例如，第二结结构4240可以通过电连接到垂直结构4220的位线4250电连接到垂直结构4220，并且可以通过电连接到字线WL的单元接触插塞4235电连接到字线WL。第一结构4100的第一结结构4150和第二结构4200的第二结结构4240可以彼此接触，并且可以彼此接合。第一结结构4150和第二结结构4240的彼此接合的部分可以由例如铜(Cu)形成。半导体芯片2200和2200a中的每个还可以包括电连接到第一结构4100的外围线4110的I/O焊盘部分(见例如图2的2210)。
图3A的半导体芯片2200和图3B的半导体芯片2200a可以通过例如以接合导线的形式提供的连接结构2400彼此连接。然而，在一些实施方式(诸如图3A和图3B所示的实施方式)中，提供在每个半导体封装中的半导体芯片(例如，2200或2200a)可以通过包括贯通硅通路(TSV)的连接结构电连接。
图3A的第一结构3100和图3B的第一结构4100可以对应于在下文中描述的一些实施方式中的外围电路结构，图3A的第二结构3200和图3B的第二结构4200可以对应于在下文中描述的一些实施方式中的单元阵列结构。
图4是示出根据本发明构思的实施方式的解码器电路22和传输晶体管电路21的框图。
参照图4，存储块BLK可以对应于参照图1描述的存储块之一。存储块BLK可以通过传输晶体管电路21连接到解码器电路22。解码器电路22可以包括块解码器23和驱动信号线解码器24。传输晶体管电路21可以包括多个传输晶体管TRs、TR1、TR2……TRm和TRg。
块解码器23可以通过块选择信号线BS连接到传输晶体管电路21。即，块选择信号线BS可以连接到传输晶体管TRs、TR1-TRm和TRg的栅极。例如，如果通过块选择信号线BS提供的块选择信号被激活，则传输晶体管TRs、TR1-TRm和TRg可以导通，因此存储块BLK可以被选择。
驱动信号线解码器24可以通过串选择线驱动信号线LS、字线驱动信号线SI1、SI2……SIm和地选择线驱动信号线SG连接到传输晶体管电路21。即，串选择线驱动信号线LS、字线驱动信号线SI1至SIm和地选择线驱动信号线SG可以分别连接到传输晶体管TRs、TR1-TRm和TRg的源极。
传输晶体管电路21可以通过地选择线GSL、多条字线WL1、WL2……WLm和串选择线SSL连接到存储块BLK。传输晶体管TR1-TRm可以将字线WL1-WLm分别连接到对应的字线驱动信号线SI1至SIm。传输晶体管TRs可以将串选择线SSL连接到对应的串选择线驱动信号线LS。传输晶体管TRg可以将地选择线GSL连接到对应的地选择线驱动信号线SG。例如，如果块选择信号被激活，则传输晶体管TRs、TR1-TRm和TRg可以分别通过串选择线驱动信号线LS、字线驱动信号线SI1至SIm和地选择线驱动信号线SG向串选择线SSL、字线WL1-WLm和地选择线GSL提供驱动信号。
图5是示出根据本发明构思的实施方式的半导体器件的平面图。
参照图4和图5，存储块BLK可以提供在基板100上。基板100可以包括在第一方向D1上排列的单元阵列区CAR和连接区CNR。参照图1描述的单元串CSTR可以提供在基板100的单元阵列区CAR上，可用于将单元串CSTR连接到解码器电路22的电路和互连线可以提供在连接区CNR上。
存储块BLK可以包括在基板100上的多个电极结构ST。电极结构ST可以在第一方向D1上延伸，并且可以在第二方向D2上间隔开。每个电极结构ST可以提供在分离结构SS之间，分离结构SS被提供为在第一方向D1上与存储块BLK交叉。分离结构SS的一部分可以在第一方向D1上与电极结构ST交叉，从而将电极结构ST中的字线WL1-WLm和地选择线GSL彼此电分离。辅助分离结构115可以提供在单元阵列区CAR上，并且可以在第一方向D1上与分离结构SS的一部分对准。辅助分离结构115可以设置在电极结构ST中的串选择线SSL之间。
具有数据存储元件的垂直结构VS可以提供在基板100的单元阵列区CAR上。每个垂直结构VS可以由电极结构ST中的字线WL1-WLm控制。电极结构ST可以具有提供在连接区CNR上并分别连接到字线WL1-WLm的焊盘PAD。每个焊盘PAD可以通过穿透电极CP连接到传输晶体管电路21。在下文中，将参照电极结构ST以一些附加的细节进一步描述根据本发明构思的实施方式的半导体器件。
图6是图5中指出的区域“AA”的放大图，图7A、图7B和图7C是沿着图6的线I-I'、II-II'和III-III'截取的相应截面图，图8是图7A中指出的区域“BB”的放大图。
参照图6、图7A、图7B和图7C，基板100可以是硅基板、硅锗基板、锗基板或生长在单晶硅基板上的单晶外延层。基板100可以是掺有第一导电类型(例如，P型)的一种或更多种杂质的结构。
器件隔离层101可以提供在基板100上以限定有源区AR。器件隔离层101可以包括从基板100的顶表面朝底表面延伸的沟槽和提供在沟槽中的绝缘材料。绝缘材料可以是例如硅氧化物。
外围电路可以集成在基板100上。外围电路可以包括集成在连接区CNR上的第一外围晶体管PT1和集成在单元阵列区CAR上的第二外围晶体管PT2。第一外围晶体管PT1可以是参照图4描述的传输晶体管TRs、TR1-TRm和TRg，并且可以构成传输晶体管电路21。第二外围晶体管PT2可以构成参照图4描述的解码器电路22。第一外围晶体管PT1和第二外围晶体管PT2中的每个可以包括栅极绝缘层GI、栅电极GE和栅极间隔物GS。此外，第一外围晶体管PT1和第二外围晶体管PT2中的每个可以包括源极区、漏极区和沟道区，该沟道区取决于施加到栅电极GE的电信号而用作源极区和漏极区之间的电流传导路径。
杂质区IR可以提供在有源区AR的上部中。杂质区IR可以被掺杂为具有第二导电类型(例如，N型)。杂质区IR可以包括第一外围晶体管PT1和第二外围晶体管PT2的源极区和漏极区。杂质区IR可以彼此间隔开且栅电极GE插置在其间。
第一外围晶体管PT1的栅电极GE可以设置在连接区CNR的有源区AR上。第一外围晶体管PT1的栅电极GE可以分别提供在焊盘PAD下方。即，每个焊盘PAD可以与栅电极GE中的对应的一个垂直重叠。栅电极GE可以以与焊盘PAD相同的节距在第一方向D1和第二方向D2上排列。即，在第一方向D1上相邻的两个焊盘PAD的中心之间的水平距离可以等于设置在其下方的两个栅电极GE的中心之间的水平距离。在第二方向D2上彼此相邻的两个焊盘PAD的中心之间的水平距离可以等于设置在其下方的两个栅电极GE的中心之间的水平距离。第一外围晶体管PT1的栅电极GE可以在第一方向D1上延伸。即，对于第一外围晶体管PT1的栅电极GE，第一方向D1上的长度可以大于第二方向D2上的长度。栅电极GE在第一方向D1上的长度可以短于焊盘PAD在第一方向D1上的长度。栅电极GE在第二方向D2上的长度可以短于焊盘PAD在第二方向D2上的长度。
第二外围晶体管PT2的栅电极GE可以提供在单元阵列区CAR上。第二外围晶体管PT2的栅电极GE在第一方向D1上的长度可以短于第一外围晶体管PT1的栅电极GE在第一方向D1上的长度。
下互连线LW1、LW2和LW3可以设置在基板100上。下互连线LW1、LW2和LW3可以通过下接触71连接到外围晶体管PT1和PT2。即，下互连线LW1、LW2和LW3可以电连接到外围晶体管PT1和PT2的栅电极GE、源极区和漏极区之一。下互连线LW1、LW2和LW3可以包括可通过其各自的水平来区分的第一下互连线LW1、第二下互连线LW2和第三下互连线LW3。(就此而言，术语“水平”可以用于表示区域、元件、部件或特征与任意选择的水平面(例如，在第一方向和第二方向上限定的平面)之间例如在第三方向上测量的距离或相对垂直位置)。第一下互连线LW1可以比第三下互连线LW3更靠近基板100的顶表面。第二下互连线LW2可以设置在第一下互连线LW1和第三下互连线LW3之间。
连接到第一外围晶体管PT1的着落焊盘LP可以提供在连接区CNR上。着落焊盘LP可以设置在与第三下互连线LW3相同的水平处。例如，着落焊盘LP的顶表面和底表面可以分别设置在与第三下互连线LW3的顶表面和底表面相同的水平处。
着落焊盘LP可以与第一下互连线LW1和第二下互连线LW2垂直重叠。着落焊盘LP可以通过第一下互连线LW1、第二下互连线LW2和下接触71连接到有源区AR上的杂质区IR。电连接到着落焊盘LP的杂质区IR可以是第一外围晶体管PT1的漏极区。着落焊盘LP可以由至少一种金属(诸如例如铝、铜和钨)形成。
在一些实施方式中，存储器件可以具有芯片到芯片(C2C)结构。在这种情况下，着落焊盘LP可以由接合焊盘组成。例如，着落焊盘LP可以是焊盘部分1272b，其是将参照图20描述的下接合金属1271b和1272b之一。着落焊盘LP可以由例如铜形成或包括例如铜，并且可以直接接合到接合金属，该接合金属形成在包括存储单元阵列的芯片的表面上。
下层间绝缘层50可以提供在基板100的整个顶表面上。下层间绝缘层50可以覆盖外围晶体管PT1和PT2、下接触71、下互连线LW1、LW2和LW3以及着落焊盘LP。下层间绝缘层50可以包括依次堆叠的第一下层51、第二下层52和第三下层53。第二下层52可以具有比第一下层51和第三下层53的厚度小的厚度。第一下层51、第二下层52和第三下层53中的每个可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。第二下层52可以由相对于第一下层51和第三下层53具有蚀刻选择性的材料中的至少一种形成，或包括相对于第一下层51和第三下层53具有蚀刻选择性的材料中的至少一种。在一些实施方式中，第二下层52可以用作蚀刻停止层。
单元阵列结构可以提供在下层间绝缘层50上。单元阵列结构可以包括水平层150、源极结构SC、电极结构ST和垂直结构VS。单元阵列结构可以包括参照图1描述的单元串CSTR。
水平层150可以设置在下层间绝缘层50的顶表面上。水平层150可以由半导体材料中的至少一种形成或包括半导体材料中的至少一种，该半导体材料诸如例如为硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)。水平层150可以由第一导电类型的掺杂半导体材料和/或未掺杂的本征半导体材料形成，或可以包括第一导电类型的掺杂半导体材料和/或未掺杂的本征半导体材料。第一导电类型可以是例如N型。水平层150可以具有单晶结构、多晶结构和非晶结构中的一种。水平层150可以具有在第一方向D1和第二方向D2上延伸的顶表面。
源极结构SC可以设置在电极结构ST和水平层150之间。源极结构SC可以平行于电极结构ST或者在第一方向D1和第二方向D2上延伸。源极结构SC可以包括第一水平图案SCP1和在第一水平图案SCP1上的第二水平图案SCP2。第一水平图案SCP1和第二水平图案SCP2可以依次堆叠在水平层150上。在一些实施方式中，第一水平图案SCP1可以直接设置在水平层150的顶表面上。第一水平图案SCP1和第二水平图案SCP2中的每个可以由第一导电类型的掺杂半导体材料形成，或包括第一导电类型的掺杂半导体材料。例如，第一水平图案SCP1和第二水平图案SCP2可以由掺有一种或更多种N型掺杂剂(例如，磷(P)和/或砷(As))的半导体材料形成，或包括掺有一种或更多种N型掺杂剂(例如，磷(P)和/或砷(As))的半导体材料。在一些实施方式中，第一水平图案SCP1可以具有比第二水平图案SCP2的N型掺杂剂浓度高的N型掺杂剂浓度。
电极结构ST可以设置在水平层150上。电极结构ST可以设置在分离结构SS之间，并且可以在第一方向D1上平行地延伸。电极结构ST可以与水平层150间隔开且源极结构SC插置在其间。电极结构ST可以在第一方向D1上从单元阵列区CAR延伸到连接区CNR。
电极结构ST可以包括在水平层150的顶表面上在第三方向D3上交替且垂直地堆叠的电极EL和绝缘图案ILD。电极EL和绝缘图案ILD可以设置于在第二方向D2上彼此相邻的一对分离结构SS之间。电极EL可以具有基本相同的厚度，绝缘图案ILD可以根据半导体器件的期望的性能特性而具有至少两种不同的厚度。例如，绝缘图案ILD中的在电极EL中的最下面的电极EL的顶表面上的绝缘图案ILD可以比在电极EL中的其它电极之间的绝缘图案ILD厚。绝缘图案ILD中的在最上面的电极EL的顶表面上的绝缘图案ILD可以比绝缘图案ILD中的其它绝缘图案ILD厚。每个电极EL可以由例如一种或更多种掺杂的半导体材料(例如，掺杂的硅)、一种或更多种金属材料(例如，钨、铜或铝)、一种或更多种导电的金属氮化物(例如，钛氮化物或钽氮化物)和/或一种或更多种过渡金属(例如，钛或钽)中的至少一种形成。每个绝缘图案ILD可以由硅氧化物形成或包括硅氧化物。
电极结构ST可以在连接区CNR上具有阶梯结构。电极结构ST的阶梯结构可以具有随着离单元阵列区CAR的距离增加而减小的高度。电极结构ST的阶梯结构可以在连接区CNR上限定焊盘PAD。焊盘PAD可以是电极EL的部分。电极EL的限定焊盘PAD的部分可以不被直接设置在其上的另一个电极EL遮盖。每个焊盘PAD可以将电极EL中的对应的电极EL连接到外围电路结构。在一些实施方式中，焊盘PAD可以比电极EL的在绝缘图案ILD之间的其它部分厚。例如，每个焊盘PAD可以在远离基板100的顶表面的方向上突出，并且可以覆盖其上方的绝缘图案ILD的下侧表面的一部分。
垂直结构VS可以提供在单元阵列区CAR上以穿透电极结构ST。垂直结构VS可以在第一方向D1和第二方向D2上排列。垂直结构VS可以分别提供在穿透电极结构ST的沟道孔中。垂直结构VS可以具有设置在与电极结构ST的绝缘图案ILD中的最上面的绝缘图案ILD的顶表面相同水平处的顶表面。垂直结构VS可以具有设置在比水平层150的顶表面低的水平处的底表面。每个垂直结构VS的直径可以随着离基板100的垂直位置降低而逐渐减小。
参照图8，每个垂直结构VS可以包括垂直半导体图案VP、数据存储图案SP和间隙填充绝缘图案VI。垂直半导体图案VP、数据存储图案SP和间隙填充绝缘图案VI可以依次提供在沟道孔的内侧表面上。
垂直半导体图案VP可以插置在数据存储图案SP和间隙填充绝缘图案VI之间。垂直半导体图案VP可以成形为具有敞开的顶端的管。垂直半导体图案VP可以与电极EL间隔开且数据存储图案SP插置在其间。垂直半导体图案VP可以由诸如例如Si和Ge的至少一种半导体材料形成，或可以包括诸如例如Si和Ge的至少一种半导体材料。此外，垂直半导体图案VP可以由掺杂的半导体材料或未掺杂的本征半导体材料形成，或包括掺杂的半导体材料或未掺杂的本征半导体材料。垂直半导体图案VP可以用作构成NAND闪存器件的单元串的存储单元晶体管的沟道区。
垂直半导体图案VP可以连接到源极结构SC。即，源极结构SC的第一水平图案SCP1可以穿透数据存储图案SP并与垂直半导体图案VP的侧表面接触。第一水平图案SCP1可以形成为填充底切区UC，该底切区UC形成为部分地暴露第二水平图案SCP2的侧表面。在一些实施方式中，第一水平图案SCP1可以穿透垂直半导体图案VP并与间隙填充绝缘图案VI接触。
间隙填充绝缘图案VI可以覆盖垂直半导体图案VP的内表面。间隙填充绝缘图案VI可以与数据存储图案SP间隔开且垂直半导体图案VP插置在其间。间隙填充绝缘图案VI可以具有圆柱形状。
数据存储图案SP可以包围垂直半导体图案VP。数据存储图案SP可以覆盖垂直半导体图案VP的外表面。数据存储图案SP可以成形为具有敞开的顶端的管。数据存储图案SP可以是NAND闪存器件的数据存储层，并且可以包括隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BIL。
电荷存储层CL可以是陷阱绝缘层、浮置栅电极或具有导电纳米点的绝缘层。电荷存储层CL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶硅层或层叠陷阱层中的至少一个。隧道绝缘层TL可以由其带隙大于电荷存储层CL的材料形成或包括其带隙大于电荷存储层CL的材料。隧道绝缘层TL可以包括高k电介质层(例如，铝氧化物层和铪氧化物层)或硅氧化物层。阻挡绝缘层BIL可以包括硅氧化物层和/或铝氧化物层。
电极屏障层HP可以提供在电极EL和绝缘图案ILD之间。电极屏障层HP可以延伸到电极EL和垂直结构VS之间的区域中。电极屏障层HP可以由金属氮化物中的至少一种形成，或可以包括金属氮化物中的至少一种，金属氮化物中的至少一种诸如例如为钛氮化物、钽氮化物和钨氮化物。除了所述至少一种金属氮化物材料之外，电极屏障层HP还可以包括至少一个过渡金属层，诸如例如钛和钽。或者，电极屏障层HP可以包括至少一个高k金属氧化物层，诸如例如铝氧化物层和铪氧化物层。
再次参照图6、图7A、图7B和图7C，平坦化绝缘层105可以提供在电极结构ST上。在连接区CNR上，平坦化绝缘层105可以覆盖电极结构ST的焊盘PAD。平坦化绝缘层105的顶表面可以设置在与电极结构ST的绝缘图案ILD中的最上面的绝缘图案ILD的顶表面相同的水平处。平坦化绝缘层105可以包括单个绝缘层或多个堆叠的绝缘层。例如，平坦化绝缘层105可以包括硅氧化物层和/或低k电介质层。
第一层间绝缘层121和第二层间绝缘层123可以提供在平坦化绝缘层105上。第一层间绝缘层121和第二层间绝缘层123可以由例如硅氧化物形成或包括例如硅氧化物。在单元阵列区CAR上，第一层间绝缘层121可以覆盖垂直结构VS的顶表面。在连接区CNR上，第二层间绝缘层123可以覆盖穿透电极CP的顶表面。
穿透电极CP可以垂直地延伸以将焊盘PAD电连接到着落焊盘LP。穿透电极CP可以穿透第一层间绝缘层121、平坦化绝缘层105、电极结构ST、源极结构SC和下层间绝缘层50。穿透电极CP可以具有在水平方向上突出的突出部分PP。突出部分PP可以具有接触焊盘PAD的侧表面。穿透电极CP可以电连接到设置在与突出部分PP相同水平处的电极EL。
穿透电极CP可以通过内绝缘图案IIP和下绝缘图案151与电极EL和水平层150电隔离。即，内绝缘图案IIP可以分别提供在穿透电极CP和电极EL之间。内绝缘图案IIP可以将设置在焊盘PAD下方的电极EL与穿透电极CP电隔离。下绝缘图案151可以提供在穿透电极CP和水平层150之间。下绝缘图案151可以将水平层150与穿透电极CP电隔离。因此，每个穿透电极CP可以电连接到垂直堆叠的电极EL中的设置在与焊盘PAD中的对应的焊盘PAD相同水平处的对应的电极EL。内绝缘图案IIP和下绝缘图案151可以由诸如例如硅氧化物、硅氮氧化物和硅氮化物的至少一种材料形成，或可以包括诸如例如硅氧化物、硅氮氧化物和硅氮化物的至少一种材料。
穿透电极CP可以连接到着落焊盘LP的顶表面。每个着落焊盘LP可以通过下接触71中的对应的下接触71连接到第一外围晶体管PT1中的对应的第一外围晶体管PT1。即，垂直堆叠的电极EL可以通过穿透电极CP一对一地连接到第一外围晶体管PT1。垂直堆叠的电极EL可以由第一外围晶体管PT1独立控制。
参照图6、图7B和图7C，在第二方向D2上彼此相邻的一对第一外围晶体管PT1可以共享杂质区IR。因此，在相邻的一对第一外围晶体管PT1之间的杂质区IR可以用作公共源极区。如图7B所示，着落焊盘LP可以在第二方向D2上延伸。着落焊盘LP可以通过设置在其下方的第一下互连线LW1、第二下互连线LW2和下接触71电连接到第一外围晶体管PT1的漏极区。如图7C所示，第三下互连线LW3可以通过设置在其下方的第一下互连线LW1、第二下互连线LW2和下接触71电连接到第一外围晶体管PT1的公共源极区。电连接到第一外围晶体管PT1的公共源极区的第三下互连线LW3可以在第二方向D2上延伸以与栅电极GE垂直重叠。
参照图6和图7A，位线BL可以通过位线接触BCP连接到垂直结构VS。位线BL可以提供在第二层间绝缘层123的顶表面上。位线BL可以在第二方向D2上平行地延伸。位线接触BCP可以穿透第二层间绝缘层123以连接垂直结构VS。每条位线BL可以通过位线接触BCP电连接到分别提供在垂直结构VS的上部中的导电焊盘。
图9是进一步示出图6中指出的区域“CC”并更具体地示出设置在连接区CNR中的某些元件的透视图。
参照图6和图9，第一外围晶体管PT1可以包括包含第一栅电极GE1的第一晶体管PT1-1和包含第二栅电极GE2的第二晶体管PT1-2。第一晶体管PT1-1和第二晶体管PT1-2可以分别形成在彼此相邻的第一焊盘PAD1和第二焊盘PAD2下方。
第一着落焊盘LP1和第二着落焊盘LP2可以提供在第一和第二焊盘PAD1和PAD2与基板100之间。第一着落焊盘LP1和第二着落焊盘LP2可以通过下接触71分别连接到第一有源区AR1和第二有源区AR2。例如，第一着落焊盘LP1和第二着落焊盘LP2可以分别电连接到第一晶体管PT1-1和第二晶体管PT1-2的漏极区。第一着落焊盘LP1可以通过第一穿透电极CP1连接到第一焊盘PAD1。第二着落焊盘LP2可以通过第二穿透电极CP2连接到第二焊盘PAD2。第一着落焊盘LP1和第二着落焊盘LP2可以设置在同一水平处。在一些实施方式中，第一穿透电极CP1和第二穿透电极CP2的长度可以取决于第一焊盘PAD1和第二焊盘PAD2的垂直位置而变化。例如，第一焊盘PAD1可以设置在高于第二焊盘PAD2的水平处，在这种情况下，第一穿透电极CP1的长度可以长于第二穿透电极CP2的长度。第一焊盘PAD1的与第二焊盘PAD2相邻的侧表面设置在第一栅电极GE1和第二栅电极GE2之间。
第一至第三下互连线LW1、LW2和LW3可以提供在第一着落焊盘LP1和第二着落焊盘LP2之间。第一下互连线LW1和第二下互连线LW2中的每个可以是在特定方向上延伸的线形图案，或是插置在垂直重叠的一对下接触71之间的岛形图案。第一下互连线LW1之一可以通过下接触71连接到第一栅电极GE1和第二栅电极GE2之一。连接到第二栅电极GE2的第一下互连线LW1可以具有在第一方向D1上延伸的部分。
第三下互连线LW3可以提供在第一着落焊盘LP1的侧表面和第二着落焊盘LP2的侧表面之间。在一些实施方式中，三(3)条第三下互连线LW3可以设置在第一着落焊盘LP1和第二着落焊盘LP2之间。第三下互连线LW3可以在第二方向D2上与第一着落焊盘LP1和第二着落焊盘LP2之间的区域交叉。第三下互连线LW3在第二方向D2上的长度可以大于着落焊盘LP在第二方向D2上的长度。第三下互连线LW3可以具有线形状。第三下互连线LW3可以具有厚度t3，第一着落焊盘LP1和第二着落焊盘LP2可以具有等于厚度t3的厚度t4。第三下互连线LW3以及第一着落焊盘LP1和第二着落焊盘LP2可以通过相同的工艺形成，并且可以由相同的材料形成或包括相同的材料。第一下互连线LW1和第二下互连线LW2可以具有分别小于第三下互连线LW3的厚度t3的厚度t1和厚度t2。第三下互连线LW3中的至少一条可以包括与第二栅电极GE2垂直重叠的部分。
图10是图5中指出的区域“AA”的放大图，图11A和图11B是沿着图10的线II-II'和III-III'截取的相应截面图。
参照图10、图11A和图11B，第一外围晶体管PT1可以分别提供在有源区AR上。每个有源区AR可以具有一对源极区和漏极区。在第二方向D2上彼此相邻的一对第一外围晶体管PT1可以通过器件隔离层101间隔开。例如，在第二方向D2上相邻的第一外围晶体管PT1可以不共享源极区。第三下互连线LW3中的至少一条可以通过下接触71公共地连接到第一外围晶体管PT1的源极区。
图12A至图19A是与沿着图6的线I-I'截取的截面图相对应的截面图，并示出了根据本发明构思的实施方式的制造半导体器件的方法，图12B至图19B是与沿着图6的线II-II'截取的截面图相对应的截面图，并示出了根据本发明构思的实施方式的制造半导体器件的方法。
参照图12A和图12B，可以在基板100上形成器件隔离层101。可以通过在基板100的上部中形成沟槽并用绝缘材料填充沟槽来形成器件隔离层101。可以在基板100上形成第一外围晶体管PT1和第二外围晶体管PT2。第一外围晶体管PT1和第二外围晶体管PT2的形成可以包括形成栅极绝缘层GI、栅电极GE、栅极间隔物GS和杂质区IR。即，可以在基板100上形成绝缘层和导电层。可以通过图案化绝缘层和导电层来形成栅极绝缘层GI和栅电极GE。可以在栅极绝缘层GI和栅电极GE的侧表面上形成栅极间隔物GS。可以通过对基板100的经由栅电极GE和栅极间隔物GS暴露的上部执行离子注入工艺并执行热处理工艺来形成杂质区IR。
参照图13A和图13B，可以形成下层间绝缘层50以覆盖第一外围晶体管PT1和第二外围晶体管PT2。可以在下层间绝缘层50中形成下互连线LW1、LW2和LW3、着落焊盘LP以及下接触71。下层间绝缘层50可以包括第一下层51、第二下层52和第三下层53。在一些实施方式中，下层间绝缘层50可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。
参照图14A和图14B，可以在下层间绝缘层50上形成水平层150。水平层150可以由诸如例如Si、Ge、SiGe、GaAs、InGaAs和AlGaAs的至少一种半导体材料形成，或包括诸如例如Si、Ge、SiGe、GaAs、InGaAs和AlGaAs的至少一种半导体材料。在一些实施方式中，水平层150可以由掺杂的半导体材料和/或未掺杂的本征半导体材料形成，或可以包括掺杂的半导体材料和/或未掺杂的本征半导体材料。水平层150可以包括单晶结构、多晶结构和非晶结构中的至少一种。
可以在水平层150中形成下绝缘图案151。下绝缘图案151的形成可以包括形成暴露下层间绝缘层50的沟槽以及用绝缘材料填充沟槽。下绝缘图案151可以与着落焊盘LP垂直重叠。可以对下绝缘图案151执行平坦化工艺，结果，下绝缘图案151可以具有设置在与水平层150的顶表面相同水平处的顶表面。
可以在水平层150上依次形成下牺牲层LHL和第二水平图案SCP2。下牺牲层LHL可以包括硅氮化物层和硅氮氧化物层中的至少一种。可以在第二水平图案SCP2上形成模结构MS。模结构MS可以包括交替堆叠的绝缘图案ILD和牺牲层SL。牺牲层SL可以由相对于绝缘图案ILD具有蚀刻选择性的材料形成，或包括相对于绝缘图案ILD具有蚀刻选择性的材料。例如，牺牲层SL可以包括例如硅氮化物、硅氮氧化物、硅碳化物和硅锗中的至少一种。
参照图15A和图15B，模结构MS可以被部分地蚀刻以形成阶梯结构。在一些实施方式中，可以使用修整工艺来执行模结构MS的部分蚀刻。修整工艺可以包括形成掩模图案以覆盖模结构MS的顶表面的一部分、使用掩模图案作为蚀刻掩模来图案化模结构MS、减小掩模图案的面积、以及使用具有减小的面积的掩模图案作为蚀刻掩模来图案化模结构MS。在一些实施方式中，减小掩模图案的面积和使用掩模图案来图案化模结构MS的步骤可以在修整工艺期间交替地重复几次。
可以在阶梯结构的上部中形成初步焊盘部分EP。初步焊盘部分EP可以是牺牲层SL的未被绝缘图案ILD遮盖的部分。然而，随着离单元阵列区CAR的距离增加，初步焊盘部分EP的各个水平可以降低(或减小)。
参照图16A和图16B，可以增大初步焊盘部分EP的厚度。初步焊盘部分EP的增大的厚度可以大于插置在绝缘图案ILD之间的牺牲层SL的厚度。初步焊盘部分EP的上部可以在远离基板100的方向上突出。初步焊盘部分EP的顶表面可以设置在其上的另一绝缘图案ILD的顶表面和底表面之间的水平处。增大初步焊盘部分EP的厚度可以包括在模结构MS上沉积上牺牲层以及部分地去除上牺牲层以形成留在初步焊盘部分EP的顶表面上的上牺牲图案。上牺牲图案可以由与牺牲层SL相同的材料形成或包括与牺牲层SL相同的材料。
在加厚初步焊盘部分EP之后，可以在连接区CNR上形成平坦化绝缘层105以覆盖模结构MS的阶梯结构。平坦化绝缘层105可以形成为覆盖初步焊盘部分EP的顶表面和侧表面。在一些实施方式中，可以执行平坦化工艺以将平坦化绝缘层105的顶表面提供在与模结构MS的顶表面相同的水平处。
可以在单元阵列区CAR上形成垂直结构VS。垂直结构VS的形成可以包括形成垂直孔以穿透模结构MS、第二水平图案SCP2和下牺牲层LHL以及在垂直孔中依次沉积数据存储图案、垂直半导体图案和间隙填充绝缘图案。垂直孔可以形成为具有设置在比水平层150的顶表面低的水平处的底表面。数据存储图案可以包括依次堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。可以使用化学气相沉积(CVD)方法和/或原子层沉积(ALD)方法将数据存储图案沉积在垂直孔的内侧壁上。垂直半导体图案可以使用CVD方法和/或ALD方法沉积在数据存储图案上以具有基本上均匀的厚度。可以在垂直半导体图案的内侧表面上形成间隙填充绝缘图案以填充垂直孔的剩余部分。可以在垂直孔的上部中形成位线导电焊盘。位线导电焊盘可以是杂质掺杂的区域或者可以由导电材料形成。位线导电焊盘可以电连接到垂直半导体图案。
参照图17A和图17B，可以形成第一层间绝缘层121以覆盖模结构MS。接下来，可以形成穿透孔H以穿透第一层间绝缘层121、模结构MS、第二水平图案SCP2、下牺牲层LHL、下绝缘图案151、第二下层52和第三下层53。穿透孔H可以穿透初步焊盘部分EP以暴露着落焊盘LP的顶表面。穿透孔H的底部可以由着落焊盘LP限定。
可以通过部分地去除通过穿透孔H暴露的牺牲层SL来形成凹陷区RS。凹陷区RS的形成可以包括使用蚀刻剂来执行湿蚀刻工艺，该蚀刻剂被选择为相对于牺牲层SL具有蚀刻选择性。例如，湿蚀刻工艺可以是使用(例如)磷酸(H3PO4)的回拉工艺。形成在与初步焊盘部分EP相同水平处的凹陷区RS可以在水平长度方面短于设置在初步焊盘部分EP下方的凹陷区RS。
参照图18A和图18B，可以分别在穿透孔H中形成穿透电极CP。可以在穿透电极CP和牺牲层SL之间形成内绝缘图案IIP。可以在形成穿透电极CP期间形成在水平方向上朝初步焊盘部分EP的侧表面突出的突出部分PP。
参照图19A和图19B，可以形成沟槽T以与模结构MS交叉。沟槽T可以形成为穿透第二水平图案SCP2和下牺牲层LHL，并且可以具有设置在比水平层150的顶表面低的水平处的底表面。
参照图7A、图7B和图7C，可以通过去除下牺牲层LHL并在通过去除下牺牲层LHL形成的空间中形成第一水平图案SCP1来形成源极结构SC。接下来，可以通过去除牺牲层SL并在由于去除牺牲层SL而产生的空间中形成电极EL来形成电极结构ST。可以在沟槽T中形成分离结构SS。此后，可以形成位线BL和位线接触BCP。
图20是示出根据本发明构思的实施方式的半导体器件1400的截面图。
参照图20，存储器件1400可以具有芯片到芯片(C2C)结构。在C2C结构中，包括单元阵列结构CELL的上芯片可以制造在第一晶片上，包括外围电路结构PERI的下芯片可以制造在不同于第一晶片的第二晶片上，上芯片和下芯片可以通过接合方法连接到彼此。接合方法可以意味着将形成在上芯片的最下面的金属层中的接合金属电连接到形成在下芯片的最上面的金属层中的接合金属的方式。例如，在接合金属由铜(Cu)形成的情况下，接合方法可以是Cu到Cu接合方法，但在一些实施方式中，可以使用铝(Al)或钨(W)作为接合金属。
存储器件1400的外围电路结构PERI和单元阵列结构CELL中的每个可以包括外焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。
外围电路结构PERI可以包括第一基板1210、层间绝缘层1215、形成在第一基板1210上的多个电路器件1220a、1220b和1220c、分别连接到电路器件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在一些实施方式中，第一金属层1230a、1230b和1230c可以由具有相对高的电阻率的材料(例如，钨)形成或包括具有相对高的电阻率的材料(例如，钨)，第二金属层1240a、1240b和1240c可以由具有相对低的电阻率的材料(例如，铜)形成，或包括或具有相对低的电阻率的材料(例如，铜)。
尽管在本说明书中仅示出和描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但本发明构思不限于此，至少一个金属层可以进一步形成在第二金属层1240a、1240b和1240c上。形成在第二金属层1240a、1240b和1240c上的附加金属层中的至少一个可以由具有比第二金属层1240a、1240b和1240c的材料(例如，铜)低的电阻率的材料(例如，铝)形成。
层间绝缘层1215可以设置在第一基板1210上以覆盖电路器件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且可以由绝缘材料(例如，硅氧化物和硅氮化物)中的至少一种形成，或包括绝缘材料(例如，硅氧化物和硅氮化物)中的至少一种。
下接合金属1271b和1272b可以形成在字线接合区WLBA的第二金属层1240b上。字线接合区WLBA可以对应于参照图5描述的连接区CNR。在字线接合区WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以通过接合方法电连接到单元阵列结构CELL的上接合金属1371b和1372b，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜或钨中的至少一种形成，或包括铝、铜或钨中的至少一种。下接合金属1271b和1272b可以包括焊盘部分1272b和插塞部分1271b。
单元阵列结构CELL可以包括至少一个存储块。单元阵列结构CELL可以包括第二基板1310和公共源极线1320。多个电极1331、1332、1333、1334、1335、1336、1337、1338(或称为1330)可以在基本上垂直于第二基板1310的顶表面的方向上堆叠在第二基板1310上。电极1331-1337可以对应于参照图3A、图3B、图4、图5、图6、图7A、图7B、图7C和图8描述的电极EL。上电极1338可以堆叠在电极1331-1337上。上电极1338可以对应于参照图3A、图3B、图4、图5、图6、图7A、图7B、图7C和图8描述的电极EL中的最上面的电极EL。
垂直结构VS可以提供在位线接合区BLBA中，以在基本上垂直于第二基板1310的顶表面的方向上延伸并穿透电极1330。垂直结构VS可以包括数据存储层、沟道层、间隙填充绝缘层和焊盘。在位线接合区BLBA中，上沟道结构UCS可以穿透上电极1338以连接垂直结构VS。上沟道结构UCS可以包括上数据存储层、上沟道层和上间隙填充绝缘层，上沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触，第二金属层1360c可以是位线。
其中提供垂直结构VS、上沟道结构UCS和位线1360c的区域可以被定义为位线接合区BLBA，该区域可以对应于参照图5描述的单元阵列区CAR。位线1360c可以电连接到设置在与位线接合区BLBA相邻的外围电路结构PERI中的电路器件1220c以构成页缓冲器1393。作为示例，位线1360c可以通过上接合金属1371c和1372c连接到外围电路结构PERI，上接合金属1371c和1372c可以连接到与页缓冲器1393的电路器件1220c连接的下接合金属1271c和1272c。
在字线接合区WLBA中，电极1330可以在平行于第二基板1310的顶表面的第二方向D2上延伸，并且可以连接到多个单元接触插塞1341、1342、1343、1344、1345、1346、1347(或称为1340)。单元接触插塞1340可以连接到电极1330的焊盘并在第三方向D3上以不同的长度延伸。第一金属层1350b和第二金属层1360b可以提供在每个单元接触插塞1340上，并且可以连接到电极1330。在字线接合区WLBA中，单元接触插塞1340可以通过单元阵列结构CELL的上接合金属1371b和1372b以及外围电路结构PERI的下接合金属1271b和1272b连接到外围电路结构PERI。
在外围电路结构PERI中，单元接触插塞1340可以电连接到构成行解码器1394的电路器件1220b。在一些实施方式中，构成行解码器1394的电路器件1220b的操作电压可以不同于构成页缓冲器1393的电路器件1220c的操作电压。作为示例，构成页缓冲器1393的电路器件1220c的操作电压可以高于构成行解码器1394的电路器件1220b的操作电压。
公共源极线接触插塞1380可以设置在外焊盘接合区PA中。公共源极线接触插塞1380可以由导电材料(例如，金属、金属化合物或多晶硅)形成，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以依次堆叠在公共源极线接触插塞1380上。其中提供公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外焊盘接合区PA。
I/O焊盘1205和1305可以设置在外焊盘接合区PA中。下绝缘层1201可以形成在第一基板1210下方以覆盖第一基板1210的底表面，第一I/O焊盘1205可以形成在下绝缘层1201上。第一I/O焊盘1205可以通过第一I/O接触插塞1203连接到外围电路结构PERI的电路器件1220a、1220b和1220c中的至少一个，并且可以通过下绝缘层1201与第一基板1210分离。此外，侧壁绝缘层(未示出)可以设置在第一I/O接触插塞1203和第一基板1210之间，以将第一I/O接触插塞1203与第一基板1210电分离。
上绝缘层1301可以形成在第二基板1310上以覆盖第二基板1310的顶表面，第二I/O焊盘1305可以设置在上绝缘层1301上。第二I/O焊盘1305可以通过第二I/O接触插塞1303连接到外围电路结构PERI的电路器件1220a、1220b和1220c中的至少一个。例如，第二I/O焊盘1305可以电连接到电路器件1220a。
在一些实施方式中，第二基板1310和公共源极线1320可以不设置在提供有第二I/O接触插塞1303的区域中。此外，第二I/O焊盘1305可以不与电极1330在第三方向D3上重叠。第二I/O接触插塞1303可以在平行于第二基板1310的顶表面的方向上与第二基板1310分离，可以穿透单元阵列结构CELL的层间绝缘层1315，并且可以连接到第二I/O焊盘1305。
在一些实施方式中，可以选择性地形成第一I/O焊盘1205和第二I/O焊盘1305。作为示例，存储器件1400可以被配置为仅包括提供在第一基板1210上的第一I/O焊盘1205，或被配置为仅包括提供在第二基板1310上的第二I/O焊盘1305。或者，存储器件1400可以被配置为包括第一I/O焊盘1205和第二I/O焊盘1305两者。
用作虚设图案的金属图案可以提供在单元阵列结构CELL和外围电路结构PERI的每个中包括的外焊盘接合区PA和位线接合区BLBA的最上面的金属层中，但在一些实施方式中，这样的虚设图案可以不提供在最上面的金属层中。
存储器件1400可以包括提供在外焊盘接合区PA中的上金属图案1372a和下金属图案1273a，其中下金属图案1273a可以形成在外围电路结构PERI的最上面的金属层中以对应于形成在单元阵列结构CELL的最下面的金属层中的上金属图案1372a，并具有与单元阵列结构CELL的上金属图案1372a相同的形状。形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a可以不连接到外围电路结构PERI中的任何接触插塞。类似地，在外焊盘接合区PA中，上金属图案1372a可以形成在单元阵列结构CELL的最下面的金属层中，以对应于形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a，在这种情况下，上金属图案1372a可以具有与外围电路结构PERI的下金属图案1273a相同的形状。
下接合金属1271b和1272b可以形成在字线接合区WLBA的第二金属层1240b上。在字线接合区WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以通过接合方法电连接到单元阵列结构CELL的上接合金属1371b和1372b。
此外，在位线接合区BLBA中，上金属图案1392可以形成在单元阵列结构CELL的最下面的金属层中，以对应于形成在外围电路结构PERI的最上面的金属层中的下金属图案1252，在这种情况下，上金属图案1392可以具有与外围电路结构PERI的下金属图案1252相同的形状。在一些实施方式中，任何接触插塞可以不形成在形成于单元阵列结构CELL的最下面的金属层中的上金属图案1392上。
根据本发明构思的一实施方式，提供了具有提高的可靠性和提高的集成密度的半导体器件以及包括该半导体器件的电子系统。
虽然已经具体示出和描述了本发明构思的某些实施方式，但是本领域技术人员将认识到，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。
本申请要求2021年9月10日在韩国知识产权局提交的第10-2021-0121298号韩国专利申请的优先权，该韩国专利申请的主题通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
第一晶体管，在基板上并包括第一栅电极；
第二晶体管，在所述基板上并包括在第一方向上与所述第一栅电极相邻的第二栅电极；
电极结构，包括垂直堆叠在所述第一晶体管和所述第二晶体管上的电极，其中所述电极结构包括在所述第一方向上彼此相邻的第一焊盘和第二焊盘；
在所述基板和所述电极结构之间的第一着落焊盘和第二着落焊盘，所述第一着落焊盘连接到所述第一晶体管，所述第二着落焊盘连接到所述第二晶体管；
第一穿透电极，穿透所述电极结构以连接所述第一着落焊盘和所述第一焊盘；
第二穿透电极，穿透所述电极结构以连接所述第二着落焊盘和所述第二焊盘；以及
下互连线，在所述第一着落焊盘和所述第二着落焊盘之间并在垂直于所述第一方向的第二方向上延伸。
2.根据权利要求1所述的半导体器件，其中所述下互连线与所述第二栅电极垂直重叠。
3.根据权利要求1所述的半导体器件，其中所述第二栅电极在所述第一方向上的长度大于所述第二栅电极在所述第二方向上的长度。
4.根据权利要求1所述的半导体器件，其中所述第一焊盘的与所述第二焊盘相邻的侧表面设置在所述第一栅电极和所述第二栅电极之间。
5.根据权利要求1所述的半导体器件，其中所述下互连线包括设置在与所述第一着落焊盘和所述第二着落焊盘相同水平处的第一下互连线。
6.根据权利要求1所述的半导体器件，其中所述下互连线包括设置在与所述第一着落焊盘和所述第二着落焊盘相同水平处的第一下互连线、以及在所述第一下互连线和所述基板之间的第二下互连线，以及
所述第一下互连线比所述第二下互连线厚。
7.根据权利要求1所述的半导体器件，其中所述第二晶体管包括在所述第二方向上间隔开的源极区和漏极区。
8.根据权利要求1所述的半导体器件，还包括：
下插塞，将所述第二栅电极连接到所述下互连线中的至少一条。
9.根据权利要求1所述的半导体器件，还包括：
内绝缘图案，在所述第一穿透电极与所述电极结构的每个所述电极之间。
10.根据权利要求1所述的半导体器件，其中所述第二着落焊盘在所述第二方向上的长度小于所述下互连线之一在所述第二方向上的长度。
11.根据权利要求1所述的半导体器件，其中所述第二穿透电极与所述第二栅电极垂直重叠。
12.一种半导体器件，包括：
基板，包括在第一方向上排列的单元阵列区和连接区；
器件隔离层，在所述连接区上并限定在所述第一方向上彼此相邻的第一有源区和第二有源区；
第一晶体管，在所述第一有源区上并包括第一栅电极；
第二晶体管，在所述第二有源区上并包括第二栅电极；
电极结构，包括垂直堆叠在所述单元阵列区和所述连接区上的电极，其中所述电极结构包括以阶梯结构设置在所述连接区上的焊盘，所述焊盘包括在所述第一栅电极上的第一焊盘和在所述第二栅电极上的第二焊盘；
垂直结构，在所述单元阵列区上并穿透所述电极结构；
着落焊盘，在所述基板和所述电极结构之间，并包括连接到所述第一晶体管的第一着落焊盘和连接到所述第二晶体管的第二着落焊盘；
第一穿透电极，穿透所述电极结构以连接所述第一着落焊盘和所述第一焊盘；
第二穿透电极，穿透所述电极结构以连接所述第二着落焊盘和所述第二焊盘；
下互连线，在所述第一着落焊盘和所述第二着落焊盘之间；以及
下插塞，连接所述第二晶体管和所述下互连线中的至少一条。
13.根据权利要求12所述的半导体器件，其中所述下互连线在垂直于所述第一方向的第二方向上延伸。
14.根据权利要求12所述的半导体器件，其中所述下互连线包括设置在与所述第一着落焊盘和所述第二着落焊盘相同水平处的第一下互连线以及在所述第一下互连线和所述基板之间的第二下互连线，以及
所述第一下互连线比所述第二下互连线厚。
15.根据权利要求12所述的半导体器件，还包括：
第三晶体管，在所述单元阵列区上并包括第三栅电极，
其中所述第三栅电极在所述第一方向上的长度小于所述第一栅电极在所述第一方向上的长度和所述第二栅电极在所述第一方向上的长度。
16.根据权利要求12所述的半导体器件，其中所述第一焊盘的与所述第二焊盘相邻的侧表面设置在所述第一栅电极和所述第二栅电极之间。
17.根据权利要求12所述的半导体器件，其中所述第二晶体管包括在垂直于所述第一方向的第二方向上间隔开的源极区和漏极区。
18.根据权利要求12所述的半导体器件，其中所述下互连线与所述第二栅电极垂直重叠。
19.一种电子系统，包括：
主基板；
半导体器件，在所述主基板上；以及
控制器，提供在所述主基板上并电连接到所述半导体器件，
其中所述半导体器件包括：
第一晶体管，在基板上并包括第一栅电极；
第二晶体管，在所述基板上并包括在第一方向上与所述第一栅电极相邻的第二栅电极；
电极结构，包括垂直堆叠在所述第一晶体管和所述第二晶体管上的电极，其中所述电极结构包括在所述第一方向上彼此相邻的第一焊盘和第二焊盘；
在所述基板和所述电极结构之间的第一着落焊盘和第二着落焊盘，其中所述第一着落焊盘连接到所述第一晶体管，所述第二着落焊盘连接到所述第二晶体管；
第一穿透电极，穿透所述电极结构以连接所述第一着落焊盘和所述第一焊盘；
第二穿透电极，穿透所述电极结构以连接所述第二着落焊盘和所述第二焊盘；以及
下互连线，在所述第一着落焊盘和所述第二着落焊盘之间。
20.根据权利要求19所述的电子系统，其中所述下互连线在垂直于所述第一方向的第二方向上延伸。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
KR102408621B1 (ko) * 2017-11-20 2022-06-15 삼성전자주식회사 커패시터를 포함하는 불휘발성 메모리 장치
EP3891809A4 (en) * 2019-03-01 2022-07-27 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES WITH INCREASED BIT LANE NUMBER ARCHITECTURE
CN113488505B (zh) * 2019-04-30 2022-09-30 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备

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