KR20220159828A - 반도체 소자 및 이를 포함하는 전자 시스템 - Google Patents

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김지영
강범규
임준성
성석강
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삼성전자주식회사
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Abstract

셀 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 수직 방향으로 교대로 하나씩 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체,및 상기 제1 적층 구조체 상에 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체를 포함하고, 각각의 상기 복수의 제1 게이트 층은 상기 기판의 상게 셀 영역 상의 중심부 및 상기 기판의 상기 연결 영역 상의 단부를 포함하고, 각각의 상기 복수의 제2 게이트 층은 상기 기판의 상기 셀 영역 상의 중심부 및 상기 기판의 상기 연결 영역 상의 단부를 포함하고, 제1 게이트 층의 상기 단부와 상기 중심부 사이의 두께 차이는 상기 제2 게이트 층의 상기 단부와 상기 중심부 사이의 두께 차이와 상이할 수 있다.

Description

반도체 소자 및 이를 포함하는 전자 시스템{Semiconductor device and Electronic system comprising the same}
본 개시는 반도체 소자 및 이를 포함하는 전자 시스템에 관한 것이다. 보다 구체적으로는 3차원 플래시 메모리 소자 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들면, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로서, 2 차원적으로 배열되는 메모리 셀들 대신 3 차원적으로 배열되는 메모리 셀들을 구비한 3차원 플래시 메모리 반도체 소자가 제안되었다.
본 개시가 해결하고자 하는 과제는 제조 공정의 수율이 향상되고 제조 공정의 비용이 절약되는 3차원 플래시 메모리 반도체 소자를 제공하는 것이다.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역 및 연결 영역을 포함하는 기판;
상기 기판 상에 수직 방향으로 교대로 하나씩 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체,및 상기 제1 적층 구조체 상에 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체를 포함하고, 각각의 상기 복수의 제1 게이트 층은 상기 기판의 상게 셀 영역 상의 중심부 및 상기 기판의 상기 연결 영역 상의 단부를 포함하고, 각각의 상기 복수의 제2 게이트 층은 상기 기판의 상기 셀 영역 상의 중심부 및 상기 기판의 상기 연결 영역 상의 단부를 포함하고, 상기 복수의 제1 게이트 층 중 적어도 둘의 각각의 상기 단부의 상기 수직 방향으로의 두께와 상기 복수의 제1 게이트 층 중 상기 적어도 둘의 각각의 상기 중심부의 상기 수직 방향으로의 두께 사이의 제1 차이는 상기 복수의 제2 게이트 층 중 적어도 둘의 각각의 상기 단부의 상기 수직 방향으로의 두께와 상기 복수의 제2 게이트 층 중 상기 적어도 둘의 각각의 상기 중심부의 상기 수직 방향으로의 두께 사이의 제2 차이와 상이할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판, 상기 기판 상에 수직 방향으로 적층된 복수의 적층 구조체, 상기 복수의 적층 구조체를 상기 수직 방향으로 관통하는 채널 구조체, 및 상기 수직 방향으로 각각 연장되어 상기 복수의 적층 구조체에 접촉하는 복수의 컨택을 포함하고, 상기 복수의 적층 구조체는 적어도 하나의 제1 타입 적층 구조체 및 적어도 하나의 제2 타입 적층 구조체를 포함하고, 각각의 상기 적어도 하나의 제1 타입 적층 구조체는 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하고, 각각의 상기 적어도 하나의 제2 타입 적층 구조체는 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하고, 상기 복수의 제1 게이트 층 중 적어도 하나의 각각은 제1 형상을 가지고, 상기 제1 형상의 게이트 층은 상기 채널 구조체에 인접한 중심부 및 상기 제1 형상의 게이트 층과 접촉하는 상기 복수의 컨택 중 하나와 인접한 단부를 포함하고, 상기 제1 형상의 게이트 층의 상기 단부의 상기 수직 방향으로의 두께는 상기 제1 형상의 게이트 층의 상기 중심부의 상기 수직 방향으로의 두께보다 크고, 상기 복수의 제2 게이트 층 각각은 제2 형상의 게이트 층을 포함하고, 상기 제2 형상의 게이트 층은 상기 채널 구조체에 인접한 중심부 및 상기 제2 형상의 게이트 층과 접촉하는 상기 복수의 컨택 중 하나와 인접한 단부를 포함하고, 상기 제2 형상의 게이트 층의 상기 단부의 상기 수직 방향으로의 두께는 상기 제2 형상의 게이트 층의 상기 중심부의 상기 수직 방향으로의 두께와 같을 수 있다.
본 개시의 실시예들에 따른 전자 시스템은 반도체 장치, 및 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고, 상기 반도체 장치는, 주변 회로 구조체, 상기 주변 회로 구조체 상의 기판, 상기 기판 상의 공통 소스 라인 플레이트, 상기 공통 소스 라인 플레이트 상에 수직 방향으로 교대로 하나씩 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체 상에 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체, 상기 공통 소스 라인 플레이트, 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 상기 수직 방향으로 관통하는 채널 구조체, 및 상기 수직 방향으로 각각 연장되어 상기 복수의 제1 게이트 층에 각각 접촉하는 복수의 제1 컨택, 및 상기 수직 방향으로 각각 연장되어 상기 복수의 제2 게이트 층에 각각 접촉하는 복수의 제2 컨택을 포함하고, 상기 복수의 제1 게이트 층 중 적어도 하나의 각각은 상기 채널 구조체에 인접한 중심부 및 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각과 접촉하는 상기 복수의 제1 컨택 중 하나와 인접한 단부를 포함하고, 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 중심부의 상기 수직 방향으로의 두께보다 크고, 상기 복수의 제2 게이트 층의 각각은 상기 채널 구조체에 인접한 중심부 및 상기 복수의 제2 게이트 층의 각각과 접촉하는 상기 복수의 제2 컨택 중 하나와 인접한 단부를 포함하고, 상기 복수의 제2 게이트 층의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 단부의 상기 수직 방향으로의 두께보다 작을 수 있다.
본 개시의 일부 실시예에 따르면, 제1 적층 구조체의 제1 게이트 층은 제1 게이트 층의 단부가 제1 게이트 층의 중심부보다 두꺼운 형상을 가질 수 있다. 반면, 제2 적층 구조체의 제2 게이트 층은 제2 게이트 층의 단부가 제2 게이트 층의 중심부와 동일한 두께를 가지는 형상을 가질 수 있다. 제1 게이트 층에 접촉하는 제1 컨택을 형성할 때 펀칭-쓰루 불량의 가능성이 비교적 높은 경우, 제1 게이트 층의 단부를 제1 게이트 층의 중심부보다 두껍게 형성함으로써 펀칭-쓰루 불량의 가능성을 감소시키고 제조 공정의 수율을 증가시킬 수 있다. 제2 게이트 층에 접촉하는 제2 컨택을 형성할 때 펀칭-쓰루 불량의 가능성이 비교적 낮은 경우, 제2 게이트 층의 단부를 제2 게이트 층의 중심부보다 두껍게 형성하기 위한 공정을 생략함으로써 전체적인 제조 공정의 비용을 절약할 수 있다.
본 개시의 일부 실시예에 따르면, 제2 적층 구조체의 제2 게이트 층 또한 제2 게이트 층의 단부가 제2 게이트 층의 중심부보다 두꺼운 형상을 가질 수 있다. 제1 게이트 층에 접촉하는 제1 컨택을 형성할 때 펀칭-쓰루 불량의 가능성이 제2 게이트 층에 접촉하는 제2 컨택을 형성할 때 펀칭-쓰루 불량의 가능성보다 높은 경우, 제1 게이트 층의 단부와 중심부 사이의 두께 차이는 제2 게이트 층의 단부와 중심부 사이의 두께 차이보다 클 수 있다. 따라서 펀칭-쓰루 불량의 가능성을 감소시키고 제조 공정의 수율을 증가시킬 수 있다.
도 1a는 본 개시의 실시예들에 따른 반도체 소자의 블록도이다.
도 1b는 본 개시의 실시예들에 따른 반도체 소자의 메모리 셀 어레이의 블록의 등가 회로도이다.
도 2는 본 개시의 실시예들에 따른 반도체 소자의 평면도이다.
도 3은 도 2의 A1-A1' 선 및 A2-A2' 선을 따른 본 개시의 실시예들에 따른 반도체 소자의 단면도이다.
도 4a는 도 3의 B1c 영역의 확대도이다.
도 4b는 도 3의 B1e 영역의 확대도이다.
도 4c는 도 3의 B2c 영역의 확대도이다.
도 4d는 도 3의 B2e 영역의 확대도이다.
도 5는 도 3의 B1c영역의 변형예의 도면이다.
도 6은 본 개시의 실시예들에 따른 반도체 소자의 단면도이다.
도 7a는 도 6의 B3c 영역의 확대도이다.
도 7b는 도 6의 B3e 영역의 확대도이다.
도 7c는 도 6의 B4c 영역의 확대도이다.
도 7d는 도 6의 B4e 영역의 확대도이다.
도 8a 내지 도 8c는 본 개시의 실시예들에 따른 반도체 소자들의 개념도들이다.
도 9a 내지 도 9g는 본 개시의 실시예들에 따른 반도체 소자들의 개념도들이다.
도 10은 본 개시의 실시예들에 따른 반도체 소자의 단면도이다.
도 11은 도 10의 B5 영역의 확대도이다.
도 12는 본 개시의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 개략도이다.
도 13은 본 개시의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 개략도이다.
도 14는 도 13의 II-II' 선을 따른 본 개시의 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지의 단면도이다.
도 15a 내지 도 15k는 본 개시의 실시예들에 따른 반도체 소자를 제조하는 방법을 나타낸 단면도들이다.
도 1a는 본 개시의 실시예들에 따른 반도체 소자(10)의 블록도이다.
도 1a를 참조하면, 반도체 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(CSL Driver)(39)를 포함할 수 있다. 도 1a에는 도시되지 않았으나, 주변 회로(30)는 반도체 소자(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등 다양한 회로들을 더 포함할 수도 있다.
메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 각각의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)의 상세한 구조는 도 1b를 참조하여 나중에 보다 상세히 설명된다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 복수의 데이터 라인(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(미도시)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
공통 소스 라인 드라이버(39)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 공통 소스 라인 드라이버(39)는 제어 로직(38)의 제어(CTRL_BIAS)를 기초로 공통 소스 라인(CSL)에 공통 소스 전압(예를 들면, 전원 전압) 또는 접지 전압을 인가할 수 있다.
도 1b는 본 개시의 실시예들에 따른 반도체 소자의 메모리 셀 어레이의 블록(BLK)의 등가 회로도이다.
도 1b를 참조하면, 블록(BLK)은 공통 소스 라인(CSL)과 복수의 비트 라인(BL)(BL1, BL2, …, BLm) 사이의 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 도 1b에는 블록(BLK)이 6개의 메모리 셀 스트링(MS)을 포함하는 것으로 도시되었으나, 블록(BLK) 내에 포함되는 메모리 셀 스트링(MS)의 수는 6으로 제한되지 않는다.
각각의 메모리 셀 스트링(MS)은 복수의 비트 라인(BL)(BL1, BL2, …, BLm) 중 하나에 연결되는 적어도 하나의 스트링 선택 트랜지스터(SST), 공통 소스 라인(CSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 및 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이의 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 도 1b에는 각각의 메모리 셀 스트링(MS)이 하나의 접지 선택 트랜지스터(GST) 및 두 개의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되었으나, 각각의 메모리 셀 스트링(MS)에 포함되는 접지 선택 트랜지스터(GST)의 수 및 스트링 선택 트랜지스터(SST)의 수는 각각 1 및 2로 제한되지 않는다.
스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(SSL)과 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)의 게이트들은 각각 복수의 워드 라인(WL)에 연결될 수 있다.
도 2는 본 개시의 실시예들에 따른 반도체 소자(100)의 평면도이다. 도 3은 도 2의 A1-A1' 선 및 A2-A2' 선을 따른 본 개시의 실시예들에 따른 반도체 소자(100)의 단면도이다. 도 4a는 도 3의 B1c 영역의 확대도이다. 도 4b는 도 3의 B1e 영역의 확대도이다. 도 4c는 도 3의 B2c 영역의 확대도이다. 도 4d는 도 3의 B2e 영역의 확대도이다. 도 5는 도 3의 B1c영역의 변형예의 도면이다.
도 2 내지 도 5를 참조하면, 반도체 소자(100)는 메모리 셀 영역(MEC) 및 연결 영역(CON)을 가지는 기판(110)을 포함할 수 있다. 기판(110)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 도 2에는 한 연결 영역(CON)이 메모리 셀 영역(MEC)의 일 측에 배치되는 것으로 도시되어 있으나, 제1 수평 방향(X 방향)으로 이격된 두 연결 영역(CON)이 메모리 셀 영역(MEC)의 양 측에 각각 배치될 수 있다.
반도체 소자(100)는 기판(110)의 메모리 셀 영역(MEC) 및 연결 영역(CON) 상의 제1 적층 구조체(SS1) 및 제1 적층 구조체(SS1) 상의 제2 적층 구조체(SS2)를 더 포함할 수 있다. 기판(110)의 연결 영역(CON) 상의 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)의 부분들은 계단 구조를 형성할 수 있다.
제1 적층 구조체(SS1)는 기판(110)의 메모리 셀 영역(MEC) 및 연결 영역(CON) 상에 교대로 하나씩 적층된 복수의 제1 게이트 층(GL1) 및 복수의 제1 층간 절연 층(IL1)을 포함할 수 있다. 제2 적층 구조체(SS2)는 제1 적층 구조체(SS1) 상에 교대로 하나씩 적층된 복수의 제2 게이트 층(GL2) 및 복수의 제2 층간 절연 층(IL2)을 포함할 수 있다. 도 3에는 제1 적층 구조체(SS1)가 8개의 제1 게이트 층(GL1) 및 8개의 제1 층간 절연 층(IL1)을 포함하고, 제2 적층 구조체(SS2)가 8개의 제2 게이트 층(GL2) 및 9개의 제2 층간 절연 층(IL2)을 포함하는 것으로 도시되었으나, 제1 적층 구조체(SS1)에 포함되는 제1 게이트 층(GL1) 및 제1 층간 절연 층(IL1)의 수 및 제2 적층 구조체(SS2)에 포함되는 제2 게이트 층(GL2) 및 제2 층간 절연 층(IL2)의 수는 이에 제한되지 않는다.
제1 게이트 층(GL1) 및 제2 게이트 층(GL2)은 텅스텐(W), 니켈(Ni), 코발트(Co), 탄탈륨(Ta), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 제1 층간 절연 층(IL1) 및 제2 층간 절연 층(IL2)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 이들의 조합을 포함할 수 있다.
반도체 소자(100)는 기판(110)의 메모리 셀 영역(MEC) 상에서 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)를 실질적으로 수직 방향(Z 방향)으로 관통하는 채널 구조체(180)를 더 포함할 수 있다. 본 명세서에서, 실질적으로 수직 방향(Z 방향) 이라는 표현은 수직 방향(Z 방향)이도록 설계된 것을 의미하며 공정 오차로 인한 예를 들어 -10도 내지 10도의 기울어짐을 용인한다.
채널 구조체(180)는 게이트 유전 층(182), 채널 층(184), 매립 절연 층(186), 및 패드(188)를 포함할 수 있다. 채널 층(184)은 기판(110)과 접촉하며 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)를 관통할 수 있다. 일부 실시예에서, 기판(110)과 채널 층(184) 사이에 에피택시얼 성장된 반도체 층이 더 개재될 수 있다. 채널 층(184)은 속이 빈(hollow) 실린더 형상을 가질 수 있다. 채널 층(184)은 폴리실리콘을 포함할 수 있다. 채널 층(184)에 의해 둘러싸인 공간은 매립 절연 층(186)으로 채워질 수 있다. 매립 절연 층(186)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 일부 실시예에서, 매립 절연 층(186)은 생략될 수 있다. 이 경우, 채널 층(184)은 필라 형상을 가질 수 있다. 패드(188)는 매립 절연 층(186) 상에 위치하며 채널 층(184)과 접촉할 수 있다. 패드(188)는 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 상기 금속은 예를 들어 텅스텐, 니켈, 코발트, 탄탈륨 등을 포함할 수 있다.
도 3, 도 4a, 및 도 4c에 도시된 것처럼, 게이트 유전 층(182)은 채널 층(184)과 제1 적층 구조체(SS1) 사이 및 채널 층(184)과 제2 적층 구조체(SS2) 사이에 연장될 수 있다. 즉, 게이트 유전 층(182)은 채널 층(184)과 제1 게이트 층(GL1) 사이, 채널 층(184)과 제1 층간 절연 층(IL1) 사이, 채널 층(184)과 제2 게이트 층(GL2) 사이, 및 채널 층(184)과 제2 층간 절연 층(IL2) 사이에 연장될 수 있다. 게이트 유전 층(182)은 채널 층(184) 상의 터널링 유전 층(TD), 터널링 유전 층(TD) 상의 전하 저장 층(CS), 및 전하 저장 층(CS) 상의 블로킹 유전 층(BD)을 포함할 수 있다.
터널링 유전 층(TD)은 실리콘 산화물(SiO2), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 또는 이들의 조합을 포함할 수 있다. 전하 저장 층(CS)은 실리콘 질화물(SiN), 보론 질화물(BN), 또는 폴리 실리콘을 포함할 수 있다. 블로킹 유전 층(BD)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 또는 이들의 조합을 포함할 수 있다.
도 2의 B1c영역의 변형예의 도면인 도 5에 도시된 바와 같이, 게이트 유전 층(182-1)은 제1 게이트 층(GL1)과 채널 층(184) 사이 및 제1 게이트 층(GL1)과 제1 층간 절연 층(IL1) 사이에 연장될 수 있다. 도시되지 않았으나, 게이트 유전 층(182-1)은 제2 게이트 층(GL2)과 채널 층(184) 사이 및 제2 게이트 층(GL2)과 제2 층간 절연 층(IL2) 사이에도 연장될 수 있다.
도시되지 않았으나, 터널링 유전 층(TD), 전하 저장 층(CS), 및 블로킹 유전 층(BD) 중 적어도 하나는 채널 층(184)과 제1 게이트 층(GL1) 사이, 제1 게이트 층(GL1)과 제1 층간 절연 층(IL1) 사이, 채널 층(184)과 제2 게이트 층(GL2) 사이, 및 제2 게이트 층(GL2)과 제2 층간 절연 층(IL2) 사이에 연장될 수 있고, 터널링 유전 층(TD), 전하 저장 층(CS), 및 블로킹 유전 층(BD) 중 나머지는 채널 층(184)과 제1 게이트 층(GL1) 사이, 채널 층(184)과 제1 층간 절연 층(IL1) 사이, 채널 층(184)과 제2 게이트 층(GL2) 사이, 및 채널 층(184)과 제2 층간 절연 층(IL2) 사이에 연장될 수 있다.
도 3 및 도 4c에 도시된 것처럼, 채널 구조체(180)는 제1 적층 구조체(SS1)를 관통하는 제1 부분(180a) 및 제2 적층 구조체(SS2)를 관통하는 제2 부분(180b)을 포함한다. 채널 구조체(180)의 제1 부분(180a)의 상단의 직경(Da)은 채널 구조체(180)의 제2 부분(180b)의 하단의 직경(Db)보다 클 수 있다.
채널 구조체(180), 복수의 제1 게이트 층(GL1)의 중심부들(GL1c) 및 복수의 제2 게이트 층(GL2)의 중심부들(GL2c)은 도 1b에 도시된 메모리 셀 스트링(MS)을 형성할 수 있다. 예를 들어, 채널 구조체(180)와 복수의 제1 게이트 층(GL1) 중 최하부 제1 게이트 층(GL1L)의 중심부(GL1Lc)는 도 1b에 도시된 접지 선택 트랜지스터(GST)를 형성할 수 있다. 복수의 제1 게이트 층(GL1) 중 최하부 제1 게이트 층(GL1L)의 단부(GL1Le)는 도 1b에 도시된 접지 선택 라인(GSL)으로서 기능할 수 있다.
또한 채널 구조체(180)와 복수의 제2 게이트 층(GL2) 중 두 개의 최상부 제2 게이트 층(GL2U, GL2U1)의 중심부들(GL2Uc, GL2U1c)은 각각 도 1b에 도시된 스트링 선택 트랜지스터(SST)를 형성할 수 있다. 복수의 제2 게이트 층(GL2) 중 두 개의 최상부 제2 게이트 층(GL2U, Gl2U1)의 단부들(GL2Ue, GL2U1e)은 도 1b에 도시된 스트링 선택 라인(SSL)으로서 기능할 수 있다. 도 2 및 도 3에 도시된 바와 같이, 최상부 제2 게이트 층(GL2U, Gl2U1)의 단부들(GL2Ue, GL2U1e) 각각은 스트링 선택 라인 컷(SSLC)에 의해 두 부분으로 분리될 수 있다. 스트링 선택 라인 컷(SSLC)은 스트링 선택 라인 컷 절연 층(174)으로 채워질 수 있다. 스트링 선택 라인 컷 절연 층(174)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
복수의 제1 게이트 층(GL1) 및 복수의 제2 게이트 층(GL2) 중 최하부 제1 게이트 층(GL1L) 및 두 개의 최상부 제2 게이트 층(GL2U, GL2U1)을 제외한 나머지들의 단부들(GL1e, GL2e)은 도 1b에 도시된 워드 라인(WL)으로서 기능할 수 있다.
비트 라인(BL)은 제2 수평 방향(Y 방향)으로 연장될 수 있다. 비트 라인(BL)은 비트 라인 컨택 패드(194)를 통해 채널 구조체(180)에 연결될 수 있다. 비트 라인 컨택 패드(194) 및 비트 라인(BL)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 또는 이들의 조합을 포함할 수 있다.
워드 라인 컷(WLC)은 제1 수평 방향(X 방향)으로 연장될 수 있다. 도 2 및 도 3에 도시되지 않았으나 워드 라인 컷(WLC)은 기판(110)의 상면까지 수직 방향(Z 방향)으로 연장될 수 있다. 워드 라인 컷(WLC) 내에는 공통 소스 라인(CSL)이 제1 수평 방향(X 방향) 및 수직 방향(Z 방향)으로 연장될 수 있다. 공통 소스 라인(CSL)의 측벽과 워드 라인 컷(WLC)의 내측벽 사이에 절연 스페이서(192)가 배치될 수 있다. 공통 소스 라인(CSL)은 폴리 실리콘, 텅스텐(W), 등의 전도성 물질을 포함할 수 있다. 절연 스페이서(192)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 다른 실시예에서, 도 2에 도시된 바와 달리, 워드 라인 컷(WLC) 내에는 공통 소스 라인(CSL) 및 절연 스페이서(192)를 포함하지 않을 수 있다. 대신, 워드 라인 컷(WLC)은 절연 물질로 완전히 채워질 수 있다.
반도체 소자(100)는 복수의 컨택(C)을 더 포함할 수 있다. 복수의 컨택(C)은 복수의 제1 컨택(C1) 및 복수의 제2 컨택(C2)을 포함할 수 있다. 복수의 제1 컨택(C1)은 실질적으로 수직 방향(Z 방향)으로 연장되어 복수의 제1 게이트 층(GL1)과 각각 접촉할 수 있다. 복수의 제2 컨택(C2)은 실질적으로 수직 방향(Z 방향)으로 연장되어 복수의 제2 게이트 층(GL2)과 각각 접촉할 수 있다. 복수의 컨택(C)은 구리(Cu), 알루미늄(Al), 또는 텅스텐(W)과 같은 전도성 물질을 포함할 수 있다.
각각의 제1 게이트 층(GL1)은 채널 구조체(180)에 인접한 중심부(GL1c) 및 각각의 제1 게이트 층(GL1)과 접촉하는 대응하는 제1 컨택(C1)과 인접한 단부(GL1e)를 포함할 수 있다. 제1 게이트 층(GL1)의 중심부(GL1c)는 기판(110)의 메모리 셀 영역(MEC) 상에 배치되고 제1 게이트 층(GL1)의 단부(GL1e)는 기판(110)의 연결 영역(CON) 상에 배치될 수 있다.
복수의 제1 게이트 층(GL1)은 제1 형상을 가질 수 있다. 구체적으로, 도 4a 및 도 4b에 도시된 바와 같이, 각각의 제1 형상의 제1 게이트 층(GL1)의 단부(GL1e)의 수직 방향(Z 방향)으로의 두께(T1e)는 각각의 제1 형상의 제1 게이트 층(GL1)의 중심부(GL1c)의 수직 방향(Z 방향)으로의 두께(T1c)보다 클 수 있다. 달리 말해, 도 4a 및 도 4b에 도시된 바와 같이 각각의 제1 형상의 제1 게이트 층(GL1)은 일정한 두께(T1c)로 연장되는 베이스부(BP) 및 베이스부(BP)의 상면으로부터 돌출되는 베이스부(BP)의 상면 상의 돌출부(PP)를 포함할 수 있다.
일부 실시예에서, 복수의 제1 게이트 층(GL1) 중 최하부 제1 게이트 층(GL1L)은 제2 형상을 가질 수 있다. 구체적으로, 도 3, 도 4a 및 도 4b에 도시된 바와 같이, 제2 형상의 최하부 제1 게이트 층(GL1L)의 단부(GL1Le)의 수직 방향(Z 방향)으로의 두께(T1Le)는 제2 형상의 최하부 제1 게이트 층(GL1L)의 중심부(GL1Lc)의 수직 방향(Z 방향)으로의 두께(T1Lc)와 실질적으로 동일할 수 있다. 본 명세서에서 두 두께가 실질적으로 동일하다는 것은 두 두께가 동일하도록 설계된 것을 의미하며, 공정 오차, 예컨대 -10% 내지 10%의 오차를 허용한다. 즉, 제2 형상의 최하부 제1 게이트 층(GL1L)은 도 4b에 도시된 돌출부(PP)를 포함하지 않을 수 있다. 일부 실시예에서, 제2 형상의 최하부 제1 게이트 층(GL1L)은 실질적으로 동일한 두께로 제1 수평 방향(X 방향)으로 연장될 수 있다. 다른 실시예에서, 도 3, 도 4a 및 도 4b에 도시된 바와 달리, 최하부 제1 게이트 층(GL1L)은 다른 대부분의 제1 게이트 층(GL1)과 마찬가지로 제1 형상을 가질 수 있다.
복수의 제1 게이트 층(GL1) 중 최하부 제1 게이트 층(GL1L)이 제2 형상을 가지는 경우, 도 4a에 도시된 바와 같이 최하부 제1 게이트 층(GL1L) 상의 제1 층간 절연 층(IL1L)의 수직 방향(Z 방향)으로의 두께(TLL)는 나머지 제1 층간 절연 층(IL1)의 수직 방향(Z 방향)으로의 두께(TL)보다 클 수 있다. 또한, 복수의 제1 게이트 층(GL1) 중 최하부 제1 게이트 층(GL1L)의 상면 전체를 최하부 제1 게이트 층(GL1L) 상의 제1 층간 절연 층(IL1L)이 덮을 수 있다.
일부 실시예에서, 복수의 제1 게이트 층(GL1) 중 최상부 제1 게이트 층(GL1U)은 제2 형상을 가질 수 있다. 구체적으로, 도 3, 도 4c 및 도 4d에 도시된 바와 같이, 제2 형상의 최상부 제1 게이트 층(GL1U)의 단부(GL1Ue)의 수직 방향(Z 방향)으로의 두께(T1Ue)는 제2 형상의 최상부 게이트 층(GL1U)의 중심부(GL1Uc)의 수직 방향(Z 방향)으로의 두께(T1Uc)와 실질적으로 동일할 수 있다. 즉, 제2 형상의 최상부 제1 게이트 층(GL1U)은 도 4b에 도시된 돌출부(PP)를 포함하지 않을 수 있다. 일부 실시예에서, 제2 형상의 최상부 게이트 층(GL1U)은 실질적으로 동일한 두께로 제1 수평 방향(X 방향)으로 연장될 수 있다. 다른 실시예에서, 도 3, 도 4c 및 도 4d에 도시된 바와 달리, 최상부 제1 게이트 층(GL1U)은 다른 대부분의 제1 게이트 층(GL1)과 마찬가지로 제1 형상을 가질 수 있다.
각각의 제2 게이트 층(GL2)은 채널 구조체(180)에 인접한 중심부(GL2c) 및 각각의 제2 게이트 층(GL2)과 접촉하는 대응하는 제2 컨택(C2)과 인접한 단부(GL2e)를 포함할 수 있다. 제2 게이트 층(GL2)의 중심부(GL2c)는 기판(110)의 메모리 셀 영역(MEC) 상에 배치되고 제2 게이트 층(GL2)의 단부(GL2e)는 기판(110)의 연결 영역(CON) 상에 배치될 수 있다.
각각의 제2 게이트 층(GL2)은 제2 형상을 가질 수 있다. 구체적으로, 도 3, 도 4c, 및 도 4d에 도시된 바와 같이, 제2 형상의 제2 게이트 층(GL2)의 단부(GL2e)의 수직 방향(Z 방향)으로의 두께(T2e)는 제2 형상의 제2 게이트 층(GL2)의 중심부(GL2c)의 수직 방향(Z 방향)으로의 두께(T2c)와 실질적으로 동일할 수 있다. 즉, 제2 형상의 제2 게이트 층(GL2)은 도 4b에 도시된 돌출부(PP)를 포함하지 않을 수 있다. 일부 실시예에서, 제2 형상의 제2 게이트 층(GL2)은 실질적으로 동일한 두께로 제1 수평 방향(X 방향)으로 연장될 수 있다.
도 4b 및 도 4d에 도시된 바와 같이, 제2 형상의 제2 게이트 층(GL2)의 단부(GL2e)의 수직 방향(Z 방향)으로의 두께(T2e)는 제1 형상의 게이트 층(GL1)의 단부(GL1e)의 수직 방향(Z 방향)으로의 두께(T1e)보다 작을 수 있다.
본 명세서에서, 적어도 하나의 제1 형상(단부가 중심부보다 두꺼운 형상)의 게이트 층을 포함하는 적층 구조체는 제1 타입의 적층 구조체로 정의될 수 있다. 예를 들어, 제1 적층 구조체(SS1)는 제1 타입이다. 또한, 모든 게이트 층 각각이 제2 형상(단부의 두께와 중심부의 두께가 동일)의 게이트 층을 포함하는 적층 구조체는 제2 타입의 적층 구조체로 정의될 수 있다. 예를 들어, 제2 적층 구조체(SS2)는 제2 타입이다.
제1 게이트 층(GL1)에 접촉하는 제1 컨택(C1)을 형성할 때 펀칭-쓰루 불량의 가능성이 제2 게이트 층(GL2)에 접촉하는 제2 컨택(C2)을 형성할 때 펀칭-쓰루 불량의 가능성보다 높을 수 있다. 예를 들어 도 4b 및 도 4d에 도시된 것처럼 복수의 제1 컨택(C1)이 복수의 제1 게이트 층(GL1) 내로 각각 리세스되는 수직 방향(Z 방향)으로의 깊이들(D1)의 평균은 복수의 제2 컨택(C2)이 복수의 제2 게이트 층(GL2) 내로 각각 리세스되는 수직 방향(Z 방향)으로의 깊이들(D2)의 평균보다 클 수 있다. 일부 실시예에서, 도 4a 및 도 4b에 도시된 바와 같이 복수의 제1 컨택(C1)이 복수의 제1 게이트 층(GL1) 내로 각각 리세스되는 수직 방향(Z 방향)으로의 깊이들(D1)의 최대값은 복수의 제1 게이트 층(GL1) 각각의 중심부(GL1c)의 수직 방향(Z 방향)으로의 두께(T1c)보다 클 수 있다.
이와 같이 제1 게이트 층(GL1)에 접촉하는 제1 컨택(C1)을 형성할 때 펀칭-쓰루 불량의 가능성이 비교적 높은 경우, 제1 게이트 층(GL1)의 단부(GL1e)를 제1 게이트 층(GL1)의 중심부(GL1c)보다 두껍게 형성함으로써 펀칭-쓰루 불량의 가능성을 감소시키고 제조 공정의 수율을 증가시킬 수 있다. 제2 게이트 층(GL2)에 접촉하는 제2 컨택(C2)을 형성할 때 펀칭-쓰루 불량의 가능성이 비교적 낮은 경우, 제2 게이트 층(GL2)의 단부(GL2e)를 제2 게이트 층(GL2)의 중심부(GL2c)보다 두껍게 형성하기 위한 공정을 생략함으로써 전체적인 제조 공정의 비용을 절약할 수 있다. 다시 말해, 제1 적층 구조체(SS1)를 제1 타입으로 형성함으로써 펀칭-쓰루 불량의 가능성을 감소시키고 제조 공정의 수율을 증가시킬 수 있다. 또한, 제2 적층 구조체(SS2)를 제2 타입으로 형성함으로써 전체적인 제조 공정의 비용을 절약할 수 있다.
반도체 소자(100)는 제1 절연 층(116), 제2 절연 층(114)을 더 포함할 수 있다. 제1 절연 층(116)은 기판(110)의 연결 영역(CON) 상에서 제1 적층 구조체(SS1)의 계단 형상의 단부를 덮을 수 있다. 제1 절연 층(116)은 복수의 제1 컨택(C1)을 둘러쌀 수 있다. 제2 절연 층(114)은 제1 절연 층(116) 상에서 제2 적층 구조체(SS2)의 계단 형상의 단부를 덮을 수 있다. 제2 절연 층(114)은 복수의 제1 컨택(C1) 및 복수의 제2 컨택(C2)을 둘러쌀 수 있다.
반도체 소자(100)는 제3 절연 층(193), 비트 라인 컨택 패드(194), 및 제4 절연 층(195)을 더 포함할 수 있다. 제3 절연 층(193)은 제2 적층 구조체(SS2) 및 제2 절연 층(114) 상에 배치될 수 있다. 제3 절연 층(193)은 복수의 비트 라인 컨택 패드(194), 및 복수의 컨택(C)을 둘러쌀 수 있다. 제4 절연 층(195)은 제3 절연 층(193) 상에 배치될 수 있다. 제4 절연 층(195)은 복수의 비트 라인(BL) 및 복수의 배선 층(ML)을 둘러쌀 수 있다. 제1 절연 층(116), 제2 절연 층(114), 제3 절연 층(193), 및 제4 절연 층(195)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다.
도 6은 본 개시의 실시예들에 따른 반도체 소자(100-1)의 단면도이다. 도 6은 도 2의 A1-A1' 선 및 A2-A2' 선을 따른 단면도들에 대응한다. 도 7a는 도 6의 B3c 영역의 확대도이다. 도 7b는 도 6의 B3e 영역의 확대도이다. 도 7c는 도 6의 B4c 영역의 확대도이다. 도 7d는 도 6의 B4e 영역의 확대도이다. 이하에서는 도 2 내지 도 5에 도시된 반도체 소자(100)와 도 6 및 도 7a 내지 도 7d에 도시된 반도체 소자(100-1) 사이의 차이점이 설명된다.
도 6 및 도 7a 내지 도 7d를 참조하면, 제2 적층 구조체(SS2-1)는 제1 타입일 수 있다. 즉, 제2 적층 구조체(SS2-1)는 복수의 제1 형상의 제2 게이트 층(GL2-1)을 포함할 수 있다. 달리 말해, 도 7c 및 도 7d에 도시된 것처럼 제1 형상의 제2 게이트 층(GL2-1)의 단부(GL2e-1)의 수직 방향(Z 방향)으로의 두께(T2e-1)는 제1 형상의 제2 게이트 층(GL2-1)의 중심부(GL2c-1)의 수직 방향(Z 방향)으로의 두께(T2c) 보다 클 수 있다.
도 6 및 도 7d에 도시된 바와 같이, 복수의 제2 게이트 층(GL2-1) 중 최상부 제2 게이트 층(Gl2U)은 제2 형상을 가질 수 있다. 도 7c 및 도 7d에 도시된 바와 같이, 제2 형상의 최상부 제2 게이트 층(GL2U)의 단부(GL2Ue)의 수직 방향(Z 방향)으로의 두께(T2Ue)는 제2 형상의 최상부 제2 게이트 층(GL2U)의 중심부(GL2Uc)의 수직 방향(Z 방향)으로의 두께(T2Uc)와 실질적으로 동일할 수 있다.
도 6 및 도 7b에 도시된 바와 같이, 복수의 제2 게이트 층(GL2-1) 중 최하부 제2 게이트 층(GL2L)은 제2 형상을 가질 수 있다. 도 7a 및 도 7b에 도시된 바와 같이, 제2 형상의 최하부 제2 게이트 층(GL2L)의 단부(GL2Le)의 수직 방향(Z 방향)으로의 두께(T2Le)는 제2 형상의 최하부 제2 게이트 층(GL2L)의 중심부(GL2Lc)의 수직 방향(Z 방향)으로의 두께(T2Lc)와 실질적으로 동일할 수 있다.
도 7b 및 도 7d에 도시된 바와 같이, 제1 형상의 제2 게이트 층(GL2-1)의 단부(GL2e-1)와 중심부(GL2c-1) 사이의 수직 방향(Z 방향)으로의 두께들 사이의 차이((T2e-1)-(T2c))는 제1 형상의 제1 게이트 층(GL1)의 단부(GL1e)와 중심부(GL1c) 사이의 수직 방향(Z 방향)으로의 두께들 사이의 차이(T1e-T1c)보다 작을 수 있다. 이 경우, 제1 게이트 층(GL1)에 접촉하는 제1 컨택(C1)을 형성할 때 펀칭-쓰루 불량의 가능성이 제2 게이트 층(GL2-1)에 접촉하는 제2 컨택(C2)을 형성할 때 펀칭-쓰루 불량의 가능성보다 높을 수 있다. 예를 들어 도 7b 및 도 7d에 도시된 것처럼 복수의 제1 컨택(C1)이 복수의 제1 게이트 층(GL1) 내로 각각 리세스되는 수직 방향(Z 방향)으로의 깊이들(D1)의 평균은 복수의 제2 컨택(C2)이 복수의 제2 게이트 층(GL2-1) 내로 각각 리세스되는 수직 방향(Z 방향)으로의 깊이들(D2-1)의 평균보다 클 수 있다.
이와 같이, 제2 게이트 층(GL2-1)에 접촉하는 제2 컨택(C2)을 형성할 때 펀칭-쓰루 불량의 가능성이 비교적 낮은 경우, 제2 게이트 층(GL2-1)의 단부(GL2e-1)를 제2 게이트 층(GL2-1)의 중심부(GL2c-1)보다 두꺼우나 제1 게이트 층(GL1)의 단부(GL1e)보다 얇게 형성할 수 있다.
반대로, 다른 실시예에서, 제2 게이트 층(GL2-1)에 접촉하는 제2 컨택(C2)을 형성할 때 펀칭-쓰루 불량의 가능성이 비교적 높은 경우, 제2 게이트 층(GL2-1)의 단부(GL2e-1)를 제2 게이트 층(GL2-1)의 중심부(GL2c-1) 및 제1 게이트 층(GL1)의 단부(GL1e)보다 두껍게 형성할 수 있다. 즉, 도 7b 및 도 7d에 도시된 바와 달리, 제1 형상의 제2 게이트 층(GL2-1)의 단부(GL2e-1)와 중심부(GL2c-1) 사이의 수직 방향(Z 방향)으로의 두께들 사이의 차이((T2e-1)-(T2c))는 제1 형상의 제1 게이트 층(GL1)의 단부(GL1e)와 중심부(GL1c) 사이의 수직 방향(Z 방향)으로의 두께들 사이의 차이(T1e-T1c)보다 클 수 있다.
도 8a 내지 도 8c는 본 개시의 실시예들에 따른 반도체 소자들(100, 100-1, 100-2)의 개념도들이다.
도 8a에는 도 2 내지 도 5를 참조하여 설명한 반도체 소자(100)가 개략적으로 도시된다. 도 2 내지 도 5를 참조하여 설명한 바와 같이 반도체 소자(100)는 제1 타입의 제1 적층 구조체(SSa) 및 제1 적층 구조체(SSa) 상의 제2 타입의 제2 적층 구조체(SSb)를 포함한다.
도 8b에는 도 6, 및 도 7a 내지 도 7d를 참조하여 설명한 반도체 소자(100-1)가 개략적으로 도시된다. 도 6 및 도 7a 내지 도 7d를 참조하여 설명한 바와 같이 반도체 소자(100)는 제1 타입의 제1 적층 구조체(SSa) 및 제1 적층 구조체(SSa) 상의 제1 타입의 제2 적층 구조체(SSb)를 포함한다.
도 8c에 도시된 바와 같이, 본 개시의 실시예들에 따른 반도체 소자(100-2)는 제2 타입의 제1 적층 구조체(SSa) 및 제1 적층 구조체(SSa) 상의 제1 타입의 제2 적층 구조체(SSb)를 포함한다.
도 8a 내지 도 8c에 도시된 바와 같이, 제1 적층 구조체(SS1)의 타입 및 제2 적층 구조체(SS2)의 타입의 조합은 다양하게 변경될 수 있다. 복수의 적층 구조체(SSa, SSb) 중 컨택의 펀칭-쓰루 불량의 가능성이 비교적 높은 적층 구조체는 제1 타입으로 형성함으로써 펀칭-쓰루 불량의 가능성을 낮출 수 있다. 복수의 적층 구조체(SSa, SSb) 중 컨택의 펀칭-쓰루 불량의 가능성이 비교적 낮은 적층 구조체는 제2 타입으로 형성함으로써 공정 비용을 절감할 수 있다. 일반적으로, 복수의 적층 구조체(SSa, SSb) 중 최상부 적층 구조체(SSb)는 비교적 펀칭-쓰루 불량의 가능성이 낮으므로 도 8a에 도시된 바와 같이 제2 타입으로 형성될 가능성이 높다. 그러나, 도 8b 및 도 8c에 도시된 제2 적층 구조체(SSb)가 제1 타입인 실시예들이 본 개시의 범위로부터 제외되는 것은 아니다.
도 9a 내지 도 9g는 본 개시의 실시예들에 따른 반도체 소자들(100-3a 내지 100-3g)의 개념도들이다.
도 9a 내지 도 9g를 참조하면, 제1 적층 구조체(SS1)의 타입, 제2 적층 구조체(SS2)의 타입, 및 제3 적층 구조체(SS3)의 타입의 조합은 다양하게 변경될 수 있다. 복수의 적층 구조체(SSa, SSb, SSc) 중 최상부 적층 구조체(SSc)는 비교적 펀칭-쓰루 불량의 가능성이 낮으므로 도 9a 내지 도 9c에 도시된 바와 같이 제2 타입으로 형성될 가능성이 높다. 그러나, 도 9d 내지 도 9g에 도시된 제2 적층 구조체(SSb)가 제1 타입인 도 9d 내지 도 9g의 실시예들이 본 개시의 범위로부터 제외되는 것은 아니다.
복수의 적층 구조체(SSa, SSb, SSc) 중 가장 아래의 적층 구조체(SSa)와 복수의 적층 구조체(SSa, SSb, SSc) 중 가장 위의 적층 구조체(SSc) 사이의 제2 적층 구조체(SSb)는 펀칭-쓰루 불량의 가능성이 비교적 높을 수 있다. 따라서, 제2 적층 구조체(SSb)는 도 9b, 도 9c, 도 9e, 및 도 9f에 도시된 바와 같이 제1 타입일 가능성이 높다. 그러나, 도 9a, 도 9d, 및 도 8g에 도시된 제2 적층 구조체(SSb)가 제2 타입인 실시예들이 본 개시의 범위로부터 제외되는 것은 아니다.
또한, 도 9a 내지 도 9g에는 반도체 소자들(100-2a 내지 100-2g) 각각이 3개의 적층 구조체(SSa, SSb, SSc)만을 포함하는 것으로 도시되었으나, 반도체 소자는 4개 이상의 적층 구조체들을 포함할 수 있다.
도 10은 본 개시의 실시예들에 따른 반도체 소자(100-4)의 단면도이다. 도 10은 도 2의 A1-A1' 선 및 A2-A2' 선을 따른 단면도들에 대응한다. 도 11은 도 10의 B5 영역의 확대도이다. 이하에서는 도 2 내지 도 5에 도시된 반도체 소자(100)와 도 10에 도시된 반도체 소자(100-4) 사이의 차이점이 설명된다.
도 10 및 도 11을 참조하면, 반도체 소자(100-4)는 기판(110) 아래의 주변 회로 구조체(PC)를 더 포함할 수 있다. 주변 회로 구조체(PC)는 주변 회로 기판(502), 복수의 트랜지스터(TR), 주변 회로 배선 층(508), 및 제5 절연 층(510)을 포함할 수 있다.
주변 회로 기판(502)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 복수의 트랜지스터(TR)는 주변 회로 기판(502) 상에 배치될 수 있다. 주변 회로 배선 층(508)은 복수의 트랜지스터에 연결될 수 있다. 주변 회로 배선 층(508)은 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니켈(Ni), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 제5 절연 층(510)은 주변 회로 기판(502) 상에서 주변 회로 배선 층(508) 및 복수의 트랜지스터(TR)를 둘러쌀 수 있다. 제5 절연 층(510)은 실리콘 산화물, 실리콘 질화물, 또는 저유전 물질을 포함할 수 있다.
반도체 소자(100-4)는 주변 컨택 구조체(PTS5)을 더 포함할 수 있다. 주변 컨택 구조체(PTS5)는 기판(312), 제1 절연 층(116), 제2 절연 층(114), 및 제3 절연 층(193)을 관통하여 주변 회로 배선 층(508)으로부터 주변 배선 층(PML)까지 연장될 수 있다. 주변 회로 배선 층(508)은 제4 절연 층(196)에 의해 둘러싸일 수 있다.
반도체 소자(100-4)는 도 2에 도시된 공통 소스 라인(CSL) 대신 기판(110)과 제1 적층 구조체(SS1) 사이의 공통 소스 라인 플레이트(156)를 더 포함할 수 있다. 공통 소스 라인 플레이트(156)는 도 1b에 도시된 공통 소스 라인(CSL)으로 기능할 수 있다. 공통 소스 라인 플레이트(156)는 폴리 실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 도 11에 도시된 것처럼 공통 소스 라인 플레이트(156)는 게이트 유전 층(182)을 관통하여 채널 층(184)과 바로 접촉할 수 있다.
도 10은 주변 회로 구조체(PC)가 기판(110) 아래에 배치되는 것을 도시하나, 다른 실시예에서, 주변 회로 구조체(PC)는 메모리 셀 구조체(반도체 소자(100-4)에서 주변 회로 구조체(PC)를 제외한 부분) 상에 배치될 수 있다. 주변 회로 구조체(PC)와 메모리 셀 구조체를 제외한 부분)는 각각 복수의 본딩 패드를 포함할 수 있다. 주변 회로 구조체(PC)의 복수의 본딩 패드와 메모리 셀 구조체의 복수의 본딩 패드는 서로 각각 전기적으로 연결될 수 있다. 일부 실시예에서, 주변 회로 구조체(PC)의 복수의 본딩 패드와 메모리 셀 구조체의 복수의 본딩 패드는 서로 각각 바로 접촉될 수 있다.
도 12는 본 개시의 실시예들에 따른 반도체 소자(1100)를 포함하는 전자 시스템(1000)의 개략도이다.
도 12를 참조하면, 본 개시의 실시예들에 따른 전자 시스템(1000)은 반도체 소자(1100), 및 반도체 소자(1100)와 전기적으로 연결되는 콘트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 소자(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들면, 전자 시스템(1000)은 적어도 하나의 반도체 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 소자(1100)는 플래쉬 메모리 소자일 수 있다. 예를 들면, 반도체 소자(1100)는 도 2 내지 도 11을 참조하여 설명한 반도체 소자(100, 100-1, 100-2, 100-3a 내지 100-3g, 100-4) 중 적어도 하나를 포함할 수 있다. 반도체 소자(1100)는 메모리 셀 어레이(1100S) 및 주변 회로(1100F)를 포함할 수 있다. 반도체 소자(1100)는 주변 회로(1100F)의 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 콘트롤러(1200)와 통신할 수 있다.
콘트롤러(1200)는 프로세서(1210), NAND 콘트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 소자(1100)를 포함할 수 있으며, 이 경우, 콘트롤러(1200)는 복수의 반도체 소자(1100)을 제어할 수 있다.
프로세서(1210)는 콘트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 콘트롤러(1220)를 제어하여 반도체 소자(1100)에 억세스할 수 있다. NAND 콘트롤러(1220)는 반도체 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 소자(1100)를 제어하기 위한 제어 명령, 반도체 소자(1100)에 기록하고자 하는 데이터, 반도체 소자(1100)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 소자(1100)를 제어할 수 있다.
도 13은 본 개시의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템(2000)의 개략도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 콘트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 콘트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 콘트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
콘트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 콘트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 콘트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 콘트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 2 내지 도 11을 참조하여 설명한 반도체 소자들(100, 100-1, 100-2, 100-3a 내지 100-3g, 100-4) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 실시예들에 따라, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 콘트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 콘트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 콘트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 14는 도 13의 II-II' 선을 따른 본 개시의 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지(2003)의 단면도이다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 13에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 2 내지 도 11을 참조하여 설명한 반도체 소자들(100, 100-1, 100-2, 100-3a 내지 100-3g, 100-4) 중 적어도 하나를 포함할 수 있다.
도 15a 내지 도 15k는 본 개시의 실시예들에 따른 반도체 소자를 제조하는 방법을 나타낸 단면도들이다.
도 15a를 참조하면, 기판(110) 상에 제1 예비 적층 구조체(SS1p)가 형성될 수 있다. 제1 예비 적층 구조체(SS1p)는 기판(110) 상에 교대로 하나씩 적층된 복수의 제1 층간 절연 층(IL1) 및 복수의 제1 희생 층(SL1)을 포함할 수 있다. 복수의 제1 희생 층(SL1)중 최하부 제1 희생 층(SL1L) 상의 제1 층간 절연 층(IL1L)은 복수의 제1 층간 절연 층(IL1) 중 나머지보다 두꺼울 수 있다. 이 경우, 최하부 제1 희생 층(SL1L)은 두꺼운 제1 층간 절연 층(IL1L)에 의해 완전히 덮일 수 있다. 다른 실시예에서, 복수의 제1 층간 절연 층(IL1)은 동일한 두께를 가질 수 있다. 제1 희생 층(SL1)은 제1 층간 절연 층(IL1)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연 층(IL1)은 실리콘 산화물을 포함하고, 제1 희생 층(SL1)은 실리콘 질화물을 포함할 수 있다.
다음으로, 기판(110)의 연결 영역(CON) 상의 제1 예비 적층 구조체(SS1p)의 부분은 계단 형상으로 패터닝될 수 있다.
도 15b를 참조하면, 희생 패턴(RP)이 계단 구조를 형성하는 복수의 제1 희생 층(SL1)의 부분 상에 형성될 수 있다. 단, 최하부 제1 희생 층(SL1L)은 두꺼운 제1 층간 절연 층(IL1L)에 의해 완전히 덮인 경우, 복수의 희생 패턴(RP) 중 최하부 희생 패턴(RPL)은 최하부 제1 희생 층(SL1L) 상이 아니라 두꺼운 제1 층간 절연 층(IL1L) 상에 형성될 수 있다. 희생 패턴(RP)은 예를 들어 실리콘 질화물을 포함할 수 있다.
예를 들어, 제1 예비 적층 구조체(SS1p) 상에 추가 희생 층(미도시)이 낮은 스텝-커버리지(step-coverage)를 가지는 조건 하에서 형성될 수 있다. 추가 희생 층은 복수의 제1 층간 절연 층(IL1) 및 복수의 제1 희생 층(SL1) 상에 형성될 수 있다. 다음으로, 제1 층간 절연 층(IL1)의 측벽 상의 추가 희생 층의 부분을 제거함으로써 서로로부터 분리된 복수의 희생 패턴(RP)이 형성될 수 있다. 희생 패턴(RP)은 예를 들어 실리콘 질화물을 포함할 수 있다.
도 15c를 참조하면, 복수의 희생 패턴(RP) 중 최하부 희생 패턴(RPL)이 제거될 수 있다. 예를 들어 최하부 희생 패턴(RPL)을 노출시키고 제1 예비 적층 구조체(SS1p)를 부분적으로 덮는 포토레지스트 층(미도시)이 형성되고, 최하부 희생 패턴(RPL)을 제거하고, 포토레지스트 층이 제거될 수 있다.
도 15d를 참조하면, 제1 예비 적층 구조체(SS1p)를 덮는 제1 절연 층(116)이 형성될 수 있다.
도 15e를 참조하면, 제1 예비 적층 구조체(SS1p)를 관통하는 제1 채널 홀(180H1)이 형성될 수 있다. 제1 채널 홀(180H1) 내 및 제1 절연 층(116) 상에 채널 희생 층(180F1)을 형성할 수 있다. 복수의 제1 희생 층(SL1) 중 최상부 제1 희생 층(SL1U)이 노출되도록 채널 희생 층(180F1) 및 제1 절연 층(116)이 연마될 수 있다. 연마동안 최상부 제1 희생 층(SL1U) 상의 희생 패턴(RP)이 제거될 수 있다.
도 15f를 참조하면, 제1 예비 적층 구조체(SS1p) 및 제1 절연 층(116) 상에 제2 예비 적층 구조체(SS2p)가 형성될 수 있다. 제2 예비 적층 구조체(SS2p)는 하나씩 교대로 적층된 복수의 제2 층간 절연 층(IL2) 및 복수의 제2 희생 층(SL2)을 포함할 수 있다. 제2 희생 층(SL2)은 제2 층간 절연 층(IL2)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연 층(IL2)은 실리콘 산화물을 포함하고, 제2 희생 층(SL2)은 실리콘 질화물을 포함할 수 있다.
다음으로, 기판(110)의 연결 영역(CON) 상의 제2 예비 적층 구조체(SS2p)의 부분은 계단 형상으로 패터닝될 수 있다. 제2 예비 적층 구조체(SS2p) 상에 희생 패턴(RP, 도 15b 참조)을 형성하는 단계가 생략될 수 있다. 따라서 공정 비용이 절약될 수 있다.
도 15g를 참조하면, 제1 절연 층(116) 상에서 제2 예비 적층 구조체(SS2p)의 계단 구조를 덮는 제2 절연 층(114)이 형성될 수 있다. 또한 제2 예비 적층 구조체(SS2p)를 관통하며 채널 희생 층(180F1)을 노출시키는 제2 채널 홀(180H2)이 형성될 수 있다.
도 15g 및 도 15h를 참조하면, 제1 채널 홀(180H1)로부터 채널 희생 층(180F1)이 제거될 수 있다. 다음으로, 제1 채널 홀(180H1) 및 제2 채널 홀(180H2) 내에 채널 구조체(180)가 형성될 수 있다. 예를 들어, 제1 채널 홀(180H1) 및 제2 채널 홀(180H2)의 내측벽 상에 게이트 유전 층(182) 및 채널 층(184)을 차례로 형성할 수 있다. 충진 절연 층(186)이 제1 채널 홀(180H1) 및 제2 채널 홀(180H2)의 나머지 부분을 채우도록 제1 채널 홀(180H1) 및 제2 채널 홀(180H2) 내에 형성될 수 있다. 충진 절연 층(186), 채널 층(184), 및 게이트 유전층(182)의 상부를 제거하고 제거된 공간에 패드(188)를 형성할 수 있다.
도 2에 도시된 워드 라인 컷(WLC)이 형성될 수 있다. 워드 라인 컷(WLC)은 제1 예비 적층 구조체(SS1p) 및 제2 예비 적층 구조체(SS2P)를 수직 방향(Z 방향) 및 제1 수평 방향(X 방향)으로 절단할 수 있다.
도 15h 및 도 15i를 참조하면, 상기 워드 라인 컷(WLC)을 통해 복수의 제1 희생 층(SL1), 복수의 제2 희생 층(SL2), 및 복수의 희생 패드(RP)가 제거될 수 있다. 즉, 복수의 제1 희생 층(SL1), 복수의 제2 희생 층(SL2), 및 복수의 희생 패드(RP)가 차지하던 공간(ES)은 비워질 수 있다.
도 15h 내지 도 15j를 참조하면, 복수의 제1 희생 층(SL1), 복수의 제2 희앳 층(SL2), 및 복수의 희생 패드(RP)가 차지하던 공간(ES) 내에 복수의 제1 게이트 층(GL1) 및 복수의 제2 게이트 층(GL2)이 형성될 수 있다. 이로써 제1 예비 적층 구조체(SS1p)로부터 제1 적층 구조체(SS1)가 형성되고, 제2 예비 적층 구조체(SS2p)로부터 제2 적층 구조체(SS2)가 형성될 수 있다. 복수의 희생 패드(RP)가 차지하던 공간으로 인해 복수의 제2 게이트 층(GL2) 중 최상부 제1 게이트 층(GL1U) 및 최하부 제1 게이트 층(GL1L)을 제외한 나머지들은 중심부보다 단부가 두꺼운 형상을 가질 수 있다.
도 2를 참조하면, 워드 라인 컷(WLC) 내에 절연 스페이서(192) 및 공통 소스 라인(CSL)을 형성할 수 있다.
도 15k를 참조하면, 제2 적층 구조체(SS2) 및 제2 절연 층(114) 상에 제3 절연 층(193)이 형성된다. 제3 절연 층(193)을 관통하여 채널 구조체(180)에 접촉하는 비트 라인 컨택 패드(194)가 형성될 수 있다.
또한, 제1 컨택 홀(CH1)과 제2 컨택 홀(CH2)이 동시에 형성된다. 제1 컨택 홀(CH1)은 제1 절연 층(116), 제2 절연 층(114), 및 제3 절연 층(193)을 관통하여 제1 게이트 층(GL1)의 단부를 노출시킬 수 있다. 제2 컨택 홀(CH2)은 제2 절연 층(114) 및 제3 절연 층(193)을 관통하여 제2 게이트 층(GL2)의 단부를 노출시킬 수 있다. 제1 컨택 홀(CH1)과 제2 컨택 홀(CH2)을 비교하면, 제1 컨택 홀(CH1)의 식각되어야 하는 깊이가 비교적 깊지만, 제1 컨택 홀(CH1)에 과식각을 방지하는 식각 부산물이 덜 증착되어 제1 컨택 홀(CH1)의 펀칭-쓰루 불량의 가능성이 비교적 높을 수 있다. 그러나, 제1 게이트 층(GL1)이 단부가 중심부보다 두꺼운 형상을 가지므로 제1 게이트 층(GL1)의 두꺼운 단부로 인해 제1 컨택 홀(CH1)의 펀칭-쓰루 불량의 가능성이 감소될 수 있다. 따라서 공정 수율이 증가될 수 있다.
다음으로, 제1 컨택 홀(CH1) 내에 제1 컨택(C1)이 형성되고, 제2 컨택 홀(CH2) 내에 제2 컨택(C2)이 형성된다.
도 3을 참조하면, 제3 절연 층(193) 상에 제4 절연 층(195)을 형성한다. 또한 비트 라인 컨택 패드(194)에 접촉하는 비트 라인(BL), 및 제1 컨택(C1) 또는 제2 컨택(C2)에 접촉하는 배선 층(ML)을 형성한다. 이로써 도 2 내지 도 5를 참조하여 설명한 반도체 소자(100)를 제조할 수 있다.
도 15a 내지 도 15k를 참조하여 도 2 내지 도 5를 참조하여 설명한 반도체 소자(100)의 제조 방법에 대하여 설명하였으나, 통상의 기술자는 본 개시로부터 도 6 내지 도 11을 참조하여 설명한 반도체 소자들(100-1, 100-2, 100-3a 내지 100-3g, 100-4)을 제조할 수 있을 것이다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 셀 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직 방향으로 교대로 하나씩 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체;및
    상기 제1 적층 구조체 상에 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체;를 포함하고,
    각각의 상기 복수의 제1 게이트 층은 상기 기판의 상게 셀 영역 상의 중심부 및 상기 기판의 상기 연결 영역 상의 단부를 포함하고,
    각각의 상기 복수의 제2 게이트 층은 상기 기판의 상기 셀 영역 상의 중심부 및 상기 기판의 상기 연결 영역 상의 단부를 포함하고,
    상기 복수의 제1 게이트 층 중 적어도 둘의 각각의 상기 단부의 상기 수직 방향으로의 두께와 상기 복수의 제1 게이트 층 중 상기 적어도 둘의 각각의 상기 중심부의 상기 수직 방향으로의 두께 사이의 제1 차이는 상기 복수의 제2 게이트 층 중 적어도 둘의 각각의 상기 단부의 상기 수직 방향으로의 두께와 상기 복수의 제2 게이트 층 중 상기 적어도 둘의 각각의 상기 중심부의 상기 수직 방향으로의 두께 사이의 제2 차이와 상이한 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 차이는 상기 제2 차이보다 큰 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 수직 방향으로 각각 연장되어 상기 복수의 제1 게이트 층에 각각 접촉하는 복수의 제1 컨택; 및
    상기 수직 방향으로 각각 연장되어 상기 복수의 제2 게이트 층에 각각 접촉하는 복수의 제2 컨택;을 더 포함하고
    상기 복수의 제1 컨택이 상기 복수의 제1 게이트 층 내로 리세스되는 상기 수직 방향으로의 깊이들의 평균은 상기 복수의 제2 컨택이 상기 복수의 제2 게이트 층 내로 리세스되는 상기 수직 방향으로의 깊이들의 평균보다 큰 것을 특징으로 하는 반도체 소자.
  4. 제2 항에 있어서,
    제2 항에 있어서,
    상기 수직 방향으로 각각 연장되어 상기 복수의 제1 게이트 층에 각각 접촉하는 복수의 제1 컨택; 및
    상기 수직 방향으로 각각 연장되어 상기 복수의 제2 게이트 층에 각각 접촉하는 복수의 제2 컨택;을 더 포함하고
    상기 복수의 제1 컨택이 상기 복수의 제1 게이트 층 내로 리세스되는 상기 수직 방향으로의 깊이들 중 최대값은 상기 각각의 상기 복수의 제1 게이트 층의 상기 중심부의 상기 수직 방향으로의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  5. 제2 항에 있어서,
    상기 복수의 제1 게이트 층 중 상기 적어도 둘의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제1 게이트 층 중 상기 적어도 둘의 각각의 상기 중심부의 상기 수직 방향으로의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 복수의 제2 게이트 층 중 상기 적어도 둘의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제2 게이트 층 중 상기 적어도 둘의 각각의 상기 중심부의 상기 수직 방향으로의 두께와 동일한 것을 특징으로 하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 복수의 제2 게이트 층 중 상기 적어도 둘의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제2 게이트 층 중 상기 적어도 둘의 각각의 상기 중심부의 상기 수직 방향으로의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  8. 제5 항에 있어서,
    상기 복수의 제1 게이트 층 중 최하부 게이트 층 및 최상부 게이트 층 중 적어도 하나 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제1 게이트 층 중 상기 최하부 게이트 층 및 상기 최상부 게이트 층 중 상기 적어도 하나의 각각의 상기 줌심부의 상기 수직 방향으로의 두께와 동일한 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 차이는 상기 제2 차이보다 작은 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 적층 구조체 및 상기 제2 적층 구조체를 상기 수직 방향으로 관통하는 채널 구조체를 더 포함하고,
    상기 채널 구조체는 상기 제1 적층 구조체를 관통하는 제1 부분 및 상기 제2 적층 구조체를 관통하는 제2 부분을 포함하고, 상기 채널 구조체의 상기 제1 부분의 상단의 직경은 상기 채널 구조체의 상기 제2 부분의 하단의 직경보다 큰 것을 특징으로 하는 반도체 소자.
  11. 기판;
    상기 기판 상에 수직 방향으로 적층된 복수의 적층 구조체;
    상기 복수의 적층 구조체를 상기 수직 방향으로 관통하는 채널 구조체; 및
    상기 수직 방향으로 각각 연장되어 상기 복수의 적층 구조체에 접촉하는 복수의 컨택;을 포함하고
    상기 복수의 적층 구조체는 적어도 하나의 제1 타입 적층 구조체 및 적어도 하나의 제2 타입 적층 구조체를 포함하고,
    각각의 상기 적어도 하나의 제1 타입 적층 구조체는 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하고,
    각각의 상기 적어도 하나의 제2 타입 적층 구조체는 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하고,
    상기 복수의 제1 게이트 층 중 적어도 하나의 각각은 제1 형상을 가지고, 상기 제1 형상의 게이트 층은 상기 채널 구조체에 인접한 중심부 및 상기 제1 형상의 게이트 층과 접촉하는 상기 복수의 컨택 중 하나와 인접한 단부를 포함하고, 상기 제1 형상의 게이트 층의 상기 단부의 상기 수직 방향으로의 두께는 상기 제1 형상의 게이트 층의 상기 중심부의 상기 수직 방향으로의 두께보다 크고,
    상기 복수의 제2 게이트 층 각각은 제2 형상의 게이트 층을 포함하고, 상기 제2 형상의 게이트 층은 상기 채널 구조체에 인접한 중심부 및 상기 제2 형상의 게이트 층과 접촉하는 상기 복수의 컨택 중 하나와 인접한 단부를 포함하고, 상기 제2 형상의 게이트 층의 상기 단부의 상기 수직 방향으로의 두께는 상기 제2 형상의 게이트 층의 상기 중심부의 상기 수직 방향으로의 두께와 같은 것을 특징으로 하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제2 형상의 게이트 층의 상기 단부의 상기 수직 방향으로의 두께는 상기 제1 유형의 게이트 층의 상기 단부의 상기 수직 방향으로의 두께보다 작은 것을 특징으로 하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 복수의 적층 구조체 중 최상부 적층 구조체는 상기 적어도 하나의 제2 타입 적층 구조체 중 하나인 것을 특징으로 하는 반도체 소자.
  14. 제11 항에 있어서,
    상기 복수의 적층 구조체 중 최상부 적층 구조체와 상기 복수의 적층 구조체 중 최하부 적층 구조체 사이의 상기 복수의 적층 구조체 중 중간 적층 구조체는 상기 적어도 하나의 제1 타입 적층 구조체 중 하나인 것을 특징으로 하는 반도체 소자.
  15. 제11 항에 있어서,
    상기 복수의 제1 게이트 층 중 최하부 게이트 층 및 최상부 게이트 층 중 적어도 하나는 상기 제2 형상을 가지는 것을 특징으로 하는 반도체 소자.
  16. 반도체 장치; 및
    상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고,
    상기 반도체 장치는,
    주변 회로 구조체;
    상기 주변 회로 구조체 상의 기판;
    상기 기판 상의 공통 소스 라인 플레이트;
    상기 공통 소스 라인 플레이트 상에 수직 방향으로 교대로 하나씩 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체;
    상기 공통 소스 라인 플레이트, 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 상기 수직 방향으로 관통하는 채널 구조체; 및
    상기 수직 방향으로 각각 연장되어 상기 복수의 제1 게이트 층에 각각 접촉하는 복수의 제1 컨택; 및
    상기 수직 방향으로 각각 연장되어 상기 복수의 제2 게이트 층에 각각 접촉하는 복수의 제2 컨택;을 포함하고,
    상기 복수의 제1 게이트 층 중 적어도 하나의 각각은 상기 채널 구조체에 인접한 중심부 및 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각과 접촉하는 상기 복수의 제1 컨택 중 하나와 인접한 단부를 포함하고, 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 중심부의 상기 수직 방향으로의 두께보다 크고,
    상기 복수의 제2 게이트 층의 각각은 상기 채널 구조체에 인접한 중심부 및 상기 복수의 제2 게이트 층의 각각과 접촉하는 상기 복수의 제2 컨택 중 하나와 인접한 단부를 포함하고, 상기 복수의 제2 게이트 층의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 단부의 상기 수직 방향으로의 두께보다 작은 것을 특징으로 하는 전자 시스템.
  17. 제16 항에 있어서,
    상기 복수의 제2 게이트 층의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제2 게이트 층의 각각의 상기 중심부의 상기 수직 방향으로의 두께와 동일한 것을 특징으로 하는 전자 시스템.
  18. 제16 항에 있어서,
    상기 복수의 제2 게이트 층의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제2 게이트 층의 각각의 상기 중심부의 상기 수직 방향으로의 두께보다 크고,
    상기 복수의 제2 게이트 층의 각각의 상기 단부의 상기 수직 방향으로의 두께와 상기 복수의 제2 게이트 층의 각각의 상기 중심부의 상기 수직 방향으로의 두께 사이의 차이는 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 단부의 상기 수직 방향으로의 두께와 상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각의 상기 중심부 사이의 차이보다 작은 것을 특징으로 하는 전자 시스템.
  19. 제16 항에 있어서,
    상기 제2 기판과 상기 제1 적층 구조체 사이 또는 상기 제1 적층 구조체와 상기 제2 적층 구조체 사이에 위치하며, 상기 수직 방향으로 교대로 하나씩 적층된 복수의 제3 게이트 층 및 복수의 제3 층간 절연 층을 포함하는 제3 적층 구조체; 및
    상기 수직 방향으로 각각 연장되어 상기 복수의 제3 게이트 층에 각각 접촉하는 복수의 제3 컨택을 더 포함하고,
    상기 채널 구조체는 상기 제3 적층 구조체를 더 관통하고,
    상기 복수의 제3 게이트 층 중 적어도 하나의 각각은 상기 채널 구조체에 인접한 중심부 및 상기 복수의 제3 게이트 층 중 상기 적어도 하나의 각각과 접촉하는 상기 복수의 제3 컨택 중 하나와 인접한 단부를 포함하고, 상기 복수의 제3 게이트 층 중 상기 적어도 하나의 각각의 상기 단부의 상기 수직 방향으로의 두께는 상기 복수의 제3 게이트 층 중 상기 적어도 하나의 각각의 상기 중심부의 상기 수직 방향으로의 두께보다 큰 것을 특징으로 하는 전자 시스템.
  20. 제16 항에 있어서,
    상기 복수의 제1 게이트 층 중 상기 적어도 하나의 각각은 일정한 두께로 상기 수평 방향으로 연장되는 베이스부 및 상기 베이스부의 상면으로부터 돌출되는 상기 베이스부의 상기 상면 상의 돌출부를 포함하는 것을 특징으로 하는 전자 시스템.
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