CN115915769A - 垂直非易失性存储器设备 - Google Patents

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CN115915769A CN202211211466.7A CN202211211466A CN115915769A CN 115915769 A CN115915769 A CN 115915769A CN 202211211466 A CN202211211466 A CN 202211211466A CN 115915769 A CN115915769 A CN 115915769A
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裵敏敬
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Abstract

一种垂直非易失性存储器设备，包括：存储器堆叠结构，包括栅极线和层间绝缘层，以及在堆叠方向上延伸的沟道孔；沟道层，在沟道孔中并且在堆叠方向上延伸；以及信息存储结构，包括从栅极线到沟道层在水平方向上顺序地布置的复合阻挡绝缘层、电荷存储层和隧穿绝缘层，其中，复合阻挡绝缘层包括介电常数高于氧化硅的金属氧化物，并且复合阻挡绝缘层包括在栅极线的侧面上的第一阻挡绝缘层以及在第一阻挡绝缘层和电荷存储层之间并且氧化密度低于第一阻挡绝缘层的第二阻挡绝缘层。

Description

垂直非易失性存储器设备
相关申请的交叉引用
本申请基于并且要求于2021年9月30日向韩国知识产权局提交的第10-2021-0130288号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思涉及一种存储器设备，并且更具体地，涉及一种垂直非易失性存储器设备。
背景技术
可以通过在垂直方向上堆叠单元晶体管来改进存储器设备(例如，非易失性存储器设备)的集成度。例如，对于其中每个存储单元由晶体管组成的NAND闪存，可以通过垂直地堆叠存储单元来改进集成度。
发明内容
本发明构思提供了一种包括具有改进特性的存储单元的垂直非易失性存储器设备。
根据本发明构思的示例实施例，一种集成电路设备(例如，垂直非易失性存储器设备)包括：存储器堆叠结构，包括在堆叠方向上交替地堆叠在彼此顶部的栅极线和层间绝缘层，以及形成在栅极线和层间绝缘层中以在堆叠方向上延伸的沟道孔；沟道层，位于存储器堆叠结构的沟道孔中并且在堆叠方向上延伸；以及信息存储结构，包括从栅极线到沟道层在水平方向上顺序地布置的复合阻挡绝缘层、电荷存储层和隧穿绝缘层，其中，复合阻挡绝缘层包括介电常数高于氧化硅的金属氧化物，并且复合阻挡绝缘层包括布置在栅极线中的每个的一侧上的第一阻挡绝缘层以及布置在第一阻挡绝缘层和电荷存储层之间并且氧化密度低于第一阻挡绝缘层的第二阻挡绝缘层。
根据本发明构思的示例实施例，一种垂直非易失性存储器设备包括：存储器堆叠结构，包括在堆叠方向上交替地堆叠在彼此顶部的栅极线和层间绝缘层，以及形成在栅极线和层间绝缘层中以在堆叠方向上延伸的沟道孔；沟道层，位于存储器堆叠结构的沟道孔中并且在堆叠方向上延伸；以及信息存储结构，包括从栅极线到沟道层在水平方向上顺序地布置的复合阻挡绝缘层、电荷存储层和隧穿绝缘层。
复合阻挡绝缘层包括介电常数高于氧化硅的金属氧化物，并且复合阻挡绝缘层包括布置在栅极线中的每个的一侧上的第一阻挡绝缘层以及布置在第一阻挡绝缘层和电荷存储层之间并且氧化密度低于第一阻挡绝缘层的第二阻挡绝缘层。在一些实施例中，第二阻挡绝缘层可以在第一阻挡绝缘层和电荷存储层之间。
根据本发明构思的示例实施例，存储器设备(例如，垂直非易失性存储器设备)包括：存储器堆叠结构，包括交替地堆叠在彼此顶部的栅极线和层间绝缘层，以及形成在栅极线和层间绝缘层中以在堆叠方向(例如，垂直方向)上延伸的沟道孔；沟道层，位于存储器堆叠结构的沟道孔中并且在堆叠方向上延伸；以及信息存储结构，包括从栅极线到沟道层在水平方向上顺序地布置的复合阻挡绝缘层、电荷存储层和隧穿绝缘层。信息存储结构可以在栅极线和沟道层之间延伸。
复合阻挡绝缘层包括第一阻挡绝缘层和第二阻挡绝缘层，第一阻挡绝缘层和第二阻挡绝缘层中的每个由介电常数高于氧化硅的金属氧化物形成。第一阻挡绝缘层被定位成围绕栅极线，使得第一阻挡绝缘层的围绕栅极线的部分在堆叠方向上在栅极线之间彼此面对；并且第二阻挡绝缘层包括形成在第一阻挡绝缘层和电荷存储层之间的沟道孔中以在堆叠方向上延伸的连续层。第二阻挡绝缘层具有比第一阻挡绝缘层更低的氧化密度。
附图说明
从以下结合附图进行的详细描述中，将更加清楚地理解本发明构思的示例实施例，在附图中：
图1是根据本发明构思的实施例的垂直非易失性存储器设备的框图；
图2A和图2B是根据本发明构思的实施例的垂直非易失性存储器设备的示意性透视图；
图3是根据本发明构思的实施例的垂直非易失性存储器设备的存储单元阵列MCA的等效电路图；
图4是示出根据本发明构思的实施例的垂直非易失性存储器设备的主要组件的平面图；
图5A是示出了沿图4的线A1-A1'和A2-A2'截取的垂直非易失性存储器设备的截面配置和图4的外围电路区域的截面配置的截面图；
图5B是示出了沿图4的线B-B'截取的垂直非易失性存储器设备的截面配置的截面图；
图6是图5A和图5B的部分区域的放大截面图；
图7是根据本发明构思的实施例的垂直非易失性存储器设备的栅极线和沟道结构的部件(parts)的放大截面图；
图8A是图7的部件的局部截面图；
图8B是图8A的栅极线和沟道层之间的能带图；
图8C是图8A的栅极线之间的能带图；
图9A至图9C是用于描述根据本发明构思的实施例的形成在垂直非易失性存储器设备中使用的偶极子的过程的图；
图10是用于描述根据本发明构思的实施例的在垂直非易失性存储器设备中形成偶极子时使用的金属氧化物的图；
图11是用于解释根据本发明构思的实施例的垂直非易失性存储器设备的截面图；
图12A至图12E是用于解释根据本发明构思的实施例的制造垂直非易失性存储器设备的方法的截面图；
图13是用于解释根据本发明构思的实施例的垂直非易失性存储器设备的截面图；
图14是示意性示出根据本发明构思的实施例的包括垂直非易失性存储器设备的电子系统的图；
图15是示意性地示出根据本发明构思的实施例的包括垂直非易失性存储器设备的电子系统的透视图；
图16是示意性地示出根据本发明构思的实施例的半导体封装的截面图；和
图17是示意性地示出根据本发明构思的实施例的半导体封装的截面图。
具体实施方式
在下文中，将参考附图详细地描述本发明构思的示例实施例。在附图中，相同的附图标记指示相同的元件，并且在本文中将省略其详细描述。
图1是根据本发明构思的实施例的垂直非易失性存储器设备10的框图。
详细地，垂直非易失性存储器设备10具有即使在没有对其供给电力时也能保持所存储的数据的能力。垂直非易失性存储器设备10可以是垂直NAND闪存设备。
垂直非易失性存储器设备10可以包括存储单元阵列20和外围电路30。存储单元阵列20包括多个存储单元块BLK1至BLKn(n是正整数)。存储单元块BLK1至BLKn中的每个可以包括多个存储单元。存储单元块BLK1至BLKn可以经由位线BL、字线WL、至少一个串选择线SSL和至少一个接地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36、控制逻辑38和公共源极线(CSL)驱动器39。虽然在图1中未示出，但是外围电路30可以包括各种电路，诸如用于产生垂直非易失性存储器设备10的操作所必需的各种电压的电压发生电路、用于纠正从存储单元阵列20读取的数据中的错误的纠错电路、I/O接口等。
存储单元阵列20可以通过位线BL连接到页缓冲器34。存储单元阵列20可以通过字线WL、串选择线SSL和接地选择线GSL连接到行解码器32。在存储单元阵列20中，在存储单元块BLK1至BLKn中的每个中所包括的存储单元可以是闪存单元。存储单元阵列20可以包括三维(3D)存储单元阵列。3D存储单元阵列可以包括多个NAND串。NAND串中的每个可以包括连接到垂直地堆叠的字线WL的多个存储单元。
外围电路30可以从垂直非易失性存储器设备10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且向垂直非易失性存储器设备10外部的设备发送数据DATA或者从垂直非易失性存储器设备10外部的设备接收数据DATA。
行解码器32可以响应于来自外部的地址ADDR来选择存储单元块BLK1至BLKn中的至少一个，并且选择与所选择的存储单元块相对应的字线WL、串选择线SSL和接地选择线GSL。行解码器32可以将用于执行存储操作的电压发送到所选择的存储单元块的字线WL。
页缓冲器34可以经由位线BL连接到存储单元阵列20。页缓冲器34可以在编程操作期间作为写入驱动器操作，以将根据要存储在存储单元阵列20中的数据DATA的电压施加到位线BL；以及在读取操作期间作为感测放大器操作，以感测存储在存储单元阵列20中的数据DATA。页缓冲器34可以根据从控制逻辑38提供的控制信号PCTL进行操作。
数据I/O电路36可以通过多个数据线DL连接到页缓冲器34。在编程操作期间，数据I/O电路36可以从存储器控制器(未示出)接收数据DATA，并且基于从控制逻辑38提供的列地址C_ADDR向页缓冲器34提供编程数据DATA。在读取操作期间，数据I/O电路36可以基于从控制逻辑38提供的列地址C_ADDR，将存储在页缓冲器34中的读取数据DATA提供给存储器控制器。
数据I/O电路36可将输入地址或指令发送到控制逻辑38或行解码器32。外围电路30可以进一步包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以向行解码器32提供行地址R_ADDR，并且向数据I/O电路36提供列地址C_ADDR。控制逻辑38可以响应于控制信号CTRL生成在垂直非易失性存储器设备10中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作的存储操作时，控制逻辑38可以调整提供给字线WL和位线BL的电压电平。
CSL驱动器39可以通过CSL连接到存储单元阵列20。CSL驱动器39可以基于来自控制逻辑38的控制信号CTRL_BIAS向公共源极线CSL施加公共源极电压(例如，电源电压)或接地电压。在示例实施例中，CSL驱动器39可以布置在存储单元阵列20之下。CSL驱动器39可以布置为与存储单元阵列20的至少一部分垂直地重叠。
图2A和图2B是根据本发明构思的实施例的垂直非易失性存储器设备10的示意性透视图。
详细地，图2A的垂直非易失性存储器设备10可以包括在垂直(Z)方向(第三方向)上彼此重叠的单元阵列结构CAS和外围电路结构PCS。水平方向(X或-X方向)可以被称为第一方向。水平方向(Y或-Y方向)可以被称为第二方向。
图2B的垂直非易失性存储器设备10-1可以包括在水平方向(X方向或第一方向)上布置的单元阵列结构CAS和外围电路结构PCS。与图2A不同，图2B的外围电路结构PCS可以在水平方向(X方向或第一方向)上布置。
参考图2A和图2B，单元阵列结构CAS可以包括图1的存储单元阵列20。外围电路结构PCS可以包括图1的外围电路30。图2A和图2B的单元阵列结构CAS可以包括多个片(tile)24。片24中的每个可以包括多个存储单元块BLK1至BLKn(n是正整数)。存储单元块BLK1至BLKn可以各自包括以三维(3D)网格布置的多个存储单元。
图3是根据本发明构思的实施例的垂直非易失性存储器设备的存储单元阵列MCA的等效电路图。
详细地，图3可以是以上描述的垂直非易失性存储器设备10(诸如垂直NAND闪存设备)的存储单元阵列MCA的等效电路图。图2A和图2B的存储单元块BLK1至BLKn可以各自包括具有图3所示的电路配置的存储单元阵列MCA。
存储单元阵列MCA可以包括多个存储单元串MS。存储单元阵列MCA可以包括多个位线BL(例如，BL1至BLm，m是正整数)、多个字线WL(例如，WL1至WLn，n是正整数)、至少一个串选择线SSL、至少一个接地选择线GSL和公共源极线CSL。
存储单元串MS可以布置在位线BL和公共源极线CSL之间。图3示出了其中存储单元串MS中的每个包括两个串选择线SSL的示例，但是本发明构思的实施例不限于此。例如，存储单元串MS中的每个可以包括一个串选择线SSL。
存储单元串MS中的每个可以包括串选择晶体管SST、接地选择晶体管GST和多个存储单元晶体管MC1至MCn(n是正整数)。存储单元晶体管MC1至MCn可以是存储单元。
串选择晶体管SST的漏极区域可以连接到位线BL，并且接地选择晶体管GST的源极区域可以连接到公共源极线CSL。公共源极线CSL可以是多个接地选择晶体管GST的源极区域共同连接到其的区域。
串选择晶体管SST可以连接到串选择线SSL，并且接地选择晶体管GST可以连接到接地选择线GSL。存储单元晶体管MC1至MCn可以分别地连接到字线WL(即，WL1至WLn)。
图4是示出根据本发明构思的实施例的垂直非易失性存储器设备100的主要组件的平面图。图5A是示出沿图4的线A1-A1'和A2-A2'截取的垂直非易失性存储器设备100的截面配置和图4的外围电路区域的截面配置的截面图。图5B是示出了沿图4的线B-B'截取的垂直非易失性存储器设备100的截面配置的截面图。
详细地，图4、图5A和图5B可以是示出了以上参考图1、图2A、图2B和图3描述的垂直非易失性存储器设备10的图。然而，为了方便，图5A的外围电路区域PERI可以包括图2B的外围电路结构PCS。垂直非易失性存储器设备100可以是电荷陷阱(charge-trap)类型闪存设备。
参考图4、图5A和图5B，垂直非易失性存储器设备100包括存储单元区域MEC、连接区域CON和具有外围电路区域PERI的衬底102。衬底102可以具有沿着X-Y平面在水平方向上延伸的主表面102M。衬底102可以包括硅(Si)、锗(Ge)或SiGe。存储单元阵列MCA可以布置在存储单元区域MEC的有源区域AC上。
连接区域CON可以被布置为邻近存储单元区域MEC的边缘。存储单元区域MEC可以通过在其之间的连接区域CON来与外围电路区域PERI分开。尽管图5A示出连接区域CON仅位于存储单元区域MEC的一侧，但是连接区域CON可以在第一水平方向(X方向)上布置在存储单元区域MEC的两侧。
在衬底102的存储单元区域MEC和连接区域CON上提供栅极堆叠GS。栅极堆叠GS可以包括多个栅极线GL、整体地连接到栅极线GL的多个导电焊盘区域112以及布置在栅极线GL之间的层间绝缘层156。
栅极堆叠GS可以包括在垂直方向(第三方向或Z方向)上交替地堆叠的栅极线GL和层间绝缘层156。垂直方向(第三方向或Z方向)可以是栅极线GL和层间绝缘层156堆叠的堆叠方向。
布置在存储单元区域MEC上的栅极堆叠GS的一部分可以构成存储器堆叠结构ST。存储器堆叠结构ST可以包括在垂直方向(Z方向)上堆叠的48、64、96或128个栅极线GL，但是本发明构思不限于以上示例。
在栅极堆叠GS中包括的栅极线GL布置在存储单元区域MEC上，在与衬底102的主表面102M平行的水平方向上延伸，以及在垂直方向(Z方向)上彼此重叠。栅极线GL可以包括多个字线WL1至WLn(n是正整数)、至少一个接地选择线GSL和至少一个串选择线SSL。
图5A和图5B示出了其中栅极线GL包括两(2)个接地选择线GSL和两(2)个串选择线SSL的示例，但是本发明构思的实施例不限于此。
如图5A和图5B所示，层间绝缘层156在衬底102和接地选择线GSL之间、一对接地选择线GSL之间、字线WL1至WLn之间以及一对串选择线SSL之间。衬底102上的层间绝缘层156当中最靠近衬底102的层间绝缘层156的厚度可以小于其他层间绝缘层156。层间绝缘层156可以由氧化硅形成。
在栅极堆叠GS中所包括的导电焊盘区域112布置在连接区域CON上，以形成阶梯式的连接部分110。导电焊盘区域112可以整体地连接到栅极线GL。
如图4和图5B所示，多个字线切割(cut)区域WLC可以在与衬底102的主表面102M平行的第一水平方向(X方向)上延伸。字线切割区域WLC可以限定(define)栅极堆叠GS在与第一水平方向(X方向)垂直的第二水平方向(Y方向)上的宽度。栅极堆叠GS可以被重复地布置为通过字线切割区域WLC以特定的间隔而彼此间隔开。
如图5B所示，多个公共源极区域106可以在衬底102中在第一水平方向(X方向)上延伸。在示例实施例中，公共源极区域106可以是掺杂有高浓度n型杂质的杂质区域。多个公共源极线CSL可以在公共源极区106上在第一水平方向(X方向)上延伸。
公共源极线CSL可以形成为填充字线切割区域WLC的在栅极堆叠GS的一侧上的部分。字线切割区域WLC中的公共源极线CSL可以被绝缘间隔物(spacer)192围绕。公共源极线CSL和绝缘间隔物192可以构成穿透存储器堆叠结构ST的字线切割结构WCS。
如图5B所示，在第二水平方向(Y方向)上相邻的两个串选择线SSL可以通过其间的串选择线切割区域SSLC而彼此分开。串选择线切割区域SSLC可以填充有绝缘层174。绝缘层174可以包括氧化物层、氮化物层或其组合。在示例实施例中，串选择线切割区域SSLC的至少一部分可以填充有气隙。
栅极线GL和导电焊盘区域112可以各自包括金属、导电金属氮化物或其组合。例如，栅极线GL和导电焊盘区域112可以各自由钨(W)、镍(Ni)、钴(Co)、钽(Ta)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)或其组合形成，但是本发明构思不限于此。
在存储单元区域MEC中，多个沟道结构180可以在垂直方向(Z方向)上——即在堆叠方向上——纵向地延伸，同时与穿透栅极线GL和层间绝缘层156的沟道孔180H接触。沟道结构180可以被布置为在第一水平方向(X方向)和第二水平方向(Y方向)上、以特定间隔彼此间隔开。
沟道结构180中的每个可以包括信息存储结构182、沟道层184、掩埋绝缘层186和漏极区域188。沟道层184可以包括掺杂的多晶硅和/或未掺杂的多晶硅。
沟道层184可以具有带有内部空间的圆柱形结构。具有圆柱形结构的沟道层184的内部空间可以填充有掩埋绝缘层186。掩埋绝缘层186可以由绝缘材料形成。例如，掩埋绝缘层186可以由氧化硅、氮化硅、氮氧化硅(SiON)或其组合形成。在示例实施例中，掩埋绝缘层186可以被省略，并且沟道层184可以具有没有内部空间的柱状结构。稍后将更详细地描述沟道结构180的配置。
漏极区域188可以由掺杂有杂质的多晶硅、金属、导电金属氮化物或其组合形成。能够形成漏极区域188的金属的示例可以包括W、Ni、Co和Ta。漏极区域188可以通过中间绝缘层187彼此绝缘。中间绝缘层187可以包括氧化物层、氮化物层或其组合。
构成连接区域CON上的阶梯式的连接部分110的导电焊盘区域112可以具有在远离衬底102的水平方向上逐渐地减小的宽度。
在存储单元区域MEC中，多个位线BL可以布置在存储器堆叠结构ST上。多个位线接触焊盘194可以在沟道结构180和位线BL之间。位线接触焊盘194可以通过第一上绝缘层193彼此绝缘。位线BL可以通过第二上绝缘层195彼此绝缘。
位线接触焊盘194和位线BL可以各自由金属、金属氮化物或其组合形成。例如，位线接触焊盘194和位线BL可以各自由W、Ti、Ta、铜(Cu)、铝(Al)、TiN、TaN、WN或其组合形成。第一上绝缘层193和第二上绝缘层195可以各自包括氧化物层、氮化物层或其组合。
覆盖阶梯式的连接部分110的覆盖绝缘层114可以在连接区域CON中的衬底102和中间绝缘层187之间。覆盖绝缘层114可以覆盖导电焊盘区域112。覆盖绝缘层114、中间绝缘层187和第一上绝缘层193可以构成绝缘结构INS。
在连接区域CON中，多个接触结构CTS可以布置在阶梯式的连接部分110的导电焊盘区域112上，以在垂直方向(Z方向)上纵向地延伸。多个金属硅化物层118可以在接触结构CTS和导电焊盘区域112之间的连接部分中。接触结构CTS中的每个可以包括在垂直方向(Z方向)上纵向地延伸的接触塞(plug)116和围绕接触塞116的绝缘塞115。
多个布线层(或互连层)ML可以分别地布置在连接区域CON中的接触结构CTS上。布线层ML可以布置在与存储单元区域MEC中的位线BL相同的水平(level)上。布线层ML中的每个可以在第一垂直水平LV1处连接到接触结构CTS的接触塞116。布线层ML可以不包括与存储器堆叠结构ST垂直地重叠的部分。布线层ML可以通过连接区域CON中的第二上绝缘层195彼此绝缘。
接触塞116和布线层ML可以各自由W、Ti、Ta、Cu、Al、TiN、TaN、WN或其组合形成。绝缘塞115包括氮化硅层、氧化硅层或其组合。
多个电路CT可以布置在外围电路区域PERI上。电路CT可以布置在等于或高于衬底102的垂直水平处。用于限定外围有源区域PAC的设备(device)隔离层103可以布置在衬底102的外围电路区域PERI中。外围晶体管TR可以形成在外围有源区域PAC上。
外围晶体管TR可以构成布置在外围电路区域PERI上的电路CT的一部分。外围晶体管TR可以包括外围栅极PG和外围源极/漏极区域PSD，外围源极/漏极区域PSD在外围有源区域PAC中形成在外围栅极PG两侧处。在示例实施例中，诸如电阻器、电容器等的单元设备可以进一步布置在外围电路区域PERI上。
多个外围接触结构PTS可以布置在外围电路区域PERI上。外围接触结构PTS可以在垂直方向(Z方向)上从外围晶体管TR延伸通过覆盖绝缘层114直到第一垂直水平LV1。外围接触结构PTS中的每个可以包括在垂直方向(Z方向)上纵向地延伸的外围接触塞P116和围绕外围接触塞P116的外围绝缘塞P115。
外围布线层PML中的每个可以布置在外围接触塞P116上。外围布线层PML可以在第一垂直水平LV1处沿水平方向延伸，该第一垂直水平LV1是与布置在连接区域CON中的布线层ML的水平相同的水平。外围布线层PML可以通过第二上绝缘层195彼此绝缘。
外围接触塞P116和外围布线层PML可以各自由W、Ti、Ta、Cu、Al、TiN、TaN、WN或其组合形成。外围绝缘塞P115可以包括氮化硅层、氧化硅层或其组合。
图6是图5A和图5B的部分区域的放大截面图。
详细地，图6可以是图5A的区域“AX”和图5B的区域“BX”的放大图。图6可以是示出图5A和图5B的栅极线GL和沟道结构180的放大图。提供图6以用于详细地描述图5A和图5B的信息存储结构182。
如上所述，沟道结构180可以包括信息存储结构182、沟道层184和掩埋绝缘层186。沟道层184可以布置在存储器堆叠结构的沟道孔180H内(图5A和图5B的ST)。信息存储结构182包括在水平方向(即，第一水平方向和第二水平方向(X和Y方向))上从栅极线GL到沟道层184顺序地形成的复合阻挡绝缘层CBD、电荷存储层CS和隧穿绝缘层TD。
复合阻挡绝缘层CBD可以包括介电常数高于氧化硅的金属氧化物。复合阻挡绝缘层CBD可以包括介电常数大于作为氧化硅的介电常数的3.9(例如，大于4.2)的金属氧化物。在一些实施例中，复合阻挡绝缘层CBD中使用的金属氧化物可以具有5至60的介电常数。当复合阻挡绝缘层CBD包括介电常数高于氧化硅的金属氧化物时，可以通过增加穿过隧穿绝缘层TD的电场的强度来增加设备的操作速度。
另外，复合阻挡绝缘层CBD包括从栅极线GL到沟道层184在水平方向上以氧化密度(例如，氧面密度或氧化面密度)的降序布置的多个阻挡绝缘层，例如，第一阻挡绝缘层BD1和第二阻挡绝缘层BD2。当构成复合阻挡绝缘层CBD的第一阻挡绝缘层BD1和第二阻挡绝缘层BD2具有不同的氧化密度时，可以在第一阻挡绝缘层BD1和第二阻挡绝缘层BD2之间形成偶极子以改善电荷屏蔽特性。
复合阻挡绝缘层CBD可以包括氧化密度大于氧化硅的金属氧化物或者氧化密度小于氧化硅的金属氧化物。复合阻挡绝缘层CBD可以包括从下述中选择的至少两个：氧化铝、氧化钛、氧化钽、氧化镁、氧化铪、氧化锆、氧化钪、氧化锗、氧化钌、氧化钇、氧化镧和氧化锶。稍后更详细地描述复合阻挡绝缘层CBD的氧化密度(氧面密度或氧化面密度)。
尽管在该实施例中已经描述了复合阻挡绝缘层CBD由两个阻挡绝缘层(即，第一阻挡绝缘层BD1和第二阻挡绝缘层BD2)构成，但是本发明构思不限于此。例如，复合阻挡绝缘层CBD可以由多个阻挡绝缘层(例如，几个到几十个阻挡绝缘层)组成。
复合阻挡绝缘层CBD中的第一阻挡绝缘层BD1可以围绕栅极线GL。第一阻挡绝缘层BD1可以被定位成使得第一阻挡绝缘层BD1的围绕栅极线GL的部分在堆叠方向(即，垂直方向(Z轴方向))上在栅极线GL之间彼此面对。第一阻挡绝缘层BD1可以具有第一厚度T1。第一阻挡绝缘层BD1可以包括多个部分，该多个部分中的每个可以围绕栅极线GL中的相应的一个，并且这些多个部分可以接触第二阻挡绝缘层BD2，如图6所示。第一阻挡绝缘层BD1的部分可以包括相同的材料，并且可以通过与将参考图12C描述的过程相同的过程来形成。如在本文使用的，“元件A围绕元件B”(或类似语言)意味着元件A至少部分地在元件B周围，但不必意味着元件A完全地包围元件B。
第二阻挡绝缘层BD2可以是在沟道孔180H中形成的连续层，以在堆叠方向——即，垂直方向(Z轴方向)——上延伸。第二阻挡绝缘层BD2可以具有大于厚度T1的第二厚度T2。第一厚度T1和第二厚度T2可以各自是几十埃
Figure BDA0003875250050000121
的厚度。另外，隧穿绝缘层TD、电荷存储层CS以及阻挡绝缘层BD1和BD2的相对厚度不限于图6的示例，并且可以以各种方式修改。如图6所示，第二阻挡绝缘层BD2可以在堆叠方向上沿着沟道孔180H的表面延伸。如图6所示，第二阻挡绝缘层BD2可以在水平方向(例如，X和Y方向)上与至少两个栅极线GL重叠。在一些实施例中，如图5B所示，第二阻挡绝缘层可以在水平方向上与从最下栅极线GL到最上栅极线GL的所有栅极线GL重叠。如在本文使用的，“在方向X上与元件B重叠的元件A”(或类似的语言)意味着存在至少一个在方向X上延伸并且与元件A和B两者相交的线。
电荷存储层CS可以是其中存储或捕获(trapped)在编程操作期间从沟道层184穿过隧穿绝缘层TD的电子的区域。在擦除操作期间，在电荷存储层CS中所存储的电子可以通过隧穿绝缘层TD移动回到沟道层184。
电荷存储层CS可以包括氮化硅、氮化硼、硅硼氮化物或掺杂有杂质的多晶硅。隧穿绝缘层TD可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层CS可以包括在复合阻挡绝缘层CBD和隧穿绝缘层TD之间(例如，在复合阻挡绝缘层CBD和隧穿绝缘层TD的侧面之间)在垂直方向上延伸的连续层。在一些实施例中，电荷存储层CS可以在水平方向(例如，X和Y方向)上与多个栅极线GL重叠。隧穿绝缘层TD可以包括在电荷存储层CS和沟道层184之间(例如，在电荷存储层CS和沟道层184的侧面之间)在垂直方向上延伸的连续层。在一些实施例中，隧穿绝缘层TD可以在水平方向(例如，X和Y方向)上与多个栅极线GL重叠。
图7是根据本发明构思的实施例的垂直非易失性存储器设备的栅极线GL和沟道结构180-1的部件的放大截面图。
详细地，除了构成沟道结构180-1的信息存储结构182-1之外，图7的沟道结构180-1与图6的沟道结构180相同或相似。在图7中，与图6所示的附图标记相同的附图标记指示相同的元件。本文简要地给出或省略了以上参考图6已经提供的描述。
沟道结构180-1可以包括信息存储结构182-1、沟道层184和掩埋绝缘层186。沟道层184可以布置在存储器堆叠结构(图5A和5B的ST)的沟道孔180H内。信息存储结构182-1包括在沟道层184的水平方向(即第一水平方向和第二水平方向(X和Y方向))上从栅极线GL起顺序地形成的复合阻挡绝缘层CBD-1、电荷存储层CS和隧穿绝缘层TD。
复合阻挡绝缘层CBD-1可以包括介电常数高于氧化硅的金属氧化物。例如，复合阻挡绝缘层CBD-1可以包括介电常数大于3.9(例如，大于4.2)的金属氧化物。复合阻挡绝缘层CBD-1包括从栅极线GL到沟道层184在水平方向上以氧化密度(氧面密度或氧化面密度)的降序布置的多个阻挡绝缘层。复合阻挡绝缘层CBD-1可以包括第一阻挡绝缘层BD1和第二阻挡绝缘层BD2-1。第二阻挡绝缘层BD2-1可以包括多个子阻挡绝缘层。
子阻挡绝缘层可以包括布置在第一阻挡绝缘层BD1的一侧上的第一子阻挡绝缘层BD2a和布置在第一子阻挡绝缘层BD1a和电荷存储层CS之间的第二子阻挡绝缘层BD2b。
第一子阻挡绝缘层BD2a可以在第一水平方向(X方向)或第二水平方向(Y方向)上具有第三厚度T3。第二子阻挡绝缘层BD2b可以在第一水平方向(X方向)或第二水平方向(Y方向)上具有第四厚度T4。第三厚度T3和第四厚度T4可以各自是几十
Figure BDA0003875250050000131
的厚度。
第二子阻挡绝缘层BD2b可以包括氧化密度低于第一子阻挡绝缘层BD2a的金属氧化物。尽管在该实施例中已经描述了第二阻挡绝缘层BD2-1包括两个子阻挡绝缘层，即，第一子阻挡绝缘层BD2a和第二子阻挡绝缘层BD2b，但是本发明构思不限于此，并且第二阻挡绝缘层BD2-1可以包括三个或更多个子阻挡绝缘层。
图8A是图7的部件的局部截面图，图8B是图8A的栅极线GL和沟道层184之间的能带图，以及图8C是图8A的栅极线GL之间的能带图。
参考图8A和图8B，复合阻挡绝缘层CBD-1、电荷存储层CS和隧穿绝缘层TD布置在栅极线GL和沟道层184之间的水平线上，如图8A所示。第一阻挡绝缘层BD1、第二阻挡绝缘层BD2-1、电荷存储层CS和隧穿绝缘层TD顺序地位于从栅极线GL到沟道层184的水平线中。
图8B是擦除操作期间的能带图，在擦除操作中，施加到栅极线GL的电压低于施加到沟道层184的电压。在图8B中，隧穿绝缘层TD由氧化硅形成并且电荷存储层CS由氮化硅形成，复合阻挡绝缘层CBD-1包括介电常数高于氧化硅的金属氧化物，以及沟道层184由多晶硅形成。沟道层184通过导带能级Ec和价带能级Ev表示。
当复合阻挡绝缘层CBD-1包括具有高于氧化硅的介电常数的金属氧化物时，如图8B的参考符号EFS所示的，穿过隧穿绝缘层TD的电场强度可以增加，以增加擦除操作的速度。
另外，当复合阻挡绝缘层CBD-1在从栅极线GL到沟道层184的水平线PR的方向上以氧化密度(氧面密度或氧化面密度)的降序布置时，如图8B所示，由于其氧化密度之间的差异，在第一阻挡绝缘层BD1和第一子阻挡绝缘层BD2a之间的界面处以及在第一子阻挡绝缘层BD2a和第二子阻挡绝缘层BD2b之间的界面处可以形成偶极子。偶极子可以产生电场。当布置有其间具有大的氧化密度差异的层时，电场的幅度(或强度)可以增加。
正电荷和负电荷可以分别地产生在第一阻挡绝缘层BD1和第一子阻挡绝缘层BD2a的表面上。正电荷和负电荷可以分别地产生在第一子阻挡绝缘层BD2a和第二子阻挡绝缘层BD2b的表面上。稍后更详细地描述在复合阻挡绝缘层CBD-1上形成的偶极子。
当复合阻挡绝缘层CBD-1上的偶极子产生电场时，实现了与将栅极线GL的费米能级从EF1降低到EF2相同的效果。换言之，这可以导致栅极线GL的功函数的增加。
在这种情况下，复合阻挡绝缘层CBD-1的势垒(barrier)如箭头所示增加，以阻止电荷从复合阻挡绝缘层CBD-1到电荷存储层CS的移动。作为结果，复合阻挡绝缘层CBD-1可以展现出改进的电荷屏蔽属性。
参考图8A和图8C，上第一阻挡绝缘层BD1、层间绝缘层156和下第一阻挡绝缘层BD1布置在上栅极线GL和下栅极线GL之间的垂直线VR中，如图8A所示。图8C是当施加到上栅极线GL的电压低于施加到下栅极线GL的电压时的能带图。
参考图8C，上第一阻挡绝缘层BD1和下第一阻挡绝缘层BD1各自由氧化铝形成，并且层间绝缘层156由氧化硅形成。氧化铝的氧化密度高于氧化硅的氧化密度。
因为上第一阻挡绝缘层BD1的氧化密度高于层间绝缘层156的氧化密度，如图8C所示，所以上偶极子可以形成在上第一阻挡绝缘层BD1和层间绝缘层156之间的界面处。正电荷和负电荷可以分别地产生在上第一阻挡绝缘层BD1和层间绝缘层156的表面上。
此外，因为层间绝缘层的氧化密度低于下第一阻挡绝缘层BD1，如图8C所示，下偶极子可以形成在层间绝缘层156和下第一阻挡绝缘层BD1之间的界面处。负电荷和正电荷可以分别地产生在层间绝缘层156和下第一阻挡绝缘层BD1的表面上。
当在上第一阻挡绝缘层BD1和层间绝缘层156之间形成上偶极子时，上栅极线GL的费米能级可以从EF3降低到EF4。当在层间绝缘层156和下第一阻挡绝缘层BD1之间的界面处形成下偶极子时，下栅极线GL的费米能级可以从EF5降低到EF6。
因此，当上第一阻挡绝缘层BD1和下第一阻挡绝缘层BD1进一步包括在上栅极线GL和下栅极线GL之间时，可以改善上栅极线GL和下栅极线GL之间的击穿电压。换言之，可以增强上栅极线GL和下栅极线GL之间的电荷屏蔽属性，以改善击穿电压。
图9A至图9C是用于描述根据本发明构思的实施例的形成在垂直非易失性存储器设备中使用的偶极子的图。
参考图9A，具有为σSiO2的高氧化密度的二氧化硅(SiO2)位于图9A的下侧。具有比SiO2更小的氧化密度σHK和比SiO2更高的介电常数(k)的高k金属氧化物可以位于其上侧。如图9A所示，氧原子可以位于SiO2和高k金属氧化物之间。
参考图9B，当位于下侧的SiO2与位于上侧的高k金属氧化物紧密地结合时，氧原子从具有大氧化密度的SiO2移动到具有小氧化密度的高k金属氧化物。作为结果，在具有大氧化密度的SiO2中形成空位Va。
参考图9C，在具有大氧化密度的SiO2中形成的空位和位于具有小氧化密度的高k金属氧化物中的氧原子之间形成偶极子。偶极子形成在具有大氧化密度的SiO2和具有小氧化密度的高k金属氧化物之间的界面处。在具有大氧化密度的SiO2的表面上产生正电荷，并且在具有小氧化密度的高k金属氧化物的表面上产生负电荷。由于氧化密度的这种差异，偶极子可能形成在SiO2和高k金属氧化物之间的界面处。
图10是用于描述根据本发明构思的实施例的在垂直非易失性存储器设备中形成偶极子时使用的金属氧化物的图。
详细地，提供图10来描述各种金属氧化物的氧化密度。在图10中，X轴表示金属氧化物中阳离子的半径，并且Y轴表示金属氧化物的氧化密度。氧化密度可以是氧面密度或氧化面密度。Y轴表示金属氧化物与SiO2的氧化密度比，即，标准化的氧面密度或氧化面密度。
金属氧化物可以是介电常数高于SiO2的高k材料。如图10所示，各种金属氧化物可以包括氧化铝、氧化钛、氧化钽、氧化镁、氧化铪、氧化锆、氧化钪、氧化锗、氧化钌、氧化钇、氧化镧和氧化锶。如图10所示，按照氧化密度的顺序列出了以上描述的金属氧化物。
如图10所示，氧化密度高于SiO2的金属氧化物可以是氧化铝、氧化钛、氧化钽、氧化镁、氧化铪、氧化锆或氧化钪。
如图10所示，氧化密度低于SiO2的金属氧化物可以是氧化锗、氧化钌、氧化钇、氧化镧或氧化锶。
如参考图6和图7描述的复合阻挡绝缘层CBD和CBD-1可以各自由以上描述的金属氧化物形成。换言之，如上所述的根据本发明构思的实施例的垂直非易失性存储器设备10的复合阻挡绝缘层CBD或CBD-1可以通过从栅极线(图6和图7的GL)到沟道层(图6和图7的184)在水平方向上以氧化密度的顺序布置金属氧化物来形成。
例如，当图6的第一阻挡绝缘层BD1由氧化铝形成时，第二阻挡绝缘层BD2可以由氧化密度小于氧化铝的金属氧化物中的一个或其组合形成。
此外，当图7的第一阻挡绝缘层BD1由氧化铝形成时，第二阻挡绝缘层BD2-1可以由氧化密度小于氧化铝的金属氧化物中的一个或其组合形成。图7的第二子阻挡绝缘层BD2b可以由以上描述的金属氧化物当中的、氧化密度低于第一子阻挡绝缘层BD2a的金属氧化物形成。
图11是用于解释根据本发明构思的实施例的垂直非易失性存储器设备500的截面图。
详细地，垂直非易失性存储器设备500具有与参考图4、图5A、图5B和图6描述的垂直非易失性存储器设备100基本上相同的配置。垂直非易失性存储器设备500可以包括沟道结构180，该沟道结构180具有与参考图6描述的沟道结构180相同的配置。
然而，垂直非易失性存储器设备500包括形成在比衬底102的水平更低的水平处的外围电路区域PERI5。本文简要地给出或省略了上面已经提供的关于图4、图5A、图5B和图6的描述。
存储单元区域MEC和连接区域CON可以被布置为与外围电路区域PERI5垂直地重叠。在连接区域CON中，多个接触结构CTS可以分别地布置在阶梯式的连接部分110的多个导电焊盘区域112上，并且在垂直方向(Z方向)上纵向地延伸。多个金属硅化物层118可以在接触结构CTS和导电焊盘区域112之间的连接部分中。
外围电路区域PERI5可以包括布置在衬底102之下的外围电路板502以及布置在外围电路板502和衬底102之间的多个电路CT5。外围电路板502和电路CT5的详细配置可以与参考图5A和图5B描述的衬底102和电路CT的详细配置基本上相同。
外围电路有源区域PAC5可以由外围电路板502中的设备隔离层504限定。多个晶体管TR5可以形成在外围电路有源区域PAC5上。晶体管TR5可以各自包括外围栅极PG5和外围源极/漏极区域PSD5，外围源极/漏极区域PSD5在外围有源区域PAC5中形成在外围栅极PG5两侧处。在示例实施例中，诸如电阻器、电容器等的单元设备可以进一步布置在外围电路区域PERI5上。外围绝缘层510可以形成在晶体管TR5上。外围绝缘层510可以包括氧化硅、SiON、氮氧化硅(SiOCN)等。
外围电路区域PERI5可以包括多个外围电路布线层508和多个外围电路接触部509。外围电路布线层508中的一些可以被配置为可电连接到晶体管TR5。外围电路接触部509可以被配置为互连外围电路布线层508中的一些。外围电路布线层508和外围电路接触部509可以被外围绝缘层510覆盖。外围电路布线层508中的一些可以面对存储器堆叠结构ST，其中，衬底102在其之间。
外围电路布线层508和外围电路接触部509可各自由金属、导电金属氮化物、金属硅化物或其组合形成。例如，外围电路布线层508和外围电路接触部509可以包括导电材料，诸如钨、钼(Mo)、钛、钴、钽、镍、硅化钨、硅化钛、硅化钴、硅化钽、硅化镍等。
尽管图11示出了其中外围电路布线层508在垂直方向(Z方向)上具有三层布线结构的示例，但是本发明构思不限于此。例如，外围电路布线层508可以具有由两层或四层或更多层组成的多层布线结构。
在垂直非易失性存储器设备500中，通孔102H可以形成在衬底102中。通孔102H可以填充有衬底掩埋绝缘层512。衬底掩埋绝缘层512可以由氧化硅形成。
在垂直非易失性存储器设备500中，布置在连接区域CON上的布线结构可以被配置为通过在垂直方向(Z方向)上延伸的外围接触结构PTS5而电连接到布置在外围电路区域PERI5上的外围电路布线层508。
外围接触结构PTS5可以包括在垂直方向(Z方向)上延伸的外围接触塞P116以及围绕外围接触塞P116的外围绝缘塞P115。连接区域CON上的多个布线层ML和外围布线层PML中的至少一些可以被配置为通过外围接触结构PTS5电连接到外围电路区域PERI5上的外围电路布线层508。
外围接触结构PTS5可以在垂直方向(Z方向)上从在外围电路布线层508当中选择的一个、通过外围绝缘层510和衬底掩埋绝缘层512向外围布线层PML纵向地延伸。外围接触结构PTS5可以通过通孔102H穿透衬底102，并且可以被通孔102H内的衬底掩埋绝缘层512围绕。
图12A至图12E是用于解释根据本发明构思的实施例的制造垂直非易失性存储器设备的方法的截面图。
详细地，图12A至图12E示出了制造图4、图5A和图5B以及图6的垂直非易失性存储器设备100的方法。
参考图12A，有源区域AC被限定在衬底102的存储单元区域MEC中，并且外围有源区域PAC被限定在外围电路区域PERI中。外围有源区域PAC可以通过设备隔离层103限定。
层间绝缘层156和多个牺牲层PL交替地堆叠在存储单元区域MEC和连接区域CON上，并且外围晶体管TR形成在外围电路区域PERI上。牺牲层PL可以由氮化硅、碳化硅或多晶硅制成。牺牲层PL可以分别地被用于确保在后续过程中形成栅极线(图12C的GL)的空间。
参考图12B，去除层间绝缘层156和牺牲层PL的部分以形成阶梯式的结构STP，并且然后，在衬底102上形成覆盖绝缘层114以覆盖阶梯式的结构STP和外围晶体管TR。
之后，在存储单元区域MEC中，沟道孔180H形成为穿透层间绝缘层156和牺牲层PL并且在垂直方向(Z方向)上延伸，以及信息存储结构182、沟道层184和掩埋绝缘层186形成在每个沟道孔180H内，以形成多个沟道孔掩埋结构。这里，形成在每个沟道孔180H中的信息存储结构182可以仅包括第二阻挡绝缘层BD2，而不包括图6所示的第一阻挡绝缘层BD1。
随后，在存储单元区域MEC、连接区域CON和外围电路区域PERI中形成中间绝缘层187，以覆盖沟道孔掩埋结构、阶梯式的结构STP和覆盖绝缘层114。多个接触孔187H形成在中间绝缘层187中以暴露沟道孔掩埋结构的顶表面，并且多个漏极区域188形成在接触孔187H中以形成沟道结构180。中间绝缘层187可以形成为具有横跨存储单元区域MEC、连接区域CON和外围电路区域PERI的平坦化的顶表面。
参考图12C，形成字线切割区域(图4和图5B的WLC)以穿透层间绝缘层156和牺牲层(图12B的PL)并且暴露衬底102。杂质离子通过字线切割区域WLC注入到衬底102中，以形成公共源极区域(图5B的106)。
接下来，选择性地去除通过字线切割区域WLC暴露的牺牲层(图12B的PL)，以在每个层间绝缘层156之间产生空的空间，并且然后，如图6所示，在空的空间的内壁上形成第一阻挡绝缘层BD1。第一阻挡绝缘层BD1与第二阻挡绝缘层BD2接触，以形成复合阻挡绝缘层CBD。
随后，导电材料被掩埋在其中形成有第一阻挡绝缘层BD1的空的空间中，从而形成栅极线GL和导电焊盘区域112。因此，牺牲层PL被栅极线GL和导电焊盘区域112代替(或替代)。在连接区域CON中，导电焊盘区域112可以构成阶梯式的连接部分110。
之后，如图5B所示，绝缘间隔物192和公共源极线CSL形成在每个字线切割区域WLC内，以形成字线切割结构WCS。
参考图12D，在图12C的所得结构上形成第一上绝缘层193之后，在存储单元区域MEC中形成位线接触焊盘194，以穿透第一上绝缘层193并且连接到沟道结构180。覆盖绝缘层114、中间绝缘层187和第一上绝缘层193可以构成绝缘结构INS。
通过使用掩模图案(未示出)作为刻蚀掩模，在连接区域CON和外围电路区域PERI中的绝缘结构INS上执行各向异性刻蚀，以形成暴露连接区域CON上的导电焊盘区域112的多个第一接触孔H11和暴露外围电路区域PERI上的外围栅极PG和外围源极/漏极区域PSD的多个第二接触孔H12。第一接触孔H11可以与第二接触孔H12同时地形成。
参考图12E，在连接区域CON中，金属硅化物层118形成在通过第一接触孔H11中的每个暴露的导电焊盘区域112的表面上，并且接触结构CTS形成在第一接触孔H11中的每个中的金属硅化物层118上。另外，在外围电路区域PERI中，外围绝缘塞P115和外围接触塞P116顺序地形成在第二接触孔H12中的每个中，以形成外围接触结构PTS。
图13是用于解释根据本发明构思的实施例的垂直非易失性存储器设备600的截面图。在图13中，与图4、图5A、图5B和图6中的附图标记相同的附图标记表示相同的元件，并且在本文省略其详细描述。
详细地，垂直非易失性存储器设备600可以具有芯片到芯片(C2C)结构。C2C结构可以指代通过下述形成的结构：通过在第一晶片上制造包括单元区域CELL的上芯片，在与第一晶片不同的第二晶片上制造包括外围电路区域PERI的下芯片，以及然后通过使用接合方法将上芯片连接到下芯片。
例如，接合方法可以包括将形成在包括单元区域CELL的上芯片的最上金属层上的接合金属电连接到形成在包括外围电路区域PERI的下芯片的最上金属层上的接合金属的方法。在示例实施例中，当接合金属由Cu形成时，接合方法可以是Cu-Cu接合方法。在其他示例实施例中，接合金属可以由Al或W形成。
在垂直非易失性存储器设备600中，外围电路区域PERI和单元区域CELL可以各自包括焊盘接合区域PA。单元区域CELL还可以包括连接区域CON和存储单元区域MEC。
外围电路区域PERI可以包括第一衬底610、层间绝缘层615、形成在第一衬底610上的多个电路元件620a、620b和620c、分别地连接到电路元件620a、620b和620c的第一金属层630a、630b和630c、以及分别地形成在第一金属层630a、630b和630c上的第二金属层640a、640b和640c。
在示例实施例中，第一金属层630a、630b和630c可以由W形成，并且第二金属层640a、640b和640c可以由Cu形成。在其他示例实施例中，至少一个金属层可以进一步形成在第二金属层640a、640b和640c上。上覆(overlying)第二金属层640a、640b和640c的至少一个金属层中的至少一些可以由Al形成。
层间绝缘层615可以覆盖电路元件620a、620b、620c、第一金属层630a、630b和630c以及第二金属层640a、640b和640c。层间绝缘层615可以由氧化硅、氮化硅或其组合形成。
在连接区域CON重叠的外围电路区域PERI的区域中，下接合金属671b和672b可以布置在第二金属层640b上。在连接区域CON中，外围电路区域PERI中的下接合金属671b和672b可以通过使用接合方法而电连接到单元区域CELL中的上接合金属371b和372b。下接合金属671b和672b以及上接合金属371b和372b可以各自由Al、Cu或W形成。
单元区域CELL可以包括第二衬底310和公共源极线320。包括多个栅极线GL和连接到栅极线GL的多个导电焊盘区域112的栅极堆叠GS可以布置在第二衬底310上。单元区域CELL的连接区域CON和存储单元区域MEC上的结构的详细配置与参考图4、图5A、图5B和图6描述的相同或相似。
在存储单元区域MEC中，沟道结构180可以通过位线接触焊盘194和位线BL连接到上接合金属371c和372c。位线BL可以通过上接合金属371c和372c电连接到在外围电路区域PERI中所包括的电路元件，例如提供页缓冲器393的电路元件620c。上接合金属371c和372c可以连接到下接合金属671c和672c，下接合金属671c和672c连接到页缓冲器393的电路元件620c。
在连接区域CON中，导电焊盘区域112中的每个可以沿与第二衬底310的上表面平行的方向延伸，并且可以通过金属硅化物层118连接到接触结构CTS。接触结构CTS中的每个可以具有连接到金属硅化物层118的一端和与该一端相对的、连接到上接合金属371b和372b的另一端。接触结构CTS可以通过单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的下接合金属671b和672b连接到外围电路区域PERI。
接触结构CTS可以分别地电连接到在外围电路区域PERI中提供行解码器394的电路元件620b。在示例实施例中，提供行解码器394的电路元件620b的操作电压可以与提供页缓冲器393的电路元件620c的操作电压不同。例如，提供页缓冲器393的电路元件620c的操作电压可以大于提供低位(low)解码器394的电路元件620b的操作电压。
多个公共源极线接触塞380可以布置在焊盘接合区域PA中。公共源极线接触塞380中的每个可以电连接到公共源极线320。公共源极线接触塞380中的每个可以由金属、金属化合物、多晶硅或其组合形成。公共源极线接触塞380可以具有连接到公共源极线320的一端和与该一端相对的、连接到金属层350a的另一端。金属层350a可以连接到上金属图案371a和372a。上金属图案371a和372a可以各自连接到外围电路区域PERI中的下金属图案671a、672a和673a中相对应的一个。
多个输入/输出(I/O)焊盘，即，第一I/O焊盘605和第二I/O焊盘305，可以布置在焊盘接合区域PA中。覆盖第一衬底610的底表面的下绝缘层601可以形成在第一衬底610之下，并且第一I/O焊盘605可以形成在下绝缘层601上。第一I/O焊盘605可以通过穿透下绝缘层601和第一衬底610的第一I/O接触塞603而连接到布置在外围电路区域PERI中的电路元件620a、620b和620c中的至少一个。绝缘层612可以布置在第一I/O接触塞603和第一衬底610之间，以将第一I/O接触塞603与第一衬底610电分离。
覆盖第二衬底310的顶表面的上绝缘层301可以形成在第二衬底310上。第二I/O焊盘305可以形成在上绝缘层301上。第二输入/输出焊盘305可以通过第二I/O接触塞303连接到布置在外围电路区域PERI中的多个电路元件620a、620b和620c中的至少一个。
第二I/O接触塞303可以布置在与第二衬底310和公共源极线320间隔开的位置处。第二I/O焊盘305可以在垂直方向(Z方向)上不与导电焊盘区域112重叠。第二I/O接触塞303可以通过层间绝缘层315和上绝缘层301连接到第二I/O焊盘305。在示例实施例中，可以省略第一I/O焊盘605和第二I/O焊盘305中的一个。
在焊盘接合区域PA中，形成在单元区域CELL的最上金属层中的上金属图案371a和372a可以连接到形成在外围电路区域PERI的最上金属层中的下金属图案671a、672a和673a中的相对应的一个。形成在外围电路区域PERI的最上金属层中的下金属图案673a可以不连接到外围电路区域PERI中的单独的接触部。类似地，在焊盘接合区域PA中，可以在单元区域CELL的最上金属层中形成与外围电路区域PERI的最上金属层中形成的下金属图案相对应的并且具有相同形状的上金属图案。
下接合金属671b和672b可以形成在连接区域CON中的第二金属层640b上。下接合金属671b和672b可以通过使用接合方法而电连接到上接合金属371b和372b。在存储单元区域MEC中，可以在单元区域CELL的最上金属层中布置与在外围电路区域PERI的最上金属层中形成的下金属图案651和652相对应的上金属图案392。
图14是示意性示出根据本发明构思的实施例的包括垂直非易失性存储器设备的电子系统1000的图。
详细地，根据本发明构思的示例实施例的电子系统1000可以包括半导体设备1100和电连接到半导体设备1100的控制器1200。电子系统1000可以是包括一个或多个半导体设备1100的存储设备或者包括该存储设备的电子设备。例如，电子系统1000可以是固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或包括至少一个半导体设备1100的通信设备。
半导体设备1100可以是非易失性存储器设备。例如，半导体设备1100可以是作为如上所述的垂直非易失性存储器设备的NAND闪存设备。半导体设备1100可以包括第一结构1100F和第一结构1100F上的第二结构1100S。在示例实施例中，第一结构1100F可以位于第二结构1100S旁边。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括多个位线BL、公共源极线CSL、多个字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2以及位线BL和公共源极线CSL之间的多个存储单元串CSTR的存储单元结构。
在第二结构1100S中，存储单元串CSTR中的每个可以包括与公共源极线CSL邻近的下晶体管LT1和LT2、与位线BL邻近的上晶体管UT1和UT2、以及布置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据实施例以各种方式修改。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。第一下栅极线LL1和第二下栅极线LL2可以分别地是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且第一上栅线UL1和第二上栅线UL2可以是上晶体管UT1和UT2的栅电极。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以经由从第一结构1100F内延伸到第二结构1100S的多个第一连接布线1115而电连接到解码器电路1110。位线BL可以经由从第一结构1100F内延伸到第二结构1100S的多个第二连接布线1125而电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对存储单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130来控制。
半导体设备1100可以通过电连接到逻辑电路1130的I/O焊盘1101与控制器1200通信。I/O焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的I/O连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据实施例，电子系统1000可以包括多个半导体设备1100，并且在这种情况下，控制器1200可以控制半导体设备1100。
处理器1210可以控制包括控制器1200的电子系统1000的所有操作。处理器1210可以通过执行固件来操作，并且控制NAND控制器1220来访问半导体设备1100。NAND控制器1220可以包括用于处理与半导体设备1100的通信的NAND接口1221。用于控制半导体设备1100的控制命令、要写入到半导体设备1100的多个存储单元晶体管MCT的数据、要从其存储单元晶体管MCT读取的数据可以经由NAND接口1221发送到半导体设备1100。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体设备1100。
图15是示意性示出根据本发明构思的实施例的包括垂直非易失性存储器设备的电子系统2000的透视图。
详细地，根据本发明构思的示例实施例的电子系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003以及动态随机存取存储器(DRAM)。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的多个布线图案2005与控制器2002互连。
主衬底2001可以包括连接器2006，该连接器2006包括耦合到外部主机的多个引脚。连接器2006中的引脚的数量和布置可以取决于电子系统2000和外部主机之间的通信接口的类型而变化。在示例实施例中，电子系统2000可以使用诸如下述的接口中的一个来与外部主机通信：USB、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)的M-PHY等。在示例实施例中，电子系统2000可以使用经由连接器2006从外部主机供给的电力来操作。电子系统2000还可以包括电力管理集成电路(PMIC)，其将从外部主机供给的电力分配给控制器2002和半导体封装2003。
控制器2002可以向半导体封装2003写入数据或从半导体封装2003读取数据，并且改善电子系统2000的操作速度。
DRAM 2004可以是缓冲存储器，用于减小外部主机和作为数据存储空间的半导体封装2003之间的速度差异。在电子系统2000中所包括的DRAM 2004也可以作为一类型的高速缓冲存储器来操作，并且在对半导体封装2003的控制操作期间提供用于临时地存储数据的空间。当DRAM 2004被包括在电子系统2000中时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此分离的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装衬底2100、封装衬底2100上的多个半导体芯片2200、分别地布置在半导体芯片2200的下表面上的粘合层2300、用于将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括多个封装上焊盘2130的印刷电路板(PCB)。半导体芯片2200中的每个可以包括I/O焊盘2210。I/O焊盘2210可以对应于图13的I/O焊盘1101。半导体芯片2200中的每个可以包括多个栅极堆叠3210和多个沟道结构3220。半导体芯片2200中的每个可以包括如上所述的垂直非易失性存储器元件100。
在示例实施例中，连接结构2400可以是用于将I/O焊盘2210电连接到封装上焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每个中，半导体芯片2200可以通过接合布线彼此电连接，并且电连接到封装衬底2100的封装上焊盘2130。根据实施例，在第一半导体封装2003a和第二半导体封装2003b中的每个中，半导体芯片2200可以通过包括穿硅通孔(TSV)的连接结构而不是使用接合布线的连接结构2400来彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的单独的插入衬底上，并且可以通过形成在插入衬底上的布线来彼此连接。
图16是示意性示出根据本发明构思的实施例的半导体封装2003的截面图。图16更详细地示出了沿着图15的线II-II'截取的半导体封装2003的截面配置。
详细地，在半导体封装2003中，封装衬底2100可以是PCB。封装衬底2100可以包括封装衬底主体2120、布置在封装衬底主体2120的上表面上的封装上焊盘(图15的2130)、布置在封装衬底主体2120的下表面上或者通过下表面暴露的多个下焊盘2125、以及用于将封装上焊盘2130电连接到下焊盘2125的多个内部布线2135。
封装上焊盘2130可以电连接到连接结构(图15的2400)。下焊盘2125可以通过多个导电连接2800连接到图15的电子系统2000的主衬底2001上的布线图案2005。
半导体芯片2200中的每个可以包括以上描述的垂直非易失性存储元件100。半导体芯片2200中的每个可以包括半导体衬底3010以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括具有多个外围布线3110的外围电路区域。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠3210、穿透栅极堆叠3210的沟道结构3220以及电连接到沟道结构3220的位线3240。
半导体芯片2200中的每个可以电连接到第一结构3100的外围布线3110，并且包括延伸到第二结构3200中的贯穿布线(through-wirings)3245。贯穿布线3245可以布置在栅极堆叠3210的外部。
在其他示例实施例中，半导体封装2003可以进一步包括穿过栅极堆叠3210的贯穿布线。半导体芯片2200中的每个可以进一步包括电连接到第一结构3100的外围布线3110的I/O焊盘(图15的2210)。
图17是示意性示出根据本发明构思的实施例的半导体封装2003A的截面图。图17更详细地示出了沿图15的线II-II'截取的半导体封装2003的截面配置。
详细地，半导体封装2003A具有与参考图16描述的半导体封装2003基本上相同的配置。然而，半导体封装2003A包括多个半导体芯片2200A。半导体芯片2200A中的每个可以包括上述垂直非易失性存储器设备100。
半导体芯片2200A中的每个可以包括半导体衬底4010、半导体衬底4010上的第一结构4100以及使用晶片接合方法接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区域，该外围电路区域包括多个外围布线4110和多个第一接合结构4150。第二结构4200可以包括公共源极线4205、公共源极线4205和第一结构4100之间的栅极堆叠4210、以及穿透栅极堆叠4210的沟道结构4220。
另外，半导体芯片2200A中的每个可以包括分别地电连接到栅极堆叠4210的多个字线(图14的WL)的多个第二接合结构4250。例如，第二接合结构4250可以通过电连接到沟道结构4220的位线4240和电连接到字线WL的接触结构CTS而电连接到沟道结构4220和字线WL。
第一结构4100的第一接合结构4150可以接合到第二结构4200的第二接合结构4250，同时接触第二接合结构4250。第一接合结构4150接合到第二接合结构4250的部分可以由例如Cu形成。
图16的半导体芯片2200可以通过接合布线形式的连接结构2400电连接到图17的半导体芯片2200A。在其他示例实施例中，图16的半导体芯片2200可以通过包括TSV的连接结构电连接到图17的半导体芯片2200A。
虽然已经参考本发明构思的一些示例性实施例具体地示出和描述了本发明构思，但是将理解的是，在不脱离所附权利要求的范围的情况下，可以在形式上和细节上进行各种改变。

Claims (20)

1.一种垂直非易失性存储器设备，包括：
存储器堆叠结构，包括在堆叠方向上交替地堆叠的栅极线和层间绝缘层，以及包括在栅极线和层间绝缘层中并且在堆叠方向上延伸的沟道孔；
沟道层，在存储器堆叠结构的沟道孔中并且在堆叠方向上延伸；以及
信息存储结构，包括从栅极线到沟道层在水平方向上顺序地布置的复合阻挡绝缘层、电荷存储层和隧穿绝缘层，
其中，复合阻挡绝缘层包括介电常数高于氧化硅的第一金属氧化物，以及
复合阻挡绝缘层包括从栅极线到沟道层在水平方向上以氧化密度降序布置的多个阻挡绝缘层。
2.根据权利要求1所述的垂直非易失性存储器设备，其中，多个阻挡绝缘层中的第一阻挡绝缘层包括分别地围绕栅极线的部分。
3.根据权利要求2所述的垂直非易失性存储器设备，其中，多个阻挡绝缘层中的第二阻挡绝缘层在多个阻挡绝缘层中的第一阻挡绝缘层的部分与沟道层之间延伸。
4.根据权利要求1所述的垂直非易失性存储器设备，其中，多个阻挡绝缘层中的一个包括在堆叠方向上在沟道孔中延伸的连续层。
5.根据权利要求1所述的垂直非易失性存储器设备，其中，复合阻挡绝缘层包括氧化密度高于氧化硅的第二金属氧化物。
6.根据权利要求5所述的垂直非易失性存储器设备，其中，第二金属氧化物是氧化铝、氧化钛、氧化钽、氧化镁、氧化铪、氧化锆和氧化钪中的一个。
7.根据权利要求1所述的垂直非易失性存储器设备，其中，复合阻挡绝缘层包括氧化密度低于氧化硅的第二金属氧化物。
8.根据权利要求7所述的垂直非易失性存储器设备，其中，第二金属氧化物是氧化锗、氧化钌、氧化钇、氧化镧和氧化锶中的一个。
9.一种垂直非易失性存储器设备，包括：
存储器堆叠结构，包括在堆叠方向上交替地堆叠的栅极线和层间绝缘层，并且包括在栅极线和层间绝缘层中的沟道孔；
沟道层，在存储器堆叠结构的沟道孔中并且在堆叠方向上延伸；和
信息存储结构，包括从栅极线到沟道层在水平方向上顺序地布置的复合阻挡绝缘层、电荷存储层和隧穿绝缘层，
其中，复合阻挡绝缘层包括介电常数高于氧化硅的第一金属氧化物，以及
复合阻挡绝缘层包括第一阻挡绝缘层和第二阻挡绝缘层，所述第二阻挡绝缘层在第一阻挡绝缘层和电荷存储层之间，并且具有低于第一阻挡绝缘层的氧化密度。
10.根据权利要求9所述的垂直非易失性存储器设备，其中，第二阻挡绝缘层包括多个子阻挡绝缘层。
11.根据权利要求10所述的垂直非易失性存储器设备，其中，多个子阻挡绝缘层包括第一子阻挡绝缘层和第二子阻挡绝缘层，所述第二子阻挡绝缘层在第一子阻挡绝缘层和电荷存储层之间，并且具有低于第一子阻挡绝缘层的氧化密度。
12.根据权利要求9所述的垂直非易失性存储器设备，其中，复合阻挡绝缘层包括氧化密度高于氧化硅的第二金属氧化物。
13.根据权利要求9所述的垂直非易失性存储器设备，其中，复合阻挡绝缘层包括氧化密度低于氧化硅的第二金属氧化物。
14.根据权利要求9所述的垂直非易失性存储器设备，其中，第一阻挡绝缘层包括多个部分，多个部分中的每个在栅极线中的相应一个栅极线与第二阻挡绝缘层之间，以及
第二阻挡绝缘层接触第一阻挡绝缘层的多个部分。
15.一种存储设备，包括：
存储器堆叠结构，包括在垂直方向上交替地堆叠的栅极线和层间绝缘层；
沟道层，在存储器堆叠结构中在垂直方向上延伸；以及
信息存储结构，在栅极线和沟道层之间延伸，并且包括在水平方向上顺序地堆叠在栅极线上的复合阻挡绝缘层、电荷存储层和隧穿绝缘层，
其中，复合阻挡绝缘层包括第一阻挡绝缘层和第二阻挡绝缘层，
第一阻挡绝缘层和第二阻挡绝缘层各自包括介电常数高于氧化硅的第一金属氧化物，
第一阻挡绝缘层包括分别地围绕栅极线的部分，
第二阻挡绝缘层包括在垂直方向上在第一阻挡绝缘层的部分与电荷存储层之间延伸的连续层，以及
第二阻挡绝缘层具有低于第一阻挡绝缘层的氧化密度。
16.根据权利要求15所述的存储器设备，其中，第二阻挡绝缘层包括多个子阻挡绝缘层。
17.根据权利要求16所述的存储器设备，其中，多个子阻挡绝缘层包括第一子阻挡绝缘层和第二子阻挡绝缘层，所述第二子阻挡绝缘层在第一子阻挡绝缘层和电荷存储层之间，并且具有低于第一子阻挡绝缘层的氧化密度。
18.根据权利要求15所述的存储器设备，其中，复合阻挡绝缘层包括氧化密度高于氧化硅或者氧化密度低于氧化硅的第二金属氧化物。
19.根据权利要求15所述的存储器设备，其中，电荷存储层包括在垂直方向上在第二阻挡绝缘层的一侧延伸的连续层。
20.根据权利要求15所述的存储器设备，其中，隧穿绝缘层包括在垂直方向上在电荷存储层的一侧延伸的连续层。
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