TW202234678A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種積體性優異之半導體記憶裝置及其製造方法。  實施方式之半導體記憶裝置具有半導體基板、第1電晶體、第2電晶體、元件分離區域、及第1絕緣層。半導體基板包含排列於第1方向之第1阱區域與第2阱區域。第1電晶體包含第1阱區域、第1閘極絕緣層、第1閘極電極、及第2閘極電極。第2電晶體包含第2阱區域、第2閘極絕緣層、第3閘極電極、及第4閘極電極。元件分離區域處於第1阱區域與第2阱區域之間。第1絕緣層處於元件分離區域之上方。第1絕緣層具有與第1閘極電極重疊之第1突出部、及與第3閘極電極重疊之第2突出部。第2閘極電極之一部分處於第1突出部之上方。第4閘極電極之一部分處於第2突出部之上方。

Description

半導體記憶裝置及其製造方法
本發明之實施方式係關於一種半導體記憶裝置及其製造方法。
已知有將記憶胞三維地積層而成之NAND(反及)型快閃記憶體。
本發明之實施方式提供一種積體性優異之半導體記憶裝置及其製造方法。
實施方式之半導體記憶裝置具有半導體基板、第1電晶體、第2電晶體、元件分離區域、及第1絕緣層。半導體基板包含排列於第1方向之第1阱區域與第2阱區域。第1電晶體包含第1阱區域、第1閘極絕緣層、第1閘極電極、及第2閘極電極。第1閘極絕緣層處於第1阱區域之上方。第1閘極電極處於第1閘極絕緣層之上方，且包含半導體。第2閘極電極處於第1閘極電極之上方，且包含金屬。第2電晶體包含第2阱區域、第2閘極絕緣層、第3閘極電極、及第4閘極電極。第2閘極絕緣層處於第2阱區域之上方。第3閘極電極處於第2閘極絕緣層之上方，且包含半導體。第4閘極電極處於第3閘極電極之上方，且包含金屬。元件分離區域處於第1阱區域與第2阱區域之間。第1絕緣層處於元件分離區域之上方。第1絕緣層具有自與第1方向交叉之第2方向觀察時與第1閘極電極重疊之第1突出部、及與第3閘極電極重疊之第2突出部。第2閘極電極之一部分處於第1突出部之上方。第4閘極電極之一部分處於第2突出部之上方。
以下，參照圖式，對實施方式之半導體記憶裝置進行說明。於以下之說明中，對具有相同或類似之功能之構成標註相同之符號。而且，有時省略該等構成之重複之說明。圖式係模式性之或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。
又，首先，對X方向、Y方向、Z方向進行定義。X方向及Y方向係與下述半導體基板10之表面大致平行之方向(參照圖4)。X方向係自下述電晶體30之一個擴散層31朝向另一個擴散層31之方向。Y方向係與X方向正交之方向。Z方向係與X方向及Y方向正交之方向，係遠離半導體基板10之方向。於本實施方式中，X方向為「第3方向」之一例，Y方向為「第1方向」之一例，Z方向為「第2方向」之一例。
(第1實施方式)
圖1係表示半導體記憶裝置100之系統構成之方塊圖。半導體記憶裝置100係非揮發性之半導體記憶裝置，例如係NAND型快閃記憶體。半導體記憶裝置100例如具備記憶胞陣列110、指令暫存器101、位址暫存器102、定序器103、驅動器模塊104、列解碼器模塊105及感測放大器模塊106。
記憶胞陣列110包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係非揮發性之記憶胞電晶體MC0～MC7(參照圖2)之集合。記憶胞陣列110具有複數個位元線及複數個字元線。各記憶胞電晶體MC0～MC7分別連接於1個位元線與1個字元線。於未將記憶胞電晶體MC0～MC7分別區別之情形時，有時稱為記憶胞電晶體MC。關於記憶胞陣列110之詳細之構成將於下文敍述。
指令暫存器101保持半導體記憶裝置100自記憶體控制器200接收到之指令CMD。指令CMD例如包含使定序器103執行讀出動作、寫入動作、及抹除動作等之命令。
位址暫存器102保持半導體記憶裝置100自記憶體控制器200接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於選擇區塊BLK、字元線、及位元線。
定序器103控制半導體記憶裝置100整體之動作。例如，定序器103基於指令暫存器101中所保持之指令CMD控制驅動器模塊104、列解碼器模塊105、及感測放大器模塊106等，執行讀出動作、寫入動作、及抹除動作等。
驅動器模塊104產生讀出動作、寫入動作、及抹除動作等中所使用之電壓。而且，驅動器模塊104例如基於位址暫存器102中所保持之頁位址PA，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模塊105基於位址暫存器102中所保持之區塊位址BA，選擇對應之記憶胞陣列110中之1個區塊BLK。而且，列解碼器模塊105例如將施加至與所選擇之字元線對應之信號線之電壓傳送至與所選擇之區塊BLK中之所選擇之字元線。
感測放大器模塊106於寫入動作中，根據自記憶體控制器200接收到之寫入資料DAT，對各位元線施加電壓。又，感測放大器模塊106於讀出動作中，基於位元線之電壓判定記憶胞中所記憶之資料，將判定結果作為讀出資料DAT傳送至記憶體控制器200。
半導體記憶裝置100與記憶體控制器200之間之通信例如支持NAND介面標準。例如，於半導體記憶裝置100與記憶體控制器200之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。
輸入輸出信號I/O例如係8位元長之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
指令鎖存賦能信號CLE係表示半導體記憶裝置100所接收到之輸入輸出信號I/O為指令CMD之信號。
位址鎖存賦能信號ALE係表示半導體記憶裝置100所接收到之信號I/O為位址資訊ADD之信號。
寫入賦能信號WEn係對半導體記憶裝置100命令輸入輸出信號I/O之輸入之信號。
讀取賦能信號REn係對半導體記憶裝置100命令輸入輸出信號I/O之輸出之信號。
就緒/忙碌信號RBn係將半導體記憶裝置100為受理來自記憶體控制器200之命令之就緒狀態還是為不受理命令之忙碌狀態通知給記憶體控制器200之信號。
以上所說明之半導體記憶裝置100及記憶體控制器200亦可藉由其等之組合構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SDTM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
接下來，對記憶胞陣列110之電性構成進行說明。
圖2係表示記憶胞陣列110之等效電路之圖，將一個區塊BLK抽出表示。區塊BLK包含複數個(例如4個)串單元SU0～SU3。
複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MC0～MC7、選擇電晶體ST1、ST2。
記憶胞電晶體MC包含控制閘極及電荷儲存層，且非揮發地保持資料。選擇電晶體ST1、ST2分別用於選擇各種動作時之串單元SU。
記憶胞電晶體MC既可係電荷儲存層使用絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化物氮氧化矽)型，亦可係電荷儲存層使用導電層之FG型。以下，於本實施方式中，以MONOS型為例進行說明。
於各NAND串NS中，選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MC0～MC7之一端。於相同之區塊BLK中，串單元SU0～SU3中之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇閘極線SGD0～SGD3連接於列解碼器模塊105。
於各NAND串NS中，選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MC0～MC7之另一端。於相同之區塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。選擇閘極線SGS連接於列解碼器模塊105。
位元線BL將處於各區塊BLK之串單元SU0～SU3中分別包含之1個NAND串NS共通連接。源極線SL例如於複數個區塊BLK間共通連接。
1個串單元SU中連接於共通之字元線WL之複數個記憶胞電晶體MC之集合例如稱為單元組CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MC之單元組CU之記憶容量定義為「1頁資料」。單元組CU可根據記憶胞電晶體MC所記憶之資料之位元數，具有2頁資料以上之記憶容量。
再者，第1實施方式之半導體記憶裝置100所具備之記憶胞陣列110之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MC以及選擇電晶體ST1及ST2之個數分別可設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
圖3係第1實施方式之半導體記憶裝置100之俯視圖。圖4係第1實施方式之半導體記憶裝置100之剖視圖。
半導體記憶裝置100被區分為記憶體區域2與電路區域3。於記憶體區域2形成有上述記憶胞陣列110。於電路區域3形成有指令暫存器101、位址暫存器102、定序器103、驅動器模塊104、列解碼器模塊105及感測放大器模塊106。
於圖3中，表示了於記憶體區域2之X方向或Y方向之側方(周邊)具有電路區域3之例子，但電路區域3亦可處於與記憶體區域2於Z方向上重疊之位置。例如，電路區域3亦可配置於記憶體區域2之下方(CUA：CMOS Under Array)。又，例如，亦可藉由將形成有記憶體區域2之焊墊與形成有電路區域3之焊墊貼合，來製作半導體記憶裝置100(CBA：CMOS Bonding Array)。
半導體記憶裝置100處於半導體基板10上。半導體記憶裝置100形成於積層於半導體基板10上之絕緣層11內。半導體基板10例如係矽基板。半導體基板10例如遍及記憶體區域2、電路區域3於X方向及Y方向上擴展。絕緣層11例如為矽氧化物、矽氮化物。
記憶體區域2係將記憶資料之記憶胞電晶體MC三維地排列之區域。記憶體區域2具備積層體20、複數個柱狀體23、及複數個觸點24、26。構成記憶體區域2之該等構造體形成於絕緣層11內。於本說明書中所謂「觸點」，例如係由如鎢般之導電材料形成之柱狀、圓錐台形狀、倒圓錐台形狀、或桶狀之連接構件。
積層體20於Z方向上具有複數個導電層21及複數個絕緣層22。導電層21與絕緣層22交替地積層。絕緣層22將鄰接之導電層21之間絕緣。絕緣層22例如包含矽氧化物。複數個導電層21及複數個絕緣層22分別於X方向及Y方向上擴展。導電層21及絕緣層22之數量為任意。導電層21中之各個與圖2中之字元線WL之各個對應。又，於圖4中，表示了X方向(將2個擴散層連接之方向)與導電層21(字元線WL)延伸之方向一致之情況作為一例，但並不限定於該情況。例如，X方向與導電層21延伸之方向亦可正交。
複數個導電層21中之各個經由觸點24而與配線(例如，字元線)連接。導電層21作為選擇閘極線或記憶胞電晶體之閘極電極發揮功能。導電層21例如包含鎢、摻雜有雜質之多晶矽。
柱狀體23於積層體20內形成有複數個。柱狀體23散佈於記憶體區域2內，例如於自Z方向之俯視時於X方向鋸齒狀地排列。柱狀體23經由觸點26而與配線(例如，源極線)連接。柱狀體23分別於Z方向延伸，且於Z方向上貫通積層體20。
圖5係將第1實施方式之半導體記憶裝置100之柱狀體23之附近放大，且沿著Z方向切斷之剖視圖。圖6係將第1實施方式之半導體記憶裝置100之柱狀體23之附近放大，且沿著導電層21切斷之剖視圖。
柱狀體23分別形成於記憶體孔MH內。柱狀體23分別自內側依次具有芯23a、半導體主體23b、記憶體膜23c。柱狀體23於自Z方向之俯視時，例如為圓或橢圓。
芯23a於Z方向上延伸，且為柱狀。芯23a例如包含矽氧化物。芯23a處於半導體主體23b之內側。
半導體主體23b於Z方向上延伸。半導體主體23b被覆芯23a之外側面。半導體主體23b例如包含矽。矽例如為使非晶矽結晶化後之多晶矽。半導體主體23b為柱狀體23中之載體之流路。
記憶體膜23c於Z方向上延伸。記憶體膜23c被覆半導體主體23b之外側面。記憶體膜23c處於記憶體孔MH之內表面與半導體主體23b之外側面之間。記憶體膜23c例如包含隧道絕緣膜23ca、電荷儲存膜23cb、及覆蓋絕緣膜23cc。
隧道絕緣膜23ca位於電荷儲存膜23cb與半導體主體23b之間。隧道絕緣膜23ca例如包含矽氧化物或矽氧化物與矽氮化物。隧道絕緣膜23ca為半導體主體23b與電荷儲存膜23cb之間之電位障壁。
電荷儲存膜23cb位於各個導電層21與隧道絕緣膜23ca之間。電荷儲存膜23cb例如包含矽氮化物。電荷儲存膜23cb與複數個導電層21之各者交叉之部分，各自作為記憶胞電晶體MC發揮功能。根據電荷儲存膜23cb與複數個導電層21交叉之部分(電荷儲存部)中有無電荷、或所儲存之電荷量，由記憶胞電晶體MC保持資料。
覆蓋絕緣膜23cc位於各個絕緣層22與電荷儲存膜23cb之間。亦可無覆蓋絕緣膜23cc。覆蓋絕緣膜23cc例如包含矽氧化物。覆蓋絕緣膜23cc於加工時保護電荷儲存膜23cb不被蝕刻。
又，各導電層21亦可具有導電層21a、障壁膜21b、及阻擋絕緣膜21c。障壁膜21b使導電層21a與阻擋絕緣膜21c之間之密接性提高。例如於導電層21a為鎢之情形時，障壁膜21b舉例為氮化鈦、氮化鈦與鈦之積層構造膜。阻擋絕緣膜21c抑制反向穿隧(back tunneling)。反向穿隧係電荷自導電層21向記憶體膜23c返回之現象。阻擋絕緣膜21c例如為矽氧化膜、金屬氧化物膜、複數個絕緣膜積層而成之積層構造膜。金屬氧化物之一例為鋁氧化物。
電路區域3(參照圖4)係具有用以控制記憶體區域2之記憶胞電晶體MC之電路之區域。電路區域3具有複數個電晶體30及複數個觸點35。觸點35將電晶體30與控制電晶體30之配線連接。觸點35有連接於電晶體30之擴散層31之觸點35A、及連接於電晶體30之閘極電極34之觸點35B。於複數個電晶體30之間，有元件分離區域41、42(STI：Shallow Trench Isolation(淺溝槽隔離))。
電晶體30例如用於上述感測放大器模塊106等。電晶體30例如有高耐壓電晶體與低耐壓電晶體。高耐壓電晶體例如以處理20 V以上之高電壓為目的。低耐壓電晶體以處理較高耐壓之電晶體為低之電壓為目的。
圖7係本實施方式之半導體記憶裝置100之電路區域3中之電晶體30附近之俯視圖。圖8及圖9係本實施方式之半導體記憶裝置100之電路區域3中之電晶體30附近之剖視圖。圖8係沿著圖7之A-A線切斷之剖面，圖9係沿著圖6之B-B線切斷之剖面。
電晶體30例如矩陣狀地排列。電晶體30之各者例如具有2個擴散層31、阱區域33、閘極絕緣層32、閘極電極34、觸點35、絕緣層37、及絕緣側壁39。
阱區域33形成於半導體基板10內。阱區域33為P型阱區域或N型阱區域。阱區域33於X方向上由元件分離區域41分斷。阱區域33於Y方向上由元件分離區域42分斷。以下，有時將於Y方向上由元件分離區域42分斷之一者稱為阱區域33A，將另一者稱為阱區域33B。例如，阱區域33A為第1阱區域，阱區域33B為第2阱區域。元件分離區域41、42為填充至形成於半導體基板10之槽中之絕緣體，例如為氧化矽。元件分離區域41、42將鄰接之電晶體30之間分斷。以下，有時將於Y方向上鄰接之電晶體30中之一者稱為第1電晶體30A，將另一者稱為第2電晶體30B。
2個擴散層31於X方向上離開，於自Z方向之俯視時隔著閘極絕緣層32及閘極電極34。擴散層31之各個為電晶體30之源極或汲極。擴散層31之各個為包含成為施體或受體之摻雜劑之半導體。於擴散層31為p型之情形時，擴散層31例如為摻雜有硼之矽。於擴散層31為n型之情形時，擴散層31例如為摻雜有磷之矽。
閘極絕緣層32處於2個擴散層31之間之阱區域33上。閘極絕緣層32例如包含氧化矽及氮化矽之積層構造。將閘極絕緣層32中屬於第1電晶體30A之層稱為閘極絕緣層32A，將閘極絕緣層32中屬於第2電晶體30B之層稱為閘極絕緣層32B。閘極絕緣層32A為第1閘極絕緣層之一例。閘極絕緣層32B為第2閘極絕緣層之一例。
閘極電極34自半導體基板10側起依次具有閘極電極34a與閘極電極34b。閘極電極34處於2個擴散層31之間之阱區域33之上方，且處於閘極絕緣層32上。閘極電極34a處於閘極絕緣層32上，閘極電極34b處於閘極電極34a上。閘極電極34a包含半導體。閘極電極34a例如為多晶矽。閘極電極34b包含金屬。閘極電極34b例如為鎢。
又，將閘極電極34a中屬於第1電晶體30A之電極稱為閘極電極34aA，將閘極電極34a中屬於第2電晶體30B之電極稱為閘極電極34aB。閘極電極34aA為第1閘極電極之一例。閘極電極34aB為第3閘極電極之一例。又，將閘極電極34b中屬於第1電晶體30A之電極稱為閘極電極34bA，將閘極電極34b中屬於第2電晶體30B之電極稱為閘極電極34bB。閘極電極34bA為第2閘極電極之一例。閘極電極34bB為第4閘極電極之一例。
絕緣層37覆蓋閘極電極34之上表面。絕緣側壁39覆蓋閘極電極34之側面。絕緣層37及絕緣側壁39例如為矽氧化物。
於元件分離區域42上有絕緣層50(參照圖9)。絕緣層50為第1絕緣層之一例。圖10係自Z方向觀察絕緣層50及閘極電極34a之上表面所得之圖。絕緣層50自Z方向觀察時一部分自元件分離區域42向Y方向突出。將自Z方向觀察時絕緣層50中自元件分離區域42向Y方向突出之部分稱為突出部51。絕緣層50例如為氧化矽。自Z方向觀察時，絕緣層50之一部分與閘極電極34aA及閘極電極34aB重疊。將絕緣層50中自Z方向觀察時與閘極電極34aA重疊之部分稱為突出部51A，將與閘極電極34aB重疊之部分稱為突出部51B。突出部51A為第1突出部之一例，突出部51B為第2突出部之一例。
於絕緣層50上例如有半導體層52A、52B(參照圖9)。半導體層52A為第1半導體層之一例。半導體層52B為第2半導體層之一例。半導體層52A、52B分別處於突出部51上。半導體層52A處於突出部51A上，半導體層52B處於突出部51B上。半導體層52A處於突出部51A與閘極電極34bA之間。半導體層52B處於突出部51B與閘極電極34bB之間。於半導體層52A與半導體層52B之間有沿X方向延伸之空間Sp。空間Sp於閘極電極34之分斷時形成。半導體層52A、52B例如為多晶矽。
閘極電極34bA之一部分亦形成於絕緣層50及半導體層52A上。閘極電極34bA處於突出部51A上，且覆蓋突出部51A。閘極電極34bB之一部分亦形成於絕緣層50及半導體層52B上。閘極電極34bB處於突出部51B上，且覆蓋突出部51B。於閘極電極34bA與閘極電極34bB之間有空間Sp，相互電性分離。空間Sp雖然省略了圖示，但由氮化矽、氧化矽等絕緣體填埋。閘極電極34bA之一部分較元件分離區域42與閘極電極34aA之交界向Y方向突出。閘極電極34bB之一部分較元件分離區域42與閘極電極34aB之交界向Y方向突出。其結果，自Z方向觀察時，閘極電極34bA、34bB之一部分與元件分離區域42重疊。
於電路區域3亦有電晶體30以外之元件。於電路區域3例如有電容元件60、電阻元件70。
圖11係本實施方式之半導體記憶裝置100之電路區域3中之電容元件60之剖視圖。電容元件60形成於與電晶體30相同之半導體基板10上。電容元件60具備絕緣層61、半導體層62、絕緣層63、半導體層64、金屬層65、及觸點66。絕緣層61為第2絕緣層之一例。半導體層62為第3半導體層之一例。絕緣層63為第3絕緣層之一例。半導體層64為第4半導體層之一例。金屬層65為第2金屬層之一例。
絕緣層61處於半導體基板10上。半導體層62處於絕緣層61上。於半導體層62之一部分有開口，於開口內形成有到達半導體基板10之觸點66。絕緣層63處於半導體層62上之一部分。半導體層64處於絕緣層63上。金屬層65以覆蓋半導體層62、64之方式形成。
由連接於觸點66之半導體基板10及半導體層62夾著之絕緣層61作為電容器C發揮功能。又，由連接於觸點66之半導體層62及半導體層64夾著之絕緣層63作為電容器C發揮功能。若各觸點66之電位不同，則於電容器C中儲存電荷，產生靜電電容。電容元件60可藉由絕緣層61及絕緣層63儲存電荷，且視需要可釋放電荷。
絕緣層61與閘極絕緣層32同時地形成，且包含相同之材料。半導體層62與閘極電極34a同時地形成，且包含相同之材料。絕緣層63與絕緣層50同時地形成，且包含相同之材料。半導體層64與半導體層52A、52B同時地形成，且包含相同之材料。金屬層65與閘極電極34b同時地形成，且包含相同之材料。
圖12係本實施方式之半導體記憶裝置100之電路區域3中之電阻元件70之剖視圖。電阻元件70形成於與電晶體30相同之半導體基板10上。電阻元件70具備絕緣層71、半導體層72、絕緣層73、半導體層74、金屬層75、及觸點76。半導體層72為第5半導體層之一例。絕緣層73為第4絕緣層之一例。金屬層75之一部分成為電極E。
絕緣層71處於半導體基板10上。半導體層72處於絕緣層71上。半導體層72例如為沿Y方向延伸之配線。絕緣層73處於半導體層72上。於絕緣層73之一部分形成有開口。半導體層74處於絕緣層73之一部分上。金屬層75處於於開口內露出之半導體層72及半導體層74上。開口內填充之金屬層75成為電極E。
圖12所示之電阻元件70中，半導體層72將2個電極E之間電性連接。將2個電極E之間連接之半導體層72為電阻體。半導體層72作為電阻體發揮功能，藉此電阻元件70成為表示固定之電阻值之電阻元件。
絕緣層71與閘極絕緣層32同時地形成，且包含相同之材料。半導體層72與閘極電極34a同時地形成，且包含相同之材料。絕緣層73與絕緣層50同時地形成，且包含相同之材料。半導體層74與半導體層52A、52B同時地形成，且包含相同之材料。金屬層75與閘極電極34b同時地形成，且包含相同之材料。
接下來，對第1實施方式之半導體記憶裝置100之電路區域3之製造方法進行說明。圖13～圖18係用以說明半導體記憶裝置100之電路區域3之製造方法之一例之圖。圖13～18係將電晶體30之附近放大之圖，上圖為自Z方向觀察之俯視圖，下圖為YZ剖視圖。
首先，於形成有阱區域33之半導體基板10上之整個面積層絕緣層80及半導體層81。當於電路區域3有電容元件60、電阻元件70之情形時，絕緣層80兼作絕緣層61及絕緣層71，半導體層81兼作半導體層62及半導體層72。接下來，如圖13所示，於特定之位置形成元件分離區域41、42。元件分離區域41、42可藉由形成自半導體層81到達半導體基板10之槽，且利用絕緣體填充該槽之內部來製作。
接下來，如圖14所示，於半導體層81、元件分離區域41、42上之整個面，成膜絕緣層82及半導體層83。當於電路區域3有電容元件60、電阻元件70之情形時，絕緣層82兼作絕緣層63及絕緣層73，半導體層83兼作半導體層64及半導體層74。即，絕緣層82、絕緣層63及絕緣層73為同時地成膜之連續之層，半導體層83、半導體層64及半導體層74為同時地成膜之連續之層。
接下來，如圖15所示，利用反應性離子蝕刻(RIE)等去除絕緣層82及半導體層83之不需要之部分。絕緣層82及半導體層83以跨元件分離區域42之方式殘留。絕緣層82成為絕緣層50，半導體層83成為半導體層84。
接下來，如圖16所示，於半導體層81、半導體層84上之整個面成膜金屬層85。當於電路區域3有電容元件60、電阻元件70之情形時，金屬層85兼作金屬層65及金屬層75。即，金屬層85、金屬層65及金屬層75為同時地成膜之連續之層。
接下來，如圖17所示，利用反應性離子蝕刻去除金屬層85、半導體層81、絕緣層80之不需要之部分。藉由將該等層去除，而半導體基板10之阱區域33之一部分露出。此時，於電容元件60中，同時進行將金屬層65及半導體層62、64之不需要之部分去除之加工。又，於電阻元件70中，亦同時進行將半導體層74及金屬層75之不需要之部分去除之加工，形成電極E之附近之外周形狀。金屬層85藉由加工成為沿Y方向延伸之金屬層86。半導體層81成為閘極電極34a。絕緣層80成為閘極絕緣層32。接下來，藉由於半導體基板10之露出之部分摻雜載體，而該部分成為摻雜區域31L。
然後，形成被覆金屬層86之側面之絕緣側壁39(省略圖示)。然後，於摻雜區域31L進而摻雜載體，形成擴散層31。
接下來，如圖18所示，利用反應性離子蝕刻去除處於與元件分離區域42重疊之位置之金屬層86及半導體層84。金屬層86被分斷，成為閘極電極34b。半導體層84被分斷，成為半導體層52A、52B。藉由將金屬層86及半導體層84分斷，而於Y方向上鄰接之電晶體30被分斷。接下來，形成到達擴散層31之觸點35A及到達閘極電極34b之觸點35B。
藉由以上之步驟，製作電路區域3之電晶體30。又，可與電晶體30同時地製作電容元件60、電阻元件70。此處所示之製造步驟為一例，亦可於各步驟之間插入其他步驟。
根據第1實施方式之半導體記憶裝置100，可縮小於Y方向上鄰接之電晶體30間之距離。其原因在於，藉由於元件分離區域42上具有一部分自元件分離區域42向Y方向突出之絕緣層50，而將金屬層86分斷時之加工範圍擴大。將金屬層86分斷時之加工精度由絕緣層50之Y方向之寬度規定，不受元件分離區域42之Y方向之寬度之影響。因此，可縮小元件分離區域42之Y方向之寬度，結果，於Y方向鄰接之電晶體30間之距離縮小。若於Y方向上鄰接之電晶體30間之距離縮小，則可形成為相同面積之電晶體30之數量增加，可提高電路區域3之積體性。又，可減小包含較多之電晶體30之感測放大器等之面積。
圖19係第1變化例之半導體記憶裝置100之電路區域3中之電晶體90之附近之俯視圖。圖20係第1變化例之半導體記憶裝置100之電路區域3中之電晶體90之附近之剖視圖。圖20係沿著圖19之B-B線切斷之剖面。自Z方向觀察絕緣層50及閘極電極34a之上表面之形狀與圖10相同。
第1變化例中，於Y方向上鄰接之閘極電極34cA與閘極電極34cB之間之空間Sp1之寬度與第1實施方式不同。空間Sp1與空間Sp相比Y方向之寬度較寬。空間Sp1之Y方向之寬度W Sp1例如較元件分離區域42之Y方向之寬度W 42寬。空間Sp1雖然省略了圖示，但利用氮化矽、氧化矽等絕緣體填埋。電晶體90係閘極電極34cA、34cB及半導體層53A、53B之Y方向之寬度與第1實施方式之電晶體30不同。閘極電極34cA、34cB分別與第1實施方式之閘極電極34bA、34bB對應，半導體層53A、53B分別與第1實施方式之半導體層52A、52B對應。於第1變化例中，對與第1實施方式相同之構成標註相同之符號，而省略說明。
閘極電極34cA及半導體層53A處於突出部51A上，且覆蓋突出部51A之一部分。閘極電極34cB及半導體層53B處於突出部51B上，且覆蓋突出部51B之一部分。閘極電極34cA及半導體層53A不被覆突出部51A之上表面之整個面，而被覆一部分。即，於突出部51A上，有未形成閘極電極34cA及半導體層53A之部分。同樣地，於突出部51B上，有未形成閘極電極34cB及半導體層53B之部分。閘極電極34cA之Y方向之端面處於較元件分離區域42與閘極電極34aA之交界靠第1電晶體90A之內側。閘極電極34cB之Y方向之端面處於較元件分離區域42與閘極電極34aB之交界靠第2電晶體90B之內側。閘極電極34cA之Y方向之寬度W1較閘極電極34aA之Y方向之寬度W2窄。閘極電極34cB之Y方向之寬度W1較閘極電極34aB之Y方向之寬度W2窄。
第1變化例之半導體記憶裝置由於在元件分離區域42上具有絕緣層50，故而獲得與第1實施方式之半導體記憶裝置100相同之效果。又，藉由存在絕緣層50，能夠以較元件分離區域42之Y方向之寬度寬之寬度使閘極電極34cA與閘極電極34cB分離，從而電晶體90之加工穩定性亦優異。
圖21係第2變化例之半導體記憶裝置100之電路區域3中之電晶體91附近之俯視圖。圖22係第2變化例之半導體記憶裝置100之電路區域3中之電晶體91附近之剖視圖。圖22係沿著圖21之B-B線切斷之剖面。自Z方向觀察絕緣層50及閘極電極34a之上表面之形狀與圖10相同。
第2變化例中，於Y方向上鄰接之閘極電極34dA與閘極電極34dB之間之空間Sp2之寬度與第1實施方式不同。空間Sp2與空間Sp相比Y方向之寬度較寬。空間Sp2之Y方向之寬度W Sp2例如與元件分離區域42之Y方向之寬度W 42相等。自Z方向觀察時，擴散層31與元件分離區域42之交界、與閘極電極34dA、34dB與元件分離區域42之交界處於相同平面上。雖然省略了圖示，但空間Sp2被氮化矽、氧化矽等絕緣體填埋。電晶體91就閘極電極34dA、閘極電極dB、半導體層54A及半導體層54B之Y方向之寬度，與第1實施方式之電晶體30不同。閘極電極34dA、34dB分別與第1實施方式之閘極電極34bA、34bB對應，半導體層54A、54B分別與第1實施方式之半導體層52A、52B對應。於第2變化例中，對與第1實施方式相同之構成標註相同之符號，而省略說明。
閘極電極34dA及半導體層54A覆蓋突出部51A。閘極電極34dB及半導體層54B覆蓋突出部51B。閘極電極34dA之Y方向之端面之Y方向之位置，和元件分離區域42與閘極電極34aA之交界一致。閘極電極34dB之Y方向之端面之Y方向之位置，和元件分離區域42與閘極電極34aB之交界一致。閘極電極34dA之Y方向之寬度與閘極電極34aA之Y方向之寬度大致一致。閘極電極34dB之Y方向之寬度與閘極電極34aB之Y方向之寬度大致一致。
第2變化例之半導體記憶裝置由於在元件分離區域42上具有絕緣層50，故可獲得與第1實施方式之半導體記憶裝置100相同之效果。
圖23係第3變化例之半導體記憶裝置100之電路區域3中之電晶體92附近之俯視圖。於第2變化例中，對與第1實施方式相同之構成標註相同之符號，而省略說明。
第3變化例之電晶體92中，於將閘極電極34a替換為俯視形狀不同之閘極電極34e之方面與第1實施方式之電晶體30不同。閘極電極34e具有第1部分34e1及第2部分34e2。第1部分34e1處於與閘極電極34b重疊之位置，且係與閘極電極34a相同之矩形之部分。第2部分34e2係自閘極電極34b向X方向突出之部分。第2部分34e2例如處於第1部分34e1之4個角各者。第2部分34e2亦可不處於第1部分34e1之全部4個角。
電晶體92與元件分離區域42之交界處之閘極電極34e例如包括第1部分34e1及2個第2部分34e2。相對於此，電晶體92之Y方向之中央處之閘極電極34e包括第1部分34e1。因此，電晶體92與元件分離區域42之交界處之閘極電極34e之X方向之寬度L1較電晶體92之X方向之中央處之閘極電極34e之X方向之寬度L2為寬。
第2部分34e2可藉由調整將半導體層81之一部分與金屬層85一起去除時之蝕刻條件而製作(參照圖16及圖17)。於加工金屬層85時，相當於第2部分34e2之部分(圖17之虛線部分)較其他部分厚了絕緣層50與半導體層84之量。因此，處於絕緣層50與半導體層84之下方之半導體層81與其他部分相比不易被蝕刻。因此，藉由調整蝕刻條件而形成第2部分34e2。
第3變化例之半導體記憶裝置由於在元件分離區域42上具有絕緣層50，故而獲得與第1實施方式之半導體記憶裝置100相同之效果。
圖24係第4變化例之半導體記憶裝置100之電路區域3中之電晶體93之附近之俯視圖。於第4變化例中，對與第1變化例相同之構成標註相同之符號，而省略說明。
第4變化例之電晶體93係於將閘極電極34a替換為俯視形狀不同之閘極電極34f之方面與第1變化例之電晶體90不同。閘極電極34f具有第1部分34f1及第2部分34f2。第1部分34f1處於與閘極電極34b重疊之位置，係與閘極電極34a相同之矩形之部分。第2部分34f2係自閘極電極34c向X方向突出之部分。第2部分34f2例如分別處於第1部分34f1之4個角。第2部分34f2亦可不在第1部分34f1之4個角之所有角。
電晶體93與元件分離區域42之交界處之閘極電極34f例如包括第1部分34f1及2個第2部分34f2。相對於此，電晶體93之Y方向之中央處之閘極電極34f包括第1部分34f1。因此，電晶體93與元件分離區域42之交界處之閘極電極34f之X方向之寬度L3較電晶體93之X方向之中央處之閘極電極34f之X方向之寬度L4寬。
第2部分34f2能夠以與第3變化例之第2部分34e2相同之順序製作。
第4變化例之半導體記憶裝置由於在元件分離區域42上具有絕緣層50，故而獲得與第1實施方式之半導體記憶裝置100相同之效果。
又，關於第2變化例，亦與第3變化例及第4變化例同樣地，亦可將閘極電極34a替換為包括第1部分及第2部分之半導體層。
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能夠以其他之各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍中所記載之發明及與其均等之範圍中。  [相關申請案]
本申請案享有以日本專利申請案2021-24244號(申請日：2021年2月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
2:記憶體區域 3:電路區域 10:半導體基板 20:積層體 21:導電層 21a:導電層 21b:障壁膜 21c:阻擋絕緣膜 22:絕緣層 23:柱狀體 23a:芯 23b:半導體主體 23c:記憶體膜 23ca:隧道絕緣膜 23cb:電荷儲存膜 23cc:覆蓋絕緣膜 24,26,35,35A,35B,76:觸點 30,90,91,92,93:電晶體 30A,90A:第1電晶體 30B,90B:第2電晶體 31:擴散層 31L:摻雜區域 32,32A,32B:閘極絕緣層 33,33A,33B:阱區域 34,34a,34aA,34aB,34b,34bA,34bB,34c,34cA,34cB,34d,34dA,34dB,34e,34f:閘極電極 34e1,34f1:第1部分 34e2,34f2:第2部分 41,42:元件分離區域 50,61,63,71,73,80,82:絕緣層 51,51A,51B:突出部 52A,52B,53A,53B,54A,54B,62,64,72,74,81,83,84:半導體層 60:電容元件 65:金屬層 70:電阻元件 75,86:金屬層 100:半導體記憶裝置 101:指令暫存器 102:位址暫存器 103:定序器 104:驅動器模塊 105:列解碼器模塊 106:感測放大器模塊 110:記憶胞陣列 200:記憶體控制器 BLK:區塊 BL0～BLm:位元線 C:電容器 CU:單元組 E:電極 L1,L2,L3,L4,W1,W2,W 42,W Sp1,W Sp2:寬度 MC0～MC7:記憶胞電晶體 MH:記憶體孔 NS:NAND串 SGD0～SGD3,SGS:選擇閘極線 SL:源極線 Sp,Sp1,Sp2:空間 ST1,ST2:選擇電晶體 SU0～SU3:串單元 WL0～WL7:字元線
圖1係表示第1實施方式之半導體記憶裝置之電路構成之方塊圖。  圖2係第1實施方式之半導體記憶裝置之記憶胞陣列之電路圖。  圖3係第1實施方式之半導體記憶裝置之俯視圖。  圖4係第1實施方式之半導體記憶裝置之剖視圖。  圖5係將第1實施方式之半導體記憶裝置之柱狀體之附近放大，且沿著Z方向切斷之剖視圖。  圖6係將第1實施方式之半導體記憶裝置之柱狀體之附近放大，且沿著導電層切斷之剖視圖。  圖7係本實施方式之半導體記憶裝置之電路區域中之電晶體之附近之俯視圖。  圖8係本實施方式之半導體記憶裝置之電路區域中之電晶體之附近之剖視圖。  圖9係本實施方式之半導體記憶裝置之電路區域中之電晶體之附近之另一剖視圖。  圖10係本實施方式之半導體記憶裝置之電路區域中之電晶體之絕緣層及半導體層之俯視圖。  圖11係本實施方式之半導體記憶裝置之電路區域中之電容元件之剖視圖。  圖12係本實施方式之半導體記憶裝置之電路區域中之電阻元件之剖視圖。  圖13～圖18係用以說明半導體記憶裝置之電路區域之製造方法之一例之圖。  圖19係第1變化例之半導體記憶裝置之電路區域中之電晶體之附近之俯視圖。  圖20係第1變化例之半導體記憶裝置之電路區域中之電晶體之附近之剖視圖。  圖21係第2變化例之半導體記憶裝置之電路區域中之電晶體之附近之俯視圖。  圖22係第2變化例之半導體記憶裝置之電路區域中之電晶體之附近之剖視圖。  圖23係第3變化例之半導體記憶裝置之電路區域中之電晶體之附近之俯視圖。  圖24係第4變化例之半導體記憶裝置之電路區域中之電晶體之附近之俯視圖。
30:電晶體
30A:第1電晶體
30B:第2電晶體
31:擴散層
34b,34bA,34bB:閘極電極
35A,35B:觸點
41,42:元件分離區域
50:絕緣層

Claims (11)

  1. 一種半導體記憶裝置，其具備：  半導體基板，其排列於第1方向上，且包含第1阱區域及第2阱區域；  第1電晶體，其包含上述第1阱區域、設置於上述第1阱區域之上方之第1閘極絕緣層、設置於上述第1閘極絕緣層之上方且具有半導體之第1閘極電極、及設置於上述第1閘極電極之上方且具有金屬之第2閘極電極；  第2電晶體，其包含上述第2阱區域、設置於上述第2阱區域之上方之第2閘極絕緣層、設置於上述第2閘極絕緣層之上方且具有半導體之第3閘極電極、及設置於上述第3閘極電極之上方且具有金屬之第4閘極電極；  元件分離區域，其配置於上述第1阱區域與上述第2阱區域之間；以及  第1絕緣層，其形成於上述元件分離區域之上方；  上述第1絕緣層具有自與上述第1方向交叉之第2方向觀察時與上述第1閘極電極重疊之第1突出部、及自上述第2方向觀察時與上述第3閘極電極重疊之第2突出部，  上述第2閘極電極之一部分形成於上述第1突出部之上方，  上述第4閘極電極之一部分形成於上述第2突出部之上方。
  2. 如請求項1之半導體記憶裝置，其中於上述第1突出部與上述第2閘極電極之間，進而具備第1半導體層，  於上述第2突出部與上述第4閘極電極之間，進而具備第2半導體層。
  3. 如請求項1或2之半導體記憶裝置，其中自上述第2方向觀察時，上述第2閘極電極之一部分及上述第4閘極電極之一部分與上述元件分離區域重疊。
  4. 如請求項1或2之半導體記憶裝置，其中上述第2閘極電極之上述第1方向之寬度較上述第1閘極電極之上述第1方向之寬度為窄。
  5. 如請求項1或2之半導體記憶裝置，其中上述第2閘極電極與上述第4閘極電極之距離較上述元件分離區域之上述第1方向之寬度為寬。
  6. 如請求項1或2之半導體記憶裝置，其中於上述第1突出部之上方，有未形成上述第2閘極電極之部分。
  7. 如請求項1或2之半導體記憶裝置，其中於上述第2突出部之上方，有未形成上述第4閘極電極之部分。
  8. 如請求項1或2之半導體記憶裝置，其中於與上述第1方向及上述第2方向正交之第3方向上，上述第1閘極電極之寬度於上述第1電晶體或上述第2電晶體與上述元件分離區域之交界處，較於上述第1電晶體或上述第2電晶體之上述第1方向之中央處為寬。
  9. 如請求項1或2之半導體記憶裝置，其進而具備形成於上述半導體基板上之電容元件，  上述電容元件於上述半導體基板上依次具備第2絕緣層、第3半導體層、第3絕緣層、第4半導體層、及第2金屬層，  上述第3絕緣層與上述第1絕緣層包含相同之材料。
  10. 如請求項1或2之半導體記憶裝置，其進而具備形成於上述半導體基板上之電阻元件，  上述電阻元件具備第5半導體層、形成於上述第5半導體層上且具有開口之第4絕緣層、及形成於上述開口內之電極，  上述第4絕緣層與上述第1絕緣層包含相同之材料。
  11. 一種半導體記憶裝置之製造方法，其具有以下步驟：  於在半導體基板上積層有閘極絕緣層與半導體層之積層體，形成元件分離區域；  形成覆蓋上述元件分離區域之絕緣層；  將上述絕緣層加工成其一部分自上述元件分離區域向與上述元件分離區域交叉之方向突出；以及  於加工過之絕緣層上積層金屬層，將上述金屬層於與上述元件分離區域重疊之位置處分斷。
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