TW202219960A - 偽非同步多平面獨立讀取方法 - Google Patents

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Abstract

本發明內容的一些方面提供了主機與多平面快閃記憶體之間的一種介面。介面可以包括第一儲存單元、第二儲存單元以及控制器。第一儲存單元被配置為接收和儲存從主機發出的第一平面管線命令，並且將第一平面管線命令輸出到快閃記憶體的第一平面。第二儲存單元被配置為接收和儲存從主機發出的第二平面管線命令，並將第二平面管線命令輸出到快閃記憶體的第二平面。控制器可以電性連接到第一儲存單元和第二儲存單元，並且被配置為當在第一平面和第二平面上未執行讀取步驟時，將第一平面管線命令和第二平面管線命令分別輸出到第一平面和第二平面。

Description

偽非同步多平面獨立讀取方法
概括地說，本申請描述了與半導體記憶體元件有關的實施例。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
半導體記憶體元件可以分類為揮發性記憶體元件和非揮發性記憶體元件。通常，揮發性記憶體元件在斷電時會丟失資料，而非揮發性記憶體元件即使在斷開電源時也可以保留儲存的資料。為了實現更高的資料儲存密度，半導體製造商開發了垂直元件技術，例如立體（3D）NAND快閃記憶體技術等。這樣的3D NAND快閃記憶體是一種非揮發性記憶體元件。多平面NAND快閃記憶體可以具有多個平面，可以對其進行同步或非同步讀取。
本發明內容的一些方面提供了一種介面，所述介面可以設置在主機與多平面快閃記憶體之間或安裝在所述快閃記憶體中。例如，介面可以包括第一儲存單元、第二儲存單元以及控制器。所述第一儲存單元可以被配置為接收和儲存從所述主機發出的第一平面管線命令，並且將所述第一平面管線命令輸出到所述快閃記憶體的第一平面。所述第二儲存單元可以被配置為接收和儲存從所述主機發出的第二平面管線命令，並將所述第二平面管線命令輸出到所述快閃記憶體的第二平面。所述控制器可以電性連接到所述第一儲存單元和所述第二儲存單元，並且被配置為當沒有讀取步驟在所述快閃記憶體的所述第一平面和所述第二平面上執行時，將所述第一平面管線命令輸出到所述第一平面，並且將所述第二平面管線命令輸出到所述第二平面。例如，所述第一儲存單元和所述第二儲存單元可以構成單個記憶體。
在一些實施例中，所述第一平面管線命令可以包括第一平面管線讀取命令和第一平面管線讀取結束命令。例如，第一儲存單元可以被配置為：單次儲存第一平面管線讀取命令或第一平面管線讀取結束命令。又例如，第一儲存單元被配置為單次只儲存第一平面管線讀取命令中的一個。
在其它實施例中，所述控制器可以包括第一開關。所述第一開關的一端電性連接到所述第一儲存單元，並且另一端電性連接到所述主機，以接收所述第一平面管線命令。在其它實施例中，所述第一開關可以被配置為在所述第一儲存單元為空之後閉合。
所述第一儲存單元可以是佇列。在其它實施例中，所述快閃記憶體可以是NAND快閃記憶體。在各個實施例中，所述快閃記憶體可以在所述第一平面和所述第二平面上同步地執行讀取步驟。在一些其它實施例中，所述主機可以非同步地發出所述第一平面管線命令和所述第二平面管線命令。
本發明內容的一些方面還可以提供一種將從主機發出的命令輸出到多平面快閃記憶體的方法。例如，所述方法可以包括從所述主機發出的第一平面管線命令和第二平面管線命令分別儲存在第一儲存單元和第二儲存單元中。所述方法還可以包括：在當沒有讀取步驟在所述快閃記憶體的第一平面和第二平面上執行時，將所述第一平面管線命令和所述第二平面管線命令分別輸出到所述快閃記憶體的所述第一平面和所述第二平面。在一些實施例中，在所述第一儲存單元為空之後，將所述第一平面管線命令儲存在所述第一儲存單元中。
以下公開內容提供了用於實現所提供的發明主題的不同特徵的許多不同的實施例或示例。下文描述了組件和佈置的特定示例以簡化本發明內容。當然，這些僅僅是示例，而非意在進行限制。例如，在下面的描述中，在第二特徵上方或其上的第一特徵的形成可以包括在其中第一和第二特徵是透過直接接觸而形成的實施例，並且還可以包括這樣的實施例：在其中，第一特徵和第二特徵之間可以形成其它特徵，使得第一特徵和第二特徵可以不直接接觸。另外，本發明內容可以在各個示例中重複引用數位和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，本文中可以使用空間相對術語，例如“下方”、“下面”、“下部”、“上方”、“上部”等以便於描述，來描述一個元件或特徵與另一個元件或特徵如圖所示的關係。空間相對術語旨在包括除了圖中所描繪的方位之外的使用或操作步驟步驟中的設備的不同方位。裝置可以以其它方式定向（旋轉90度或在其它方位上），並且在本文中使用的空間相對描述符可以同樣相應地被解釋。
下文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，下面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式（不管是否被明確描述）來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一（a）”、“一個（an）”和“所述（the）”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層（即，直接在某物上）的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向（旋轉90度或在其它定向處），且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料（例如矽、鍺、砷化鎵、磷化銦等）。可選地，基底可以由非導電材料（例如玻璃、塑膠或藍寶石晶圓）製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層（其中形成接觸、互連線和/或垂直互連接入（VIA））和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%（例如，值的±10%、±20%或±30%）內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串（在本文被稱為“記憶體串”，例如NAND串）的立體（3D）半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
下文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
根據本發明內容的一些實施例，可以提出偽非同步多平面獨立（Pseudo-asynchronous multiplanar independent reading，PAMPI）讀取方案。在偽非同步多平面獨立讀取方案中，可以由主機同步或非同步發出的第一平面管線命令和第二平面管線命令可以在多平面快閃記憶體的第一平面和第二平面上同步執行。根據本發明內容的一些實施例，可以提出介面以實現偽非同步多平面讀取步驟。例如，該介面可以設置在主機和多平面快閃記憶體之間。在其它實施例中，當在第一平面和/或第二平面上執行讀取步驟時，介面可以儲存第一平面管線命令和第二平面管線命令，並且將第一平面管線命令和第二平面管線命令同步輸出到第一平面和第二平面。因此，可以在第一平面和第二平面上同步執行第一和第二平面管線命令，即使這些命令是由主機非同步發出的。
與傳統的硬碟（HDD）（其透過使用必須物理移動以存取在快速旋轉的磁片上的位置的機械頭來工作）相比，固態硬碟（SSD）沒有活動部件，並且儲存在快閃記憶體中的資料可以在SSD上的任何位置以相同快的速度和精度來存取。因此，SSD隨機讀取步驟可以比傳統HDD隨機讀取步驟快10至50倍地執行。
一般而言，存在兩種類型的快閃記憶體，NOR和NAND。有幾個因素有利於使用NAND而非NOR快閃記憶體單元。例如，由於NOR快閃記憶體單元需要單獨的金屬接觸的事實，因此標準NAND快閃記憶體單元比標準NOR快閃記憶體單元要小，例如4F 2對10F 2，並且可以被製造得比NOR快閃記憶體單元更密集並且因此更便宜。
圖1示出了根據本發明內容的一些實施例的示例性NAND快閃記憶體單元100。NAND單元100可以在浮置閘極130中儲存電荷，該浮置閘極130分別由上氧化物絕緣層140和下氧化物絕緣層120在上方和下方隔離。當浮置閘極130被充電時，NAND單元100可以被程式設計，表示二進位值“0”。當浮置閘極130沒有電荷時，NAND單元100可以被擦除，代表二進位值“1”。為了對NAND單元100進行程式設計，可以向上氧化物絕緣層140上方的控制閘極150施加高電壓，並且電子將透過“穿隧”穿過下氧化物絕緣層120，從下氧化物絕緣層120下方的矽基底110移動到浮置閘極130。然後，電子可以被捕獲在浮置閘極130中長達數年。為了擦除NAND單元100，可以向矽基底110施加高電壓，並且電子將從浮置閘極130移動到矽基底110。為了讀取NAND單元100，可以將讀取參考電壓施加到控制閘極150。當在源極160和汲極170之間存在電流時，浮置閘極130不被充電，並且二進位值“1”將被讀取。當在源極160和汲極170之間不存在電流時，浮置閘極130被充電並且二進位值“0”將被讀取。
圖1所示的示例是單級單元（SLC）NAND單元，其可以儲存一位元資料。還存在多級單元（MLC）NAND單元、三級單元（TLC）NAND單元和四級單元（QCL）NAND單元，它們可以分別儲存兩位元、三位元和四位元數據。一位元、兩位元、三位元和四位元資料分別與兩個、四個、八個和十六個不同的電壓電平(電平指電路中兩點或幾點在相同阻抗下電量的相對比值)相對應。施加到各個NAND單元的最大電壓大致相同。因此，SLC NAND單元可以在其兩個電壓電平之間具有足夠大的保護帶，並且能夠承受極端溫度和其它不利影響（例如降級速度），這要比MLC、TLC和QLC NAND單元好得多。
圖2示出了根據本發明內容的示例性實施例的示例性NAND快閃記憶體塊200。塊是要擦除的最小單元。NAND塊200可以包括以陣列佈置的多個SLC NAND單元100。在其它實施例中，NAND塊200可以包括多個MLC、TLC或QLC NAND單元。NAND塊200中的串210（示為行）是要讀取的最小單元，並且各個串通常可以包括彼此串聯連接的32或64個NAND單元100，其中各個NAND單元100代表一位元資料（二進位值“0”或“1”）。
如圖所示，串210中的各個串的一端經由地選擇線（GSL）260控制的地選擇線電晶體220連接到公共源極線250，而另一端經由串選擇線280控制的串選擇線（SSL）電晶體230連接到位元線270。串210中的各個串的操作步驟步驟可以透過導通或截止其地選擇線電晶體220和串選擇線電晶體230來控制。例如，串選擇線電晶體230可用於啟用串的操作步驟步驟，並且地選擇線電晶體220可用於在讀取步驟中將串接地。為了讀取串的單個NAND單元，必須打開（例如，透過對其施加導通電壓）同一串的所有其餘NAND單元（即，未讀取的NAND單元），以允許正在被讀取的單個NAND單元的二進位值傳遞到連接到該串的感測放大器（未示出）。NAND塊200中的頁240（顯示為列）是要程式設計的最小單元，並且各自通常可以包括共用同一字元線290的至少32,768（即4K）個NAND單元100。
圖3示出了根據本發明內容的示例性實施例的示例性多平面NAND快閃記憶體裸晶300。NAND裸晶300可以包括可以彼此堆疊的多個NAND快閃記憶體平面_0至_n-1。例如，NAND裸晶300可以包括兩個平面，例如，平面_0 310和平面_1 311。NAND裸晶300還可包括四個或六個平面。NAND平面_0至_n-1中的各個NAND平面可以包括多個NAND塊200，例如，NAND塊#0至#m-1。NAND裸晶300中的一個或多個可以形成NAND快閃記憶體晶片。SSD可以包括多個NAND晶片，這些晶片使用多個通道連接到NAND快閃記憶體控制器。
圖4示出了根據本發明內容的示例性實施例的示例性SSD 400。SSD 400可以經由主機匯流排420與主機410通信。例如，主機410可以經由主機匯流排420向SSD 400發送命令和資料，並且SSD 400可以經由主機匯流排420向主機410發送資料。主機410可以是電腦。主機匯流排420可以是通用序列匯流排（USB）、串列高級技術附件（SATA）、並行高級技術附件（PATA）或週邊元件快速互連（PCIe）。SSD 400可以包括NAND裸晶300（例如，平面_0 310和平面_1 311），I/O和邏輯控制器430以及週邊電路440。
週邊電路440可以包括位址寄存器、狀態寄存器、邏輯控制電路、I/O電路、就緒/繁忙控制電路（未示出）等，並且耦合在I/O和邏輯控制器430與行解碼器401和行解碼器411、列解碼器402和412、平面_0 310和平面_1 311之間。週邊電路440可以從I/O和邏輯控制器430接收各種控制信號，例如晶片使能（enable）信號、命令鎖存器使能信號、位址鎖存器使能信號、寫使能信號、讀使能信號等。週邊電路440還可以將來自I/O和邏輯控制器430的寫入資料發送到平面_0 310和平面_1 311，並且從平面_0 310和平面_1 311讀取資料到I/O和邏輯控制器430。行解碼器401和411可以分別選擇與平面_0 310和平面_1 311的目標儲存單元相對應的字元線，並且將期望的電壓施加到選擇的字元線和其它未選擇的字元線。頁面寄存器403和頁面寄存器413可以在平面_0 310和平面_1 311的操作步驟步驟期間保存資料。快取記憶體器_0 404和快取記憶體器_1 414可以被包括在各自的感測放大器（未示出）中，並且可以分別從平面_0 310和平面_1 311讀取資料，並且將資料輸出到I/O和邏輯控制器430，並且分別從I/O和邏輯控制器430發送寫入資料到平面_0 310和平面_1 311。
I/O和邏輯控制器430可以具有多種功能，例如損耗均衡、錯誤檢查和校正、中止寫入、缺陷管理以及垃圾收集。I/O和邏輯控制器430還可以回應於從主機410發送的命令來控制NAND裸晶300的平面_0 310和平面_1 311以進行讀取、寫入、擦除等。I/O和邏輯430控制器還可以向平面_0 310和平面_1 311發送輸入/輸出信號以及從平面_0 310和平面_1 311接收輸入/輸出信號。例如，I/O和邏輯控制器430可以向平面_0 310和/或平面_1 311發送各種控制信號，並且分別從平面_0 310和平面_1 311接收就緒/繁忙信號（例如，圖5所示的true_rbn_p0和true_rbn_p1）。就緒/繁忙信號可用於指示平面_0 310和平面_1 311處於就緒狀態還是繁忙狀態。就緒狀態可以指在其中平面_0 310和平面_1 311可以接收命令的狀態。繁忙狀態可以指例如在平面_0 310和平面_1 311上在執行讀取步驟並且平面_0 310和平面_1 311可能不接收命令的另一種狀態。例如，當平面_0 310正忙於執行讀取步驟並且可能未接收到命令時，true_rbn_p0可以被認為處於“L”電平。又例如，當平面_1 311完成讀取步驟並準備接收命令時，true_rbn_p1可以被認為處於“H”級別。
I/O和邏輯控制器430還可以向主機410發送以及從主機410接收各種控制信號。例如，從平面_0 310和平面_1 311讀取的資料可以臨時儲存在快取記憶體（例如，快取記憶體器_0 404和快取記憶體器_1 414）中，並且快取記憶體器_rbn_p0和快取記憶體器_rbn_p1（如圖5所示）可以用於向主機410通知快取記憶體器_0 404和快取記憶體器_1 414是處於就緒狀態還是繁忙狀態。例如，當在平面_0 310上執行的讀取步驟未完成，在平面_0 310中儲存的資料尚未完全快取記憶體到快取記憶體器_0 404中並且不允許主機410取得快取記憶體器_0 404中緩存的資料時，快取記憶體器_rbn_p0可以被認為處於“L”電平。對於另一實施例，當在平面_1 311上執行的讀取步驟完成，儲存在平面_1 311中的資料已經被完全快取記憶體在快取記憶體器_1中，並且現在可以允許主機410取得快取記憶體器_1 414中緩存的資料時，快取記憶體器_rbn_p1可以被認為處於“H”電平。
可以單次對NAND裸晶300的平面_0 310和平面_1 311中的一個執行讀取步驟，例如，單平面讀取步驟。例如，主機410可以發出讀取命令“00h”，並且經由主機匯流排420將其發送到I/O和邏輯控制器430。讀取命令“00h”可以等效於用於讀取的位址輸入接收命令，並且用於指示NAND裸晶300執行讀取步驟。接下來，主機410可以將包括用於指定平面_0 310的資訊的位址資訊add0_p0發送到I/O和邏輯控制器430，並且I/O和邏輯控制器430可以將位址資訊add0_p0發送到NAND裸晶300的平面_0 310。然後，主機410可以發出讀取開始命令“30h”並將其發送到I/O和邏輯控制器430，以指示平面_0 310基於讀取開始命令和位址資訊add0_p0開始讀取步驟。然後，平面_0 310可以從就緒狀態進入繁忙狀態，這由從“H”電平改變為“L”電平的true_rbn_p0表示。當讀取步驟結束時，平面_0 310可以進入就緒狀態（由“H”電平的true_rbn_p0表示），可以將由位址資訊add0_p0指定的儲存在平面_0 310中的資料快取記憶體在快取記憶體器_0 404中，並且主機410然後可以取得儲存在快取記憶體器_0 404中的資料。
還可以在多平面讀取步驟期間同步或非同步地讀取NAND裸晶300的平面_0 310和平面_1 311，以提高讀取輸送量，進而導致高晶片輸送量。例如，在同步多平面獨立（MPI）讀取方案中，I/O和邏輯控制器430可以將（從主機410發出的）讀取命令“00h”發送到NAND裸晶300。然後，I/O和邏輯控制器430可以發送位址資訊add0_p0，其包括用於指定平面_0 310的資訊。接下來，I/O和邏輯控制器430可以向NAND裸晶300發送多平面讀取命令“32h”，該命令用於指示同步MPI過程並且指示到目前為止所發送的命令和位址信息對應於一個平面。隨後，I/O和邏輯控制器430可以將讀取命令“00h”、包括用於指定平面_1 311的資訊的位址資訊add1_p1以及讀取開始命令“30h”依次發送到平面_1 311。可以同時在平面_0 310和平面_1 311上執行多平面讀取步驟，在此過程中，平面_0 310和平面_1 311可以進入繁忙狀態，這可以分別由“L”電平的true_rbn_p0和“L”電平的true_rbn_p1來指示。
當同步MPI過程結束時，平面_0 310和平面_1 311可以進入就緒狀態，這可以分別由“H”電平的true_rbn_p0和“H”電平的true_rbn_p1來指示，並且儲存在由位址資訊add0_p0指定的平面_0 310中的資料和儲存在由位址資訊add1_p1指定的平面_1 311中的資料，可以分別被快取記憶體在快取記憶體器_0 404和快取記憶體器_1 414中。為了實現同步MPI過程，讀取命令在被輸出到平面_0 310和平面_1 310之前必須彼此對齊，這為主機410帶來了額外的固件複雜性。
在非同步多平面獨立（AMPI）讀取方案中，主機410可以在不同時間向I/O和邏輯控制器430發出並發送兩個讀取命令以及針對平面_0 310和平面_1311的相應位址資訊，並且I/O和邏輯控制器430可以將這兩個非同步讀取命令發送到平面_0 310和平面_1 311，以對平面_0 310和平面_1 311中的各個平面執行讀取步驟。為了實現AMPI過程，需要額外的電路來支援針對平面_0 310和平面_1 311的獨立字元線偏壓。此外，平面_0 310和平面_1 311必須具有它們自己的各自的電荷泵和調節器，以便減輕雜訊注入。先進的3D NAND快閃記憶體設計已經採用了陣列下電路（CUA）或x焊接來隱藏陣列下的互補金屬氧化物半導體（CMOS）電路，以減小總體晶片尺寸。在小的密集裸晶上執行CUA或x焊接變得困難，甚至不可能，因為這樣的裸晶無法隱藏所有週邊電路。
圖5示出了示例性時序圖，其示出了根據本發明內容的示例性實施例的偽非同步多平面獨立（PAMPI）讀取方案。在偽非同步多平面獨立讀取方案中，可以在SSD 400上同步執行讀取命令，這些讀取命令可以被發出以從主機410同步或非同步地在不同的平面上執行。例如，當在平面_0 310和/或平面_1 311上執行讀取步驟時，將要在平面_0 310和平面_1 311上執行的同步或非同步讀取命令可以分別儲存在不同的儲存單元中，例如，佇列_0和佇列_1，然後當在平面_0 310和平面_1 311上沒有執行讀取步驟時，將要在平面_0 310和平面_1 311上執行的同步或非同步讀取命令輸出到平面_0和平面_1 311並在平面_0和平面_1 311上同步執行。
最初，佇列_0和佇列_1可以為空，而佇列_rbn_p0和佇列_rbn_p1（它們指示佇列_0和佇列_1處於繁忙狀態還是就緒狀態）二者都可以處於“H”電平，這指示佇列_0和佇列_1二者處於就緒狀態並且準備好接收並儲存讀取命令；沒有讀取步驟在平面_0 310和平面_1 311上執行，並且true_rbn_p0和true_rbn_p1（它們指示平面_0 310和平面_1 311處於繁忙狀態還是就緒狀態）二者都處於“H”電平，這指示平面_0 310和平面_1 311處於就緒狀態並且準備好對它們執行讀取步驟；並且快取記憶體器_rbn_p0和快取記憶體器_rbn_p1也處於“H”電平。
在階段#1，可以接收讀取命令add0_p0“38h”，並將在平面_0 310上執行該讀取命令。例如，圖5所示的讀取命令add0_p0“38h”可以包括平面_0管線讀取命令和相應的平面_0位址資訊。由於沒有讀取命令，並且沒有在平面_0 310和平面_1 311上執行任何讀取步驟，並且佇列_0和佇列_1二者都為空，因此在平面_0 310上執行讀取命令add0_p0“38h”。由於在佇列_0和佇列_1中未儲存任何讀取命令，因此佇列_0和佇列_1仍為空，並且佇列_rbn_p0和佇列_rbn_p1仍處於“H”電平。在一些實施例中，如虛線所示，佇列_rbn_p0將變為“L”電平並立即返回到“H”電平。當在平面_0 310上執行讀取命令add0_p0“38h”時，true_rbn_p0變為“L”電平，而快取記憶體器_rbn_p0也變為“L”電平，這指示儲存在由平面_0位址資訊定址的平面_0 310中的資料正被快取記憶體到快取記憶體器_0 404中，並且快取記憶體器_0 404處於繁忙狀態並且尚未準備好由主機410存取。由於沒有在平面_1 311上執行讀取命令，因此true_rbn_p1仍處於“H”電平，並且快取記憶體器_rbn_p1也仍處於“H”電平。
在階段#2，可以接收讀取命令add1_p1“38h”，並將在平面_1 311上執行該讀取命令。例如，圖5所示的讀取命令add1_p1“38h”可以包括平面_1管線讀取命令和相應的平面_1位址資訊。由於讀取命令add0_p0“38h”以及相應的讀取步驟在平面_0 310上被執行，因此將不執行讀取命令add1_p1“38h”，而是將其儲存在佇列_1中。因此，佇列_rbn_p1變為“L”電平，這指示佇列_1不為空，並且快取記憶體器_rbn_p1變為“L”電平，這指示沒有資料準備好可供主機410從其獲取。
在階段#3，可以接收讀取命令add2_p0“38h”，並將在平面_0 310上執行該讀取命令。例如，圖5所示的讀取命令add2_p0“38h”可以包括平面_0管線讀取命令和相應的平面_0位址資訊。由於讀取命令add0_p0“38h”以及相應的讀取步驟在平面_0 310上被執行，因此將不執行讀取命令add2_p0“38h”，而是將其儲存在佇列_0中。因此，佇列_rbn_p0變為“L”電平，這指示佇列_0不為空。
在階段#4，在平面_0 310上由讀取命令add0_p0“38h”執行的讀取步驟完成，並且快取記憶體器_rbn_p0變為“H”電平，這指示儲存在由平面_0位址資訊定址的平面_0 310中的資料被快取記憶體到快取記憶體器_0 404中，並且快取記憶體器_0 404處於就緒狀態並且準備好被主機410存取。在一些實施例中，在平面_0 310上由讀取命令add0_p0“38h”執行的讀取步驟完成之後，如虛線所示，true_rbn_p0可以變為“H”電平。在其它實施例中，由於分別儲存在快取記憶體器_0 404和快取記憶體器_1 414中的讀取命令add2_p0“38h”和add1_p1“38h”是在讀取命令add0_p0“38h”被完全執行之後立即被執行的，因此，在平面_0 310上執行的放電步驟尚未完成，並且true_rbn_p0可以仍然處於“L”電平。在分別在平面_0和平面_1上執行讀取命令add2_p0“38h”和add1_p1“38h”之後，佇列_rbn_p0和佇列_rbn_p1再次變為“H”電平，這指示它們為空並準備好儲存讀取命令。此外，當在平面_1 311上執行讀取命令add1_p1“38h”時，true-rbn_p1變為“L”電平。因此，儘管讀取命令add2_p0“38h”和add1_p1“38h”是非同步接收的，但它們可以同步執行。
在階段#5，可以將佇列_0中快取記憶體的資料輸出到主機410，並且可以接收讀取命令add3_p1“38h”。例如，圖5所示的讀取命令add3_p1“38h”可以包括平面_1管線讀取命令和相應的平面_1位址資訊。由於讀取命令add2_p0“38h”和add1_p1“38h”分別在平面_0 310和平面_1上被執行，並相應地進行了讀取步驟，因此將不執行讀取命令add3_p1“38h”，而是將其儲存在佇列_1中。因此，佇列_rbn_p1變為“L”電平，這指示佇列_1不為空。
在階段#6，可以接收讀取命令add4_p0“38h”。例如，圖5所示的讀取命令add4_p0“38h”可以包括平面_0管線讀取命令和相應的平面_0位址資訊。由於讀取命令add2_p0“38h”和add1_p1“38h”分別在平面_0 310和平面_1上被執行，並相應地進行了讀取步驟，因此將不執行讀取命令add4_p0“38h”，而是將其儲存在佇列_0中。因此，佇列_rbn_p0變為“L”電平，這指示佇列_0不為空。在接收到讀取命令add4_p0“38h”之後，由於佇列_0將要對儲存在由平面_0位址資訊定址的平面_0中的資料進行快取記憶體並且不能被主機410存取，因此快取記憶體器_rbn_p0也變為“L”電平。
在階段#7，可以分別完成在平面_0 310和平面_1上由讀取命令add2_p0“38h”和add1_p1“38h”執行的讀取步驟，並且快取記憶體器_rbn_p0和快取記憶體器_rbn_p1可以處於“H”電平，這指示儲存在由平面_0位址資訊定址的平面_0 310中的資料和儲存在由平面_1位址資訊定址的平面_1 311中的資料被分別快取記憶體到快取記憶體器_0 404和快取記憶體器_1 414，並且快取記憶體器_0 404和快取記憶體器_1 414二者都處於就緒狀態並且準備好由主機410存取。在完成了由讀取命令add2_p0“38h”和add1_p1“38h”執行的讀取步驟之後，輸出並執行分別儲存在快取記憶體器_0 404和快取記憶體器_1 414中的讀取命令add4_p0“38h”和add3_p1“38h”，並且佇列_rbn_p0和佇列_rbn_p1變成處於“H”電平，這指示佇列_0和佇列_1為空並且準備好接收和儲存讀取命令。儘管讀取命令add4_p0“38h”和add3_p1“38h”是非同步接收的，但它們也可以同步執行。
在階段#8，可以將快取記憶體在佇列_0和佇列_1中的資料輸出到主機410。圖5示出了回應於讀取命令add1_p1“38h”而從平面_1 311讀取並被快取記憶體在佇列_1中的資料可以在回應於讀取命令add2_p0“38h”而從平面_0 310讀取並被快取記憶體在佇列_0中的資料之前被輸出。在一些實施例中，回應於讀取命令add2_p0“38h”而從平面_0 310讀取並被快取記憶體在佇列_0中的資料也可以在回應於讀取命令add1_p1“38h”而從平面_1 311讀取並被快取記憶體在佇列_1中的資料之前被輸出。
在階段#9，可以接收讀取命令addx_p0“3Dh”，並將在平面_0 310上執行該讀取命令。例如，圖5所示的讀取命令addx_p0“3Dh”可以包括平面_0管線讀取結束命令。在一些實施例中，讀取命令addx_p0“3Dh”不對應於任何位址資訊。由於讀取步驟分別在平面_0 310和平面_1 311上由讀取命令add4_p0“38h”和add3_p1“38h”執行，因此將不執行讀取命令addx_p0“3Dh”，而是將其儲存在佇列_0中。因此，佇列_rbn_p0變為“L”電平，其指示佇列_0不為空，並且快取記憶體器_rbn_p0變為“L”電平，其指示沒有資料準備好可供主機410從其獲取。
在階段#10，可以接收讀取命令add5_p1“38h”。例如，圖5所示的讀取命令add5_p1“38h”可以包括平面_1管線讀取命令和相應的平面_1位址資訊。由於讀取命令add4_p0“38h”和add3_p1“38h”分別在平面_0 310和平面_1上被執行，並相應地進行讀取步驟，因此將不執行讀取命令add5_p0“38h”，而是將其儲存在佇列_1中。因此，佇列_rbn_p1變為“L”電平，這指示佇列_1不為空。在接收到讀取命令add5_p1“38h”之後，由於快取記憶體器_1 414將要對在由讀取命令add3_p1“38h”執行的讀取步驟期間儲存在平面_1 311中的資料進行快取記憶體並且不能被主機410存取，因此快取記憶體器_rbn_p1也變為“L”電平。
在階段#11，可以分別完成由在平面_0和平面_1上由讀取命令add4_p0“38h”和add3_p1“38h”執行的讀取步驟，並且然後快取記憶體器_rbn_p0和快取記憶體器_rbn_p1變成處於“H”電平，這指示儲存在由平面_0位址資訊定址的平面_0 310中的資料和儲存在由平面_1位址資訊定址的平面_1 311中的資料被分別快取記憶體到快取記憶體器_0 404和快取記憶體器_1 414中，並且快取記憶體器_0 404和快取記憶體器_1 414二者都處於就緒狀態並且準備好由主機410存取。然後，可以分別在平面_0 310和平面_1 311上執行儲存在佇列_0中的讀取命令addx_p0“3Dh”和儲存在佇列_1中的讀取命令add5_p1“38h”。因此，佇列_rbn_p0和佇列_rbn_p1變成處於“H”電平，這指示佇列_0和佇列_1為空並準備好接收和儲存讀取命令。在讀取命令addx_p0“3Dh”在平面_0上被執行之後，沒有讀取命令被儲存在佇列_0中並且將被執行，可以在平面_0 310上完全執行放電步驟，並且true_rbn_p0此後變為“H”電平。
在階段#12，將在佇列_0和佇列_1中快取記憶體的資料輸出到主機410。圖5示出了回應於讀取命令add4_p0“38h”從平面_0 310讀取並被快取記憶體在佇列_0中的資料可以在回應於讀取命令add3_p1“38h”從平面_1 311讀取並被快取記憶體在佇列_1中的資料之前被輸出。在一些實施例中，回應於讀取命令add3_p1“38h”從平面_1 311讀取並被快取記憶體在佇列_1中的資料也可以在回應於讀取命令add4_p0“38h”從平面_0 310讀取並被快取記憶體在佇列_0中的資料之前被輸出。
在階段#13，接收讀取命令addx_p1“3Dh”，並將在平面_1 311上執行該讀取命令。例如，圖5所示的讀取命令addx_p1“3Dh”可以包括平面_1管線讀取結束命令。在一些實施例中，讀取命令addx_p1“3Dh”不對應於任何位址資訊。由於讀取步驟仍然正在由讀取命令add5_p1“38h”在平面_1 311上執行，因此將不執行讀取命令addx_p1“3Dh”，而是將其儲存在佇列_1中。因此，佇列_rbn_p1變為“L”電平，這指示佇列_1不為空，並且快取記憶體器_rbn_p1變為“L”電平，這指示佇列_1將對回應於讀取命令add5_p1“38h”從平面_1讀取的資料進行快取記憶體，並且沒有資料準備好可供主機410從其獲取。
在階段#14，由讀取命令add5_p1“38h”執行的讀取步驟完成，並且快取記憶體器_rbn_p1變為“H”電平，這指示儲存在由平面_1位址資訊定址的平面_1 311中的資料被快取記憶體到快取記憶體器_1 414中，並且快取記憶體器_1 414處於就緒狀態並且準備好被主機410存取。然後，在平面_1 311上執行儲存在佇列_1中的讀取命令addx_p1“3Dh”。因此，佇列_rbn_p1變為“H”電平，這指示佇列_1為空並準備接收好了和儲存讀取命令，並且true_rbn_1也變為“H”電平。
PAMPI讀取方案可用於不同的平面配置。表1列出了多平面快閃記憶體400的一些可能配置。多平面快閃記憶體400的面積成本向下增加，這表明快閃記憶體400採用的PAMPI處理越多，快閃記憶體400的成本越小。 表1
  兩個平面 四個平面 六個平面
可能的平面 配置 2路PAMPI 4路PAMPI 6路PAMPI
2路AMPI + 2路PAMPI 2路AMPI + 3路PAMPI
2路AMPI 4路AMPI 3路AMPI + 2路PAMPI
6路AMPI
因此，與傳統的AMPI讀取方案相比，根據本發明內容的一些實施例的PAMPI讀取方案可以具有大大降低的電路面積成本。此外，主機410不需要對準針對不同平面的讀取請求，這涉及主機410的額外固件複雜性和開銷。PAMPI讀取方案還可以大大提高隨機讀取性能。與AMPI讀取方案不同，PAMPI讀取方案不會受到不同平面之間的雜訊干擾，因為不同平面上的讀取步驟是在內部同步執行的。
圖6示出了根據本發明內容的一些實施例的示例性介面600的功能框圖。介面600可以實現偽非同步多平面讀取步驟。在一些實施例中，介面600可以是獨立的並且被佈置在主機410和SSD 400之間。例如，主機410可以是電腦，並且可以同步或非同步地發出第一平面管線命令和第二平面管線命令。在其它實施例中，介面600可以安裝在SSD 400中。例如，SSD 400可以是快閃記憶體，例如NAND快閃記憶體。在一些實施例中，快閃記憶體400可以在第一平面310和第二平面311上同步地執行讀取步驟。介面600可以包括第一儲存單元610（例如，第一記憶體）、第二儲存單元620（例如，第二記憶體）以及控制器630。在一實施例中，控制器630可以與I/O和邏輯控制器430不同。在另一個實施例中，控制器630以及I/O和邏輯控制器430可以包括在單個處理晶片中。在一些實施例中，第一儲存單元610可以與第二儲存單元620不同。在其它實施例中，第一儲存單元610和第二儲存單元620可以被包括在單個儲存單元中。例如，第一儲存單元610可以是佇列（例如，圖6所示的佇列_0），第二儲存單元620也可以是佇列（例如，圖6所示的佇列_1）。在各個實施例中，第一儲存單元610和第二儲存單元620中的至少一個可以包括在快閃記憶體400中。
第一儲存單元610可以被配置為接收和儲存從主機410發出的第一平面管線命令，並且將第一平面管線命令輸出到快閃記憶體400的第一平面（例如，平面_0 311）。例如，第一平面管線命令可以包括第一平面管線讀取命令（例如，add0_p0“38h”、add2_p0“38h”和add4_p0“38h”）和第一平面管線讀取結束命令（例如，addx_p0“3Dh”）。在一些實施例中，當第一儲存單元610不為空時，第一儲存單元610可以不再儲存第一平面管線命令。例如，第一儲存單元610可以單次儲存第一平面管線讀取命令或第一平面管線讀取結束命令。又例如，第一儲存單元610單次只能儲存第一平面管線讀取命令中的一個。
第二儲存單元620可以被配置為接收和儲存從主機410發出的第二平面管線命令，並將第二平面管線命令輸出到快閃記憶體400的第二平面（例如，平面_1 311）。例如，第二平面管線命令可以包括第二平面管線讀取命令（例如，add1_p1“38h”、add3_p1“38h”以及add5_p1“38h”）和第二平面管線讀取結束命令（例如，addx_p1“3Dh”）。在一些實施例中，當第二儲存單元620不為空時，第二儲存單元620可以不再儲存第二平面管線命令。例如，第二儲存單元620可以單次儲存第二平面管線讀取命令或第二平面管線讀取結束命令。又例如，第二儲存單元620單次只能儲存第二平面管線讀取命令中的一個。
控制器630可以電性連接到第一儲存單元610和第二儲存單元620，並且被配置為當沒有讀取步驟在快閃記憶體400的第一平面310和第二平面311上執行時，將第一平面管線命令輸出到第一平面310，並且將第二平面管線命令輸出到第二平面311。例如，當接收到信號“平面_0上的讀取步驟”指示沒有讀取步驟在快閃記憶體400的平面_0 310上執行，以及信號“平面_1上的讀取步驟”指示沒有讀取步驟在快閃記憶體400的平面_1 311上沒執行時，控制器630可以控制第一儲存單元610中儲存的第一平面管線命令和第二儲存單元620中儲存的第二管線命令分別被同步輸出到平面_0 310和平面_1 311上以及在其上執行。在一些實施例中，控制器630可以包括及閘極633，其可以接收信號“平面_0上的讀取步驟”和“平面_1上的讀取步驟”，並且當信號“平面_0上的讀取步驟”指示沒有讀取步驟在快閃記憶體400的平面_0 310上執行（例如，信號“平面_0上的讀取步驟”處於“H”電平）並且信號“平面_1上的讀取步驟”指示沒有讀取步驟在快閃記憶體400的平面_1 311上執行（例如，信號“平面_1上的讀取步驟”處於“H”電平）時，控制儲存在第一儲存單元610中的第一平面管線命令和儲存在第二儲存單元620中的第二管線命令，分別被同步輸出到平面_0 310和平面_1 311上以及在其上執行。
在一些實施例中，控制器630還可以包括第一開關631和/或第二開關632。例如，第一開關631的一端可以電性連接到第一儲存單元610，以及另一端電性連接到主機410，以接收第一平面管線命令；並且第二開關632的一端可以電性連接到第二儲存單元620，以及另一端電性連接到主機410，以接收第二平面管線命令。在第一儲存單元610為空之後第一開關631可以閉合，例如透過接收處於“H”電平的佇列_rbn_p0，以及第一平面管線命令，第一平面管線讀取命令中的任一個（例如，add0_p0“38h”、add2_p0“38h”和add4_p0“38h”）或第一平面管線讀取結束命令（例如，addx_p0“3Dh”）可以儲存在第一儲存單元610中。在第二儲存單元620為空之後第二開關632可以閉合，例如透過接收處於“H”電平的佇列_rbn_p1，以及第二平面管線命令，第二平面管線讀取命令中的任一個（例如，add1_p1“38h”、add3_p1“38h”和add5_p1“38h”）或第二平面管線讀取結束命令（例如，addx_p1“3Dh”）可以儲存在第二儲存單元620中。
在根據本發明內容的各種實施例中，介面600的控制器630可以包括被配置為結合軟體或不結合軟體來執行本文描述的功能和過程的電路。在各種示例中，控制器630可以是數位訊號處理器（DSP）、專用積體電路（ASIC）、可程式設計邏輯元件（PLD）、現場可程式設計閘陣列（FPGA）、數位增強電路或相當的設備或它們的組合。在根據本發明內容的一些其它實施例中，控制器630可以是中央處理單元（CPU），其被配置為執行程式指令以執行本文描述的各種功能和過程。
介面600可以可選地包括其它元件，例如輸入和輸出設備，附加或信號處理電路等。因此，介面600可能能夠執行其它附加功能，例如執行應用程式，以及處理另外的通信協議。
圖7示出了根據本發明內容的一些實施例的示例性方法700的流程圖。方法700可以將從主機410同步或非同步發出的命令同步輸出到多平面快閃記憶體400。在各種實施例中，所示方法700的一些步驟可以並存執行或以與所示順序不同的循序執行，可以被其它方法步驟代替，或者可以被省略。還可以根據需要執行其它方法步驟。方法700的各方面可以由電子設備來實現，例如在前述附圖中示出和針對前述附圖描述的介面600。
在步驟710處，第一儲存單元610可以接收和儲存從主機410發出的第一平面管線命令。例如，第一平面管線命令可以包括第一平面管線讀取命令（例如，add0_p0“38h”、add2_p0“38h”和add4_p0“38h”）和第一平面管線讀取結束命令（例如，addx_p0“3Dh”）。在一些實施例中，第一儲存單元610可以單次儲存第一平面管線讀取命令或第一平面管線讀取結束命令。在其它實施例中，第一儲存單元610單次只能儲存第一平面管線讀取命令中的一個。
在步驟720處，第二儲存單元620可以接收和儲存從主機410發出的第二平面管線命令。例如，第二平面管線命令可以包括第二平面管線讀取命令（例如，add1_p1“38h”、add3_p1“38h”以及add5_p1“38h”）和第二平面管線讀取結束命令（例如，addx_p1“3Dh”）。在一些實施例中，第二儲存單元620可以單次儲存第二平面管線讀取命令或第二平面管線讀取結束命令。在其它實施例中，第二儲存單元610單次只能儲存第二平面管線讀取命令中的一個。在圖7所示的示例中，步驟710之後是步驟720。在一些實施例中，步驟710可以在步驟720之後，即，在儲存第二平面管線命令之後儲存第一平面管線命令。在其它實施例中，步驟710和步驟720可以被同步執行，即，將第一和第二平面管線命令分別同步儲存在第一記憶體和第二記憶體中。
在步驟730處，當沒有讀取步驟在快閃記憶體400的第一平面310和第二平面311上執行時，可以將儲存在第一儲存單元610中的第一平面管線命令和儲存在第二儲存單元620中的第二平面管線命令同步輸出到快閃記憶體400的第一平面310（即，平面_0 310）和第二平面311（即，平面_1 311）並在其上執行。例如，第一平面管線命令和第二平面管線命令可以被同步地輸出到第一平面310和第二平面311並在其上執行，而不管它們是否由主機410同步或非同步發出以及在第一儲存單元610和第二儲存單元620中同步還是非同步接收。在一些實施例中，在第一儲存單元610為空之後，可以將第一平面管線命令儲存在第一儲存單元610中。在其它實施例中，在第二儲存單元620為空之後，可以將第二平面管線命令儲存在第二儲存單元620中。
本文描述的過程和功能可以被實現為一種電腦程式，當由一個或多個處理器執行時，該電腦程式可以使一個或多個處理器執行相應的過程和功能。該電腦程式可以被儲存或分佈在合適的介質上，例如與其它硬體一起提供或作為其一部分提供的光學儲存介質或固態介質。該電腦程式還可以以其它形式分發，例如經由網路或其它有線或無線電信系統。例如，可以獲取電腦程式並將其載入到裝置中，包括透過物理介質或分散式系統（包括例如從連接到網路的伺服器）來獲取電腦程式。
可以從提供程式指令的電腦可讀介質存取電腦程式，該程式指令供電腦或任何指令執行系統使用或與其結合使用。電腦可讀介質可以包括儲存、傳送、傳播或傳輸電腦程式以供指令執行系統、裝置或設備使用或與其結合使用的任何裝置。該電腦可讀介質可以是磁性、光學、電子、電磁、紅外或半導體系統（或裝置或設備）或傳播介質。電腦可讀介質可以包括電腦可讀非暫時性儲存介質，例如半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、磁片和光碟等。電腦可讀非暫時性儲存介質可以包括所有類型的電腦可讀介質，包括磁儲存介質、光儲存介質、快閃記憶體介質和固態儲存介質。
在本發明的其中一些實施例中，提供一種介面，其位於一主機和一多平面快閃記憶體之間，包括一第一儲存單元，其被配置為接收和儲存從所述主機發出的一第一平面管線命令，並且將所述第一平面管線命令輸出到所述快閃記憶體的一第一平面，一第二儲存單元，其被配置為接收和儲存從所述主機發出的一第二平面管線命令，並且將所述第二平面管線命令輸出到所述快閃記憶體的一第二平面，以及一控制器，其電性連接到所述第一儲存單元和所述第二儲存單元，並且被配置為當沒有一讀取步驟在所述快閃記憶體的所述第一平面和所述第二平面上執行時，將所述第一平面管線命令輸出到所述第一平面，並且將所述第二平面管線命令輸出到所述第二平面。
在本發明的其中一些實施例中，所述第一平面管線命令包括一第一平面管線讀取命令和一第一平面管線讀取結束命令。
在本發明的其中一些實施例中，所述第一儲存單元被配置為單次儲存所述第一平面管線讀取命令或所述第一平面管線讀取結束命令。
在本發明的其中一些實施例中，所述第一儲存單元被配置為單次只儲存所述第一平面管線讀取命令中的一者。
在本發明的其中一些實施例中，所述控制器包括一第一開關，所述第一開關的一端電性連接到所述第一儲存單元，並且所述第一開關的另一端電性連接到所述主機，以用於接收所述第一平面管線命令，並且在所述第一儲存單元為空之後閉合。
在本發明的其中一些實施例中，所述第一儲存單元是一佇列。
在本發明的其中一些實施例中，所述快閃記憶體是NAND快閃記憶體。
在本發明的其中一些實施例中，所述快閃記憶體在所述第一平面和所述第二平面上同步執行一讀取步驟。
在本發明的其中一些實施例中，所述主機非同步地發出所述第一平面管線命令和所述第二平面管線命令。
在本發明的其中一些實施例中，所述第一儲存單元和所述第二儲存單元構成單個記憶體。
在本發明的其中一些實施例中，提供一種用於將從一主機發出的命令輸出到一多平面快閃記憶體的方法，包括將從所述主機發出的一第一平面管線命令和一第二平面管線命令分別儲存在一第一儲存單元和一第二儲存單元中，以及當沒有一讀取步驟在所述快閃記憶體的一第一平面和一第二平面上執行時，將所述第一平面管線命令和所述第二平面管線命令分別輸出到所述快閃記憶體的所述第一平面和所述第二平面。
在本發明的其中一些實施例中，所述第一平面管線命令包括一第一平面管線讀取命令和一第一平面管線讀取結束命令。
在本發明的其中一些實施例中，所述第一儲存單元被配置為單次儲存所述第一平面管線讀取命令或所述第一平面管線讀取結束命令。
在本發明的其中一些實施例中，所述第一儲存單元被配置為單次只儲存所述第一平面管線讀取命令中的一者。
在本發明的其中一些實施例中，在所述第一儲存單元為空之後，將所述第一平面管線命令儲存在所述第一儲存單元中。
在本發明的其中一些實施例中，所述第一儲存單元是一佇列。
在本發明的其中一些實施例中，所述快閃記憶體是NAND快閃記憶體。
在本發明的其中一些實施例中，所述快閃記憶體在所述第一平面和所述第二平面上同步執行讀取步驟。
在本發明的其中一些實施例中，所述主機非同步地發出所述第一平面管線命令和所述第二平面管線命令。
在本發明的其中一些實施例中，所述第一儲存單元和所述第二儲存單元構成單個記憶體。
綜上所述，結合以上說明書與圖式，本發明的其中一特徵在於，根據本發明內容的一些實施例，可以提出偽非同步多平面獨立（Pseudo-asynchronous multiplanar independent reading，PAMPI）讀取方案。在偽非同步多平面獨立讀取方案中，可以由主機同步或非同步發出的第一平面管線命令和第二平面管線命令可以在多平面快閃記憶體的第一平面和第二平面上同步執行。根據本發明內容的一些實施例，可以提出介面以實現偽非同步多平面讀取步驟。例如，該介面可以設置在主機和多平面快閃記憶體之間。在其它實施例中，當在第一平面和/或第二平面上執行讀取步驟時，介面可以儲存第一平面管線命令和第二平面管線命令，並且將第一平面管線命令和第二平面管線命令同步輸出到第一平面和第二平面。因此，可以在第一平面和第二平面上同步執行第一和第二平面管線命令，即使這些命令是由主機非同步發出的。
圖5示出了示例性時序圖，其示出了根據本發明內容的示例性實施例的偽非同步多平面獨立（PAMPI）讀取方案。在偽非同步多平面獨立讀取方案中，可以在SSD 400上同步執行讀取命令，這些讀取命令可以被發出以從主機410同步或非同步地在不同的平面上執行。例如，當在平面_0 310和/或平面_1 311上執行讀取步驟時，將要在平面_0 310和平面_1 311上執行的同步或非同步讀取命令可以分別儲存在不同的儲存單元中，例如，佇列_0和佇列_1，然後當在平面_0 310和平面_1 311上沒有執行讀取步驟時，將要在平面_0 310和平面_1 311上執行的同步或非同步讀取命令輸出到平面_0和平面_1 311並在平面_0和平面_1 311上同步執行。
與傳統的AMPI讀取方案相比，根據本發明內容的一些實施例的PAMPI讀取方案可以具有大大降低的電路面積成本。此外，主機410不需要對準針對不同平面的讀取請求，這涉及主機410的額外固件複雜性和開銷。PAMPI讀取方案還可以大大提高隨機讀取性能。與AMPI讀取方案不同，PAMPI讀取方案不會受到不同平面之間的雜訊干擾，因為不同平面上的讀取步驟是在內部同步執行的。
本文描述的過程和功能可以被實現為一種電腦程式，當由一個或多個處理器執行時，該電腦程式可以使一個或多個處理器執行相應的過程和功能。該電腦程式可以被儲存或分佈在合適的介質上，例如與其它硬體一起提供或作為其一部分提供的光學儲存介質或固態介質。該電腦程式還可以以其它形式分發，例如經由網路或其它有線或無線電信系統。例如，可以獲取電腦程式並將其載入到裝置中，包括透過物理介質或分散式系統（包括例如從連接到網路的伺服器）來獲取電腦程式。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
前述概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本發明內容的方面。本領域技術人員應該理解，他們可以容易地將本發明內容用作設計或修改其它過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本發明內容的精神和範圍，並且在不脫離本發明內容的精神和範圍的情況下，他們可以進行各種改變、替換和變更。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100: 110:矽基底 120:下氧化物絕緣層 130:浮置閘極 140:上氧化物絕緣層 150:控制閘極 160:源極 170:汲極 200:NAND塊 210:串 220:地選擇線（GSL）電晶體 230:串選擇線（SSL）電晶體 240:頁 250:公共源極線 260:地選擇線 270:位元線 280:串選擇線 290:字元線 300:NAND裸晶 310:平面_0 311:平面_1 400:SSD 401:行解碼器 402:列解碼器 403:頁面寄存器 404:快取記憶體器_0 410:主機 411:行解碼器 412:列解碼器 413:頁面寄存器 414:快取記憶體器_1 420:主機匯流排 430:I/O和邏輯控制器 440:週邊電路 600:介面 610:第一儲存單元 620:第二儲存單元 630:控制器 631:第一開關 632:第二開關 633:閘極 700:方法 710:步驟 720:步驟 730:步驟 add0_p0:位址資訊 add0_p1:位址資訊 true_rbn_p0:電平 true_rbn_p1:電平 add0_p0 38h:讀取命令 add1_p1 38h:讀取命令 add2_p0 38h:讀取命令 add3_p1 38h:讀取命令 add4_p0 38h:讀取命令 add5_p1 38h:讀取命令 addx_p0 3Dh:讀取命令
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。 當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明內容的各方面。注意的是，根據業界中的標準實踐，各種特徵沒有按比例繪製。事實上，為了論述的清楚，各種特徵的尺寸可以任意增加或減少。 圖1示出了根據本發明內容的一些實施例的示例性NAND快閃記憶體單元。 圖2示出了根據本發明內容的一些實施例的示例性NAND快閃記憶體塊。 圖3示出了根據本發明內容的一些實施例的示例性多平面NAND快閃記憶體裸晶。 圖4示出了根據本發明內容的一些實施例的示例性固態硬碟（SSD）。 圖5示出了說明根據本發明內容的一些實施例的偽非同步多平面讀取步驟的示例性時序圖。 圖6示出了根據本發明內容的一些實施例的實現偽非同步多平面讀取步驟的示例性介面的功能框圖。 圖7示出了根據本發明內容的一些實施例的示例性方法的流程圖。 當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。 將參考附圖描述本發明內容的實施方式。
add0_p0:位址資訊
add0_p1:位址資訊
true_rbn_p0:電平
true_rbn_p1:電平
add0_p0 38h:讀取命令
add1_p1 38h:讀取命令
add2_p0 38h:讀取命令
add3_p1 38h:讀取命令
add4_p0 38h:讀取命令
add5_p1 38h:讀取命令
addx_p0 3Dh:讀取命令

Claims (20)

  1. 一種介面，其位於一主機和一多平面快閃記憶體之間，包括： 一第一儲存單元，其被配置為接收和儲存從所述主機發出的一第一平面管線命令，並且將所述第一平面管線命令輸出到所述快閃記憶體的一第一平面； 一第二儲存單元，其被配置為接收和儲存從所述主機發出的一第二平面管線命令，並且將所述第二平面管線命令輸出到所述快閃記憶體的一第二平面；以及 一控制器，其電性連接到所述第一儲存單元和所述第二儲存單元，並且被配置為當沒有一讀取步驟在所述快閃記憶體的所述第一平面和所述第二平面上執行時，將所述第一平面管線命令輸出到所述第一平面，並且將所述第二平面管線命令輸出到所述第二平面。
  2. 根據請求項1所述的介面，其中，所述第一平面管線命令包括一第一平面管線讀取命令和一第一平面管線讀取結束命令。
  3. 根據請求項2所述的介面，其中，所述第一儲存單元被配置為單次儲存所述第一平面管線讀取命令或所述第一平面管線讀取結束命令。
  4. 根據請求項2所述的介面，其中，所述第一儲存單元被配置為單次只儲存所述第一平面管線讀取命令中的一者。
  5. 根據請求項1所述的介面，其中，所述控制器包括一第一開關，所述第一開關的一端電性連接到所述第一儲存單元，並且所述第一開關的另一端電性連接到所述主機，以用於接收所述第一平面管線命令，並且在所述第一儲存單元為空之後閉合。
  6. 根據請求項1所述的介面，其中，所述第一儲存單元是一佇列。
  7. 根據請求項1所述的介面，其中，所述快閃記憶體是NAND快閃記憶體。
  8. 根據請求項1所述的介面，其中，所述快閃記憶體在所述第一平面和所述第二平面上同步執行一讀取步驟。
  9. 根據請求項1所述的介面，其中，所述主機非同步地發出所述第一平面管線命令和所述第二平面管線命令。
  10. 根據請求項1所述的介面，其中，所述第一儲存單元和所述第二儲存單元構成單個記憶體。
  11. 一種用於將從一主機發出的命令輸出到一多平面快閃記憶體的方法，包括： 將從所述主機發出的一第一平面管線命令和一第二平面管線命令分別儲存在一第一儲存單元和一第二儲存單元中；以及 當沒有一讀取步驟在所述快閃記憶體的一第一平面和一第二平面上執行時，將所述第一平面管線命令和所述第二平面管線命令分別輸出到所述快閃記憶體的所述第一平面和所述第二平面。
  12. 根據請求項11所述的方法，其中，所述第一平面管線命令包括一第一平面管線讀取命令和一第一平面管線讀取結束命令。
  13. 根據請求項12所述的方法，其中，所述第一儲存單元被配置為單次儲存所述第一平面管線讀取命令或所述第一平面管線讀取結束命令。
  14. 根據請求項12所述的方法，其中，所述第一儲存單元被配置為單次只儲存所述第一平面管線讀取命令中的一者。
  15. 根據請求項11所述的方法，其中，在所述第一儲存單元為空之後，將所述第一平面管線命令儲存在所述第一儲存單元中。
  16. 根據請求項11所述的方法，其中，所述第一儲存單元是一佇列。
  17. 根據請求項11所述的方法，其中，所述快閃記憶體是NAND快閃記憶體。
  18. 根據請求項11所述的方法，其中，所述快閃記憶體在所述第一平面和所述第二平面上同步執行讀取步驟。
  19. 根據請求項11所述的方法，其中，所述主機非同步地發出所述第一平面管線命令和所述第二平面管線命令。
  20. 根據請求項11所述的方法，其中，所述第一儲存單元和所述第二儲存單元構成單個記憶體。
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