CN109712660B - 存储器件及其控制方法 - Google Patents

Abstract

本文提供的存储器件可以包括无效位电路和单元阵列。在用于控制这种存储器件的方法中，无效位电路可以从存储器控制器接收无效控制命令，以将无效位数据更新到彼此不同的第一状态和第二状态中的一个，无效位电路可以从存储器控制器接收读控制命令，并且当无效位数据处于第一状态时可以提供无效信号，当无效位数据处于第二状态时无效位电路可以发送数据请求，并且单元阵列可以接收数据请求并提供数据。

Description

存储器件及其控制方法

相关申请的交叉引用

本申请要求于2017年10月25日在韩国知识产权局提交的韩国专利申请No.10-2017-0139414的优先权，在此通过引用并入其全部内容以用于所有目的。

技术领域

本公开涉及存储器件及其控制方法。

背景技术

在利用非易失性存储器的系统中，在保留块的有效数据的同时进行覆写(overwrite)可能是不可行或不可能的，并且在写入新数据时可能发生大量开销。

为了克服这些结构性限制，对于一些系统，在写入操作中，使用一种用于在新位置写入数据并管理逻辑地址和物理地址之间的映射的方法来改善性能。

例如，当接收到数据删除命令时，针对该数据删除命令并不删除实际数据，而是仅删除映射数据。实际数据可以原样保留在物理地址处。当重复这种删除时，在非易失性存储器件上(例如，在不同的物理地址处)可能存在同一逻辑地址的各种版本的数据。

如果有人例如怀有恶意目的而试图通过异常路径来访问被擦除的数据，则可能无法阻止访问存储在一个或多个不同物理地址处的实际数据。一些系统提供了安全文件擦除命令，其通过与主机应用协作擦除被擦除文件的剩余旧数据来防止访问。

为了在安全文件擦除操作时查找和删除旧数据，在针对整个区域的物理地址检查逻辑地址的映射之后，需要执行单独承载有效数据的处理。这成为了存储器件的开销。

发明内容

本公开的各方面可以提供能够阻止对旧数据的访问的存储器件。

本公开的各方面提供了用于控制能够阻止对旧数据的访问的存储器件的方法。

然而，本公开的各方面不限于本文所阐述的内容。通过参考下面给出的本发明构思的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加显而易见。

根据本发明构思的一个方面，可以提供一种存储器件。所述存储器件可以包括无效位电路和单元阵列。无效位电路可以被配置为从存储器控制器接收无效控制命令，并且可以被配置为将无效位数据更新到彼此不同的第一状态和第二状态中的一个。所述无效位电路可以被配置为从所述存储器控制器接收读控制命令，并且可以被配置为当所述无效位数据处于第一状态时提供无效信号，以及所述无效位电路可以被配置为当所述无效位数据处于第二状态时向所述单元阵列发送数据请求。所述单元阵列可以被配置为接收所述数据请求并提供数据。

根据本发明构思的另一方面，可以提供一种存储器件，包括：存储器控制器，被配置为从主机接收第一命令和地址信号；地址解码器，从所述存储器控制器接收第二地址信号；字线和串选择线，连接到所述地址解码器；无效位电路，连接到所述字线和所述串选择线，并被配置为从所述存储器控制器接收控制命令，所述无效位电路还被配置为根据所述控制命令更新无效位数据以及根据所述无效位数据阻止数据的读操作；以及单元阵列，连接到所述字线和所述串选择线，并存储数据。

根据本发明构思的又一方面，提供了一种存储器件，包括：处理核；非易失性存储器；存储器模块；以及总线，所述总线将所述处理核、所述易失性存储器、所述存储器模块和所述主机相连，其中，所述存储器模块包括存储器控制器和无效位电路，所述存储器控制器从所述主机接收命令，所述无效位电路从所述存储器控制器接收控制命令，根据所述控制命令更新无效位数据，并根据所述无效位数据阻止所述主机的命令。

根据本发明构思的一个方面，提供了一种用于控制存储器件的方法，所述方法包括：从主机接收安全文件擦除命令，将无效位数据更新到彼此不同的第一状态和第二状态中的一个，从所述主机接收读命令，检查所述无效位数据，并且在所述无效位数据处于第一状态时提供无效信号，并在所述无效位数据处于不同于第一状态的第二状态时提供数据。

附图说明

通过参照附图详细描述所提供的本发明构思的示例实施例，本公开的以上和其他方面和特征将变得更清楚，在附图中：

图1是示出了根据本发明构思的一些实施例的存储器件的框图；

图2是示例性地示出了图1的单元阵列是三维设置的实施例的透视图；

图3是图2的单元阵列的等效电路图；

图4是示出了向其应用图1的存储器件的存储系统的框图；

图5是示出了根据本发明构思的一些实施例的存储器件的框图；

图6是示出了根据本发明构思的一些实施例的存储器件的框图；

图7是示出了根据本发明构思的一些实施例的用于控制存储器件的方法的流程图；

图8是详细示出了图7的根据一些实施例的用于控制存储器件的方法的更新序列的流程图；

图9是详细示出了图7的根据一些实施例的用于控制存储器件的方法的更新序列的流程图；以及

图10是详细示出了图7的根据一些实施例的用于控制存储器件的方法的读序列的流程图。

具体实施方式

通过参考以下优选实施例的详细描述和附图，可以更容易地理解本发明构思的优点和特征及其实现方法。然而，本发明构思可以以许多不同的形式来实施，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开全面和完整，并且将本发明构思完全传达给本领域技术人员，并且本申请的范围由所附权利要求限定。在附图中，为了清楚起见，可以放大各层和各区域的厚度。

在下文中，将参考图1到图3描述根据本发明构思的一些实施例的存储器件。

图1是示出了根据本发明构思的一些实施例的存储器件的框图，并且图2是示出了图1的单元阵列是三维设置的实施例的透视图。图3是图2的单元阵列的等效电路图。

参考图1，第一存储器件20可以连接到主机10。主机10可以控制第一存储器件20的数据处理操作(例如，读操作、写操作、安全文件擦除操作)。

根据实施例，主机10可以被提供为但不限于：主处理器、集成电路(1C)、母板、片上系统(SoC)、应用处理器(AP)、移动AP、网络服务器、数据服务器或数据库服务器。

根据本发明构思的一些实施例的第一存储器件20可以包括存储器控制器100、地址解码器300、无效位电路200、单元阵列400、页缓冲器600和数据I/O电路500。

存储器控制器100可以从主机10接收命令(CMD)和地址信号(ADDR)。存储器控制器100可以基于命令(CMD)和地址信号(ADDR)生成行地址信号(RADDR)和列地址信号(CADDR)，并且可以基于行地址信号(RADDR)和列地址信号(CADDR)操作包括在单元阵列400中的存储单元阵列。

具体地，存储器控制器100可以将行地址信号(RADDR)传送到地址解码器300，并且可以将列地址信号(CADDR)传送到数据I/O电路500。

此外，存储器控制器100可以基于命令(CMD)生成控制命令(CTRL CMD)。存储器控制器100可以向无效位电路200发送控制命令(CTRL CMD)。

举例说明，存储器控制器100从主机接收的命令(CMD)可以是读命令、写命令和/或安全文件擦除命令中的一个。

读命令可以是读取存储在单元阵列400中指定的逻辑地址中的数据(DATA)的命令，并且写命令可以是将数据(DATA)写入单元阵列400中指定的逻辑地址的命令。

安全文件擦除命令可以是删除存储在单元阵列400中指定的逻辑地址中的数据(DATA)的命令。

地址解码器300可以从存储器控制器100接收行地址信号(RADDR)。地址解码器300可以选择性地对行地址信号(RADDR)进行解码以选择性地将与命令(CMD)相对应的电压施加到串选择线(SSL)、字线(WL)和地选择线(GSL)上。也就是说，地址解码器300可以在行地址信号(RADDR)中确定是否将电压施加到串选择线(SSL)、字线(WL)和地选择线(GSL)之一上。

串选择线(SSL)、字线(WL)和地选择线(GSL)可以被地址解码器300、无效位电路200和单元阵列400共享。也就是说，可以针对串选择线(SSL)、字线(WL)和地选择线(GSL)中的每一个连接地址解码器300、无效位电路200和单元阵列400。

单元阵列400中可以包括多个存储单元，并且数据比特可以存储在每个存储单元中。每个存储单元可以是存储单个数据比特的单级单元(SLC)、存储两比特数据的多级单元(MLC)和存储三比特数据的三级单元(TLC)中的一个。然而，本公开并不限于此。

响应于列地址信号(CADDR)，数据I/O电路500通过多个位线(例如，图2的BL1至BL3)从连接到字线(WL)之一的存储单元接收数据(DATA)。

在本发明构思的一些实施例中，单元阵列400可以设置为二维结构或三维结构。稍后将参考图2和图3描述单元阵列400是三维设置的实施例。

参考图2，在垂直于基板(SUB)的方向上形成单元阵列400。在基板(SUB)上形成了n+掺杂区。栅电极层和绝缘层可以交替地沉积在基板(SUB)上。此外，电荷存储层可以形成在栅电极层和绝缘层之间

当垂直地图案化栅电极层和绝缘层时，形成了V形柱。柱可以穿过栅电极层和绝缘层，并且可以连接到基板(SUB)。柱的外部O可以由沟道半导体制成，内部I可以由诸如氧化硅的绝缘材料制成。

栅电极层可以连接到地选择线(GSL)、多个字线(WL1到WL8)和串选择线(SSL)。柱可以连接到多个位线(BL1至BL3)。

在图2中，单元阵列400被示出为包括地选择线(GSL)、串选择线(SSL)、八个字线(WL1、WL2、...、WL8)和三个位线(BL1、BL2和BL3)，但是与这个示例相比，线的数量可以更多或更少。

参考图3，在单元阵列400中，在位线(BL1、BL2和BL3)与公共源极线(CSL)之间连接有单元串(NS11到NS33)。每个单元串(例如，NS11)包括串选择晶体管(SST)、多个存储单元(MC1、MC2、...、MC8)和地选择晶体管(GST)。

串选择晶体管(SST)连接到串选择线(SSL1、SSL2和SSL3)。多个存储单元(MC1、MC2、...、MC8)分别连接到对应的字线(WL1、WL2、...、WL8)。地选择晶体管(GST)连接到地选择线(GSL1、GSL2和GSL3)。串选择晶体管(SST)连接到位线(BL)，并且地选择晶体管(GST)连接到公共源极线(CSL)。

串选择晶体管(SST)连接到串选择线(SSL1、SSL2和SSL3)。多个存储单元(MC1、MC2、...、MC8)分别连接到对应的字线(WL1、WL2、...、WL8)。地选择晶体管(GST)连接到地选择线(GSL1、GSL2和GSL3)。串选择晶体管(SST)连接到位线(BL)，并且地选择晶体管(GST)连接到公共源极线(CSL)。

再次参考图1，单元阵列400中可以包括多个存储单元，并且数据比特可以存储在每个存储单元中。每个存储单元可以是存储单个数据比特的单级单元(SLC)、存储两比特数据的多级单元(MLC)和存储三比特数据的三级单元(TLC)中的一个。

响应于列地址信号(CADDR)，数据I/O电路500可以通过多个位线(图2的BL1到BL3)从连接到字线(WL)之一的单元阵列400中的存储单元接收数据。

页缓冲器600可以临时存储单元阵列400和数据I/O电路500之间的数据(DATA)。也就是说，页缓冲器600可以从单元阵列400接收数据(DATA)。页缓冲器600可以连续存储数据(DATA)，直到它从存储器控制器100接收到读信号为止。当从存储器控制器100接收到读信号时，页缓冲器600可以向数据I/O电路500发送数据(DATA)。

页缓冲器600可以经由位线连接到单元阵列400。页缓冲器600可以临时存储要在所选页中编程的数据或从所选页读取的数据。

页缓冲器600可以包括多个锁存器。例如，页缓冲器600可以包括高速缓存锁存器、LSB锁存器、CSB锁存器、MSB锁存器和感测锁存器。当数据(DATA)被输入到单元阵列400或从单元阵列400输出时，高速缓存锁存器可以临时存储数据(DATA)。感测锁存器可以在读操作时检测存储单元的数据(DATA)。LSB锁存器可以在写操作时存储LSB数据。在MSB锁存器的情况下，可以在写操作时存储MSB数据。在CSB锁存器的情况下，可以在写操作时存储CSB数据。与各个数据相对应的LSB锁存器、CSB锁存器和MSB锁存器分别是目标锁存器。

数据I/O电路500可以经由数据线在内部连接到页缓冲器600，并且可以经由I/O线在外部连接到存储器控制器100。数据I/O电路500可以在写操作时从存储器控制器100接收数据(DATA)，并且可以向页缓冲器600发送数据。此外，数据I/O电路500可以向存储器控制器100提供数据(DATA)，该数据(DATA)可以是在读操作时从页缓冲器600提供的。

由于现有存储器件的擦除命令可以删除逻辑地址中的数据(DATA)，所以删除了逻辑地址和物理地址的映射数据，而不删除物理地址中的数据(DATA)。也就是说，尽管在主机10级别指定的逻辑地址中的数据(DATA)似乎已被删除，但是实际上数据(DATA)仍然可以存在于单元阵列400的物理地址中。

由于单元阵列400具有非易失性存储器的特性，因此已经使用了这种方法。也就是说，由于非易失性存储器可以以块为单位而不是以文件为单位删除数据，因此可能需要相对长的时间段来选择性地删除物理地址中存在的数据。因此，在现有存储器件中，使用了在单元阵列400内部的存储空间充足的前提下暂停删除实际数据的方法。在这种方法中，删除逻辑地址和物理地址的映射数据以加快存储器件的操作速度，然后，在之后的空闲时段选择性地删除剩余的旧数据。

备选地，也可以使用一种用于使用安全文件擦除来删除所有剩余旧数据的方法，但是在该方法中，在搜索和删除整个旧数据并将有效数据收集在一起的过程中可能会出现非常大的开销。

根据本发明构思的一些实施例的第一存储器件20可以使用无效位电路200以文件为单位来实现快速的安全文件擦除。

无效位电路200可以从存储器控制器100接收控制命令(CTRL CMD)。控制命令(CTRL CMD)可以根据存储器控制器100从主机10接收的命令(CMD)而变化。

具体地，当接收到安全文件擦除命令或写命令时，存储器控制器100可以生成无效控制命令并将无效控制命令发送到无效位电路200。

上述无效控制命令可以包括无效数据设置命令和无效数据清除命令。当接收到安全文件擦除命令时，存储器控制器100可以向无效位电路200发送上述无效数据设置命令，并且当接收到写命令时，存储器控制器100可以向无效位电路200发送无效数据清除命令。

当接收到读命令时，存储器控制器100可以生成读控制命令并将读控制命令发送到无效位电路200。

无效位电路200中可以包括无效位数据210。具体地，无效位数据210可以分别针对每个串选择线(SSL)和每个字线(WL)存在。无效位数据210可以存储关于每个串选择线(SSL)和相应字线(WL)的内部数据是否无效的信息。

具体地，无效位数据210可以包括关于哪个存储单元数据无效的信息。这里，术语“无效”是指需要阻止数据读取的状态。也就是说，无效位数据210可以是用于阻止对旧数据的访问以防止剩余的旧数据泄漏的标记。

如果与特定地址信息相对应的数据(DATA)无效，则该情况可以表示为第一状态，并且如果数据(DATA)有效，则该情况可以表示为第二状态。无效位数据210可以具有表格格式。也就是说，它可以表示为第一状态或第二状态以与物理地址信息相对应。

此时，第一状态和第二状态可以由单个比特“1”或“0”表示。当然，也可以相反地表示第一状态和第二状态。由于前述单比特表示仅是示例，因此根据本发明构思的一些实施例的存储器件不限于此。

在从存储器控制器100接收到无效数据设置命令时，无效位电路200可以将针对对应物理地址的无效位数据210更新到第一状态。

相反，当无效位电路200从存储器控制器100接收到无效数据清除命令时，无效位电路200可以将针对对应物理地址的无效位数据210更新到第二状态。

也就是说，当从主机10接收到安全文件擦除命令时，无效位数据210可以被更新到第一状态，并且当接收到写命令时，无效位数据210可以被更新到第二状态。

当无效位电路200从存储器控制器100接收到读控制命令时，无效位电路200可以使用无效位数据210来确定用作读操作的目标的数据(DATA)是否无效。具体地，当无效位数据210处于第一状态时，数据(DATA)可以是无效的，并且当无效位数据210处于第二状态时，数据(DATA)可以不是无效的。

当数据(DATA)无效时，即，当无效位数据210处于第一状态时，无效位电路200可以向数据I/O电路500发送无效信号(INVALID SIGNAL)。也就是说，这可能意味着通过对主机10的读请求做出不可能的回复而基本上阻止了读操作。同时，单元阵列400中的数据(DATA)可以不被发送到页缓冲器600。

无效信号(INVALID SIGNAL)可以具有清除信号(CLEAN SIGNAL)或不正确信号(UNCORRECT SIGNAL)的形式。也就是说，清除信号向主机10的读请求做出了无数据的回复，并且不正确信号做出了不正确读取请求的回复。清除信号和不正确信号都可能意味着基本上阻止了读操作。

当数据(DATA)不是无效的时，即，当无效位数据210处于第二状态时，无效位电路200可以执行一般的读操作。也就是说，单元阵列400中的数据(DATA)可以移动到页缓冲器600。

随后，根据来自存储器控制器100的读信号，数据(DATA)可以被发送到数据I/O电路500。根据存储器控制器100的列地址信号(CADDR)，数据I/O电路500可以将数据(DATA)发送到主机10。

根据本发明构思的一些实施例的第一存储器件20可以提高旧数据的安全性。也就是说，在现有设备中，可能存在仅删除了映射数据并且未被实际删除的旧数据可能通过异常路径流出到外部的可能性。也就是说，可能存在这样的情况：在空闲时段期间完全删除存储在物理地址处的数据之前直接访问该物理地址、或者通过逻辑地址恢复旧数据。此外，当执行安全擦除操作以防止这种情况时，可能无法以文件为单位执行删除，并且设备的开销可能很大。

然而，由于根据本发明构思的一些实施例的第一存储器件20通过无效标记防止删除的数据被读取到外部，因此可以针对非预期的访问维持安全性。

由于旧数据在稍后被删除之前不会被读取到外部，所以即使存在恶意意图的访问，也可以防止流出到外部。此外，由于在硬件方面添加了无效位电路200，所以即使在主机10的级别没有提供命令(CMD)(例如，修整(TRIM)命令)，也可以在存储器控制器100的级别主动地执行数据的无效操作。

在下文中，参考图4，将描述包括根据本发明构思的一些实施例的第一存储器件20的存储系统50。将省略或简化上述说明的重复部分。

图4是示出了向其应用图1的存储器件的存储系统的框图。

参考图4，主机10可以连接到存储系统50以控制存储系统50的数据处理。

存储系统50可以包括处理核1000、易失性存储器1100、多个存储器通道20和系统总线1200。

存储系统50可以向主机10发送和/或从主机10接收命令和/或数据。存储系统50可以设置为基于闪存的存储设备，但不限于此。例如，存储系统50可以设置为固态驱动器或固态盘(SSD)或嵌入式SSD(eSSD)，但不限于此。

主机10和存储系统50可以彼此连接以提供单个数据处理系统。数据处理系统可以设置为例如个人计算机(PC)、工作站、数据中心、互联网数据中心(IDC)、直连存储(DAS)系统、存储区域网络(SAN)系统、网络附属存储(NAS)系统、廉价磁盘冗余阵列或独立磁盘冗余阵列(RAID)系统、或者移动设备，但不限于此。

此外，移动计算设备可以设置为但不限于：膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字静止相机、数字视频相机、便携式多媒体播放器(PMP)、个人导航设备或便携式导航设备(PND)、手持式游戏控制台、移动互联网设备(MID)、可穿戴计算机、物联网(IOT)设备、万物网(IOE)设备、或者无人机。

根据实施例，主机10和存储系统50之间的命令和/或数据的传输路径可以设置为但不限于：串行高级技术附件(SATA)接口、高速SATA(SATAe)接口、串行连接小型计算机系统接口(SCSI)(SAS)接口、高速外围组件互连(PCIe)接口、高速非易失性存储器(NVMe)接口、高级主机控制器接口(AHCI)接口、或者多媒体卡(MMC)接口。

根据实施例，主机10和存储系统50之间的命令和/或数据的传输路径可以传输电信号或光信号。

处理核1000可以在存储系统50内执行存储系统50的操作。具体地，处理核1000可以执行由主机10发送的数据处理命令的工作、非易失性存储器的刷新工作等。

在图4中，示出了一个处理核1000，但是本公开不限于此。也就是说，可以存在根据本发明构思的一些实施例的存储器件的多个处理核1000。

易失性存储器1100可以与处理核1000一起执行数据处理命令的工作和存储器通道20的刷新工作。易失性存储器1100可以是例如动态随机存取存储器(DRAM)。易失性存储器1100可以扮演缓冲存储器的角色以执行上述工作。

存储器通道20可以是前述第一存储器件20。第一存储器件20可以是例如闪存，包括NAND闪存。可以提供多个第一存储器件20。由于图4的存储器通道仅是说明性的，所以根据本发明构思的一些实施例的包括第一存储器件20的存储系统50可以具有四个或更少的通道，或者五个或更多的通道。

系统总线1200可以将主机10、易失性存储器1100、处理核1000和存储器通道20彼此连接。也就是说，可以经由系统总线1200对数据和请求进行移动。

在下文中，参考图5，将描述根据本发明构思的一些实施例的第二存储器件21。将省略或简化上述说明的重复部分。

图5是示出了根据本发明构思的一些实施例的存储器件的框图。

参考图5，根据本发明构思的一些实施例的第二存储器件21的无效位电路200可以位于单元阵列400内部。

因此，无效位电路200可以确定针对单元阵列400内的串选择线(SSL)和字线(WL)中的每一个的数据是否无效。

无效位电路200可以向单元阵列400内的另一数据线发送信号。根据上述信号，可以选择性地阻止对连接到单元阵列400的串选择线(SSL)、字线(WL)和地选择线(GSL)的访问。

然而，本公开并不限于此。无效位电路200和单元阵列400可以相互共享串选择线(SSL)、字线(WL)和地选择线(GSL)。也就是说，无效位电路200可以与单元阵列400内的串选择线(SSL)、字线(WL)和地选择线(GSL)并联或串联连接。由此，可以选择性地阻止连接到单元阵列400的串选择线(SSL)、字线(WL)和地选择线(GSL)。

在根据本实施例的第二存储器件21中，由于无效位电路200位于单元阵列400内，因此可以提高整个设备的集成度并使使用布线的传输最小化。

因此，可以提供具有更高速度的第二存储器件21。

在下文中，将参考图6描述根据本发明构思的一些实施例的第三存储器件22。将省略或简化上述说明的重复部分。

图6是示出了根据本发明构思的一些实施例的存储器件的框图。

参考图6，根据本发明构思的一些实施例的第三存储器件22的无效位数据700可以位于无效位电路200外部。

无效位电路200可以从存储器控制器100接收无效控制命令或读控制命令的传输以更新无效位数据700，或者可以通过无效位数据700来检查数据(DATA)是否无效。

具体地，当无效位电路200从存储器控制器100接收到无效数据设置命令并从地址解码器300获取相应的地址信息时，无效位数据700内的状态可以被更新到第一状态。

相反，当无效位电路200从存储器控制器100接收到无效数据清除命令并从地址解码器300获取相应的地址信息时，无效位数据700内的状态可以被更新到第二状态。

当无效位电路200从存储器控制器100接收到读控制命令并从地址解码器300获取相应的地址信息时，可以通过参考无效位数据700来检查相应的数据是否处于无效状态。

此时，当与数据(DATA)相对应的无效位数据700处于第一状态时，即，当数据(DATA)处于无效状态时，无效位电路200可以向数据I/O电路500发送无效信号(INVALIDSIGNAL)。

相反，当与数据(DATA)相对应的无效位数据700处于第二状态时，即，当数据(DATA)不处于无效状态时，无效位电路200可以允许在单元阵列400中执行读操作。

由于根据本实施例的第三存储器件22被配置为使得无效位电路200和无效位数据700单独地存在，因此可以进一步稳固地执行无效位数据700的保存。也就是说，由于串选择线(SSL)、字线(WL)和地选择线(GSL)被地址解码器300、无效位电路200和单元阵列400共享，因此很可能由于组件数量众多而导致数据劣化或损坏。

因此，无效位数据700可以与串选择线(SSL)、字线(WL)和地选择线(GSL)分离，从而降低第三存储器件22的整体劣化可能性，并增强无效位数据700的可靠性的独立性。

此外，由于无效位数据700未被添加到信号实际被传输到的串选择线(SSL)、字线(WL)和地选择线(GSL)，所以还可以保证要传输的信号的可靠性。

因此，根据本发明构思的一些实施例的第三存储器件22可以提供具有更高可靠性的存储器件。

控制命令(CTRL CMD)在图6中被示为从存储器控制器100发送到无效位电路200。然而，控制命令(CTRL CMD)也可以被直接发送到无效位数据700。在这种情况下，无效位数据700可以向无效位电路200发送数据(DATA)的无效。

在下文中，将参考图1以及图7到图10来描述根据本发明构思的一些实施例的用于控制存储器件的方法。将省略或简化上述说明的重复部分。

图7是示出了根据本发明构思的一些实施例的用于控制存储器件的方法的流程图，并且图8是详细示出了图7的根据一些实施例的用于控制存储器件的方法的更新序列的流程图。图9是详细示出了图7的根据一些实施例的用于控制存储器件的方法的更新序列的流程图，并且图10是详细示出了图7的根据一些实施例的用于控制存储器件的方法的读序列的流程图。

首先，参考图7，执行无效位数据的更新序列(S100)。

具体地，参考图1，无效位数据210可以存储指示位于单元阵列400内的数据是否无效的数据。可以通过存储器控制器100的无效控制命令来更新无效位数据210。

再次参考图7，执行读序列(S200)。

具体地，参考图1，无效位电路200可以通过参考无效位数据210来检查单元阵列400中的数据(DATA)是否无效以确定是阻止还是执行读操作。

在图7中，更新序列(S100)和读序列(S200)被示出为执行一次，但是根据本发明构思的一些实施例的用于控制存储器件的方法不限于此。

也就是说，在根据本发明构思的一些实施例的用于控制存储器件的方法中，可以执行更新序列(S100)而不限制在执行读序列(S200)之前的次数。

可以使用由更新序列(S100)最终更新的无效位数据210来执行读序列(S200)。

参考图8，可以描述图7的更新序列(S100)的详细步骤。

首先，可以从主机接收安全文件擦除命令(S110)。

具体地，参考图1，主机10可以向存储器控制器100发送安全文件擦除命令。安全文件擦除命令可以是防止单元阵列400中的数据被外部读取以确保安全性的命令。

再次参考图8，可以向无效位电路发送无效数据设置命令(S120)。

具体地，参考图1，存储器控制器100可以向无效位电路200发送无效数据设置命令。无效数据设置命令可以是将无效位数据210更新到第一状态的命令。

再次参考图8，可以更新无效位数据(S130)。

具体地，参考图1，与用作安全文件擦除命令的目标的数据(DATA)相对应的无效位数据210被更新到第一状态，并且第一状态可以表示为单个比特“1”。然而，根据本发明构思的一些实施例的用于控制存储器件的方法可以表示为“0”而不是“1”。只要第一状态与第二状态区别地表示，表示方法完全不受限制。

图8的操作S110和S120可以由图1的存储器控制器100执行，并且操作S130可以由图1的无效位电路200执行。

参考图9，可以说明图7的更新序列(S100)的详细操作。图9的更新序列可以与图8的更新序列并行，并且可以独立地执行。也就是说，图9的更新序列和图8的更新序列二者兼容，并且不是互选择性的。也就是说，可以仅执行图8的更新序列，可以仅执行图9的更新序列，并且可以执行图8和图9的更新序列二者。

首先，参考图9，可以从主机接收写命令(S111)。

具体地，参考图1，主机10可以向存储器控制器100发送写命令。写命令可以是在安全单元阵列400中存储数据的命令。

再次参考图9，可以向无效位电路发送无效数据清除命令(S121)。

具体地，参考图1，存储器控制器100可以向无效位电路200发送无效数据清除命令。无效数据清除命令可以是将无效位数据210更新到第二状态的命令。第二状态可以不同于第一状态。

再次参考图9，可以更新无效位数据(S130)。

具体地，参考图1，与用作写命令的目标的数据(DATA)相对应的无效位数据210被更新到第二状态，并且第二状态可以表示为单个比特“0”。然而，根据本发明构思的一些实施例的用于控制存储器件的方法可以表示为“1”而不是“0”。只要第一状态与第二状态区别地表示，其表示方法完全不受限制。

图9的操作S111和S121可以由图1的存储器控制器100执行，并且步骤S130可以由图1的无效位电路200执行。

图7的更新序列(S100)可以表示执行图8和图9的操作，不管顺序和次数如何。

参考图10，可以描述图7的读序列(S200)的详细操作。

首先，可以从主机接收读命令(S210)。

具体地，参考图1，主机10可以向存储器控制器100发送读命令。读命令可以是向外部发送单元阵列400中的数据的命令。

再次参考图10，可以向无效位电路发送读控制命令(S220)。

具体地，参考图1，存储器控制器100可以向无效位电路200发送读控制命令。读控制命令可以是用于确定读操作的阻止或许可的命令。

再次参考图10，可以检查无效位数据(S230)。

具体地，参考图1，可以检查与主机10要读取的数据(DATA)相对应的无效位数据210处于第一状态还是第二状态。

再次参考图10，如果无效位数据处于第二状态(CLEAN)，则可以执行读操作(S240)。

具体地，参考图1，单元阵列400中的数据(DATA)可以移动到页缓冲器600。

随后，根据来自存储器控制器100的读信号，数据(DATA)可以被发送到数据I/O电路500。根据存储器控制器100的列地址信号(CADDR)，数据I/O电路500可以将数据(DATA)发送到主机10。

也就是说，一个无效位电路200可以不阻止读操作。

再次参考图10，如果无效位数据处于第一状态(SET)，则输出无效信号(S250)。

具体地，参考图1，无效位电路200可以向数据I/O电路500发送无效信号(INVALIDSIGNAL)。也就是说，这可能意味着通过对来自主机10的读请求做出无数据的答复而基本上阻止了读操作。同时，单元阵列400中的数据(DATA)可以不被发送到页缓冲器600。

即使在没有诸如主机10级别的调整命令之类的命令的情况下，根据本实施例的用于控制存储器件的方法也可以通过防止在存储器控制器100级别访问旧数据来提高安全性。

此外，由于根本不需要开销操作，例如，在扫描之后用于删除旧数据的数据删除操作和单独收集有效数据的操作，所以可以维持存储器件的性能和速度。

在结束详细描述时，本领域技术人员将理解，可以对优选实施例做出许多变化和修改，而基本上不脱离本发明构思的原理。因此，所公开的本发明的优选实施例仅用于一般性和描述性意义，而不是用于限制的目的。

尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求限定的本发明构思的范围的情况下，可以进行形式和细节上的多种改变。因此，期望本实施例在所有方面被认为是说明性的而不是限制性的，参考所附权利要求而不是前述描述来表示本申请的范围。

Claims (18)

1.一种存储器件，包括：

无效位电路；以及

单元阵列，

其中，所述无效位电路被配置为从存储器控制器接收无效控制命令，并将与所述单元阵列分开存储的无效位数据更新到彼此不同的第一状态和第二状态中的一个，

其中，响应于来自所述存储器控制器的读控制命令，所述无效位电路被配置为：当所述无效位数据处于所述第一状态时提供无效信号，并且当所述无效位数据处于所述第二状态时向所述单元阵列发送数据请求，以及

其中，所述单元阵列被配置为接收所述数据请求并提供数据。

2.根据权利要求1所述的存储器件，还包括：

所述存储器控制器，其中，所述存储器控制器被配置为从主机接收读命令、写命令或安全文件擦除命令，并且被配置为向所述无效位电路发送包括所述读控制命令或所述无效控制命令的控制命令。

3.根据权利要求2所述的存储器件，其中，所述存储器控制器被配置为响应于接收到所述读命令，向所述无效位电路发送所述读控制命令，以及

所述存储器控制器被配置为响应于接收到所述写命令或所述安全文件擦除命令，向所述无效位电路发送所述无效控制命令。

4.根据权利要求3所述的存储器件，其中，所述无效控制命令包括使所述无效位数据更新到所述第一状态的无效数据设置命令，或者使所述无效位数据更新到所述第二状态的无效数据清除命令，以及

其中，所述存储器控制器被配置为响应于接收到所述安全文件擦除命令，发送所述无效数据设置命令，并且被配置为响应于接收到所述写命令，发送所述无效数据清除命令。

5.根据权利要求1所述的存储器件，其中，所述无效位数据位于所述无效位电路内部。

6.根据权利要求1所述的存储器件，其中，所述单元阵列和所述无效位电路彼此共享多个字线。

7.根据权利要求6所述的存储器件，还包括：

地址解码器，被配置为从所述存储器控制器接收地址信号，并被配置为向所述多个字线的至少一部分提供电压。

8.根据权利要求7所述的存储器件，其中，所述单元阵列是垂直NAND型闪存。

9.一种存储器件，包括：

存储器控制器，被配置为从主机接收第一命令和地址信号；

地址解码器，被配置为从所述存储器控制器接收第二地址信号；

字线和串选择线，连接到所述地址解码器；

无效位电路，经由所述字线和所述串选择线连接到所述地址解码器并且单独连接到所述存储器控制器，其中，所述无效位电路被配置为从所述存储器控制器接收控制命令，并且还被配置为根据所述控制命令更新无效位数据以及根据所述无效位数据阻止数据的读操作；以及

单元阵列，经由所述字线和所述串选择线连接到所述无效位电路，并配置为存储所述数据。

10.根据权利要求9所述的存储器件，还包括：

连接到所述地址解码器、所述无效位电路和所述单元阵列的地选择线。

11.根据权利要求9所述的存储器件，还包括：

数据I/O电路，被配置为当所述无效位电路允许所述数据的读操作时从所述单元阵列接收所述数据。

12.根据权利要求11所述的存储器件，其中，所述无效位电路响应于所述无效位电路阻止所述数据的读操作，向所述数据I/O电路提供无效信号。

13.根据权利要求11所述的存储器件，还包括：

页缓冲器，从所述单元阵列接收所述数据，并临时存储所述数据，直到所述存储器控制器提供读信号为止。

14.一种存储器件，包括：

处理核；

非易失性存储器；

存储器模块；以及

总线，所述总线将所述处理核、所述易失性存储器、所述存储器模块和主机相连，

其中，所述存储器模块包括：

存储器控制器，被配置为从所述主机接收命令，

单元阵列，被配置为存储数据，以及

无效位电路，被配置为从所述存储器控制器接收控制命令，根据所述控制命令更新与所述单元阵列分开存储的无效位数据，并根据所述无效位数据阻止所述主机的所述命令，

其中，所述无效位电路连接到所述单元阵列。

15.根据权利要求14所述的存储器件，其中，所述无效位电路将所述无效位数据更新到彼此不同的第一状态和第二状态中的一个。

16.根据权利要求15所述的存储器件，其中，当从所述主机接收的命令是安全文件擦除命令时，所述存储器控制器被配置为向所述无效位电路发送无效数据设置命令，所述无效数据设置命令使所述无效位数据被更新到所述第一状态，

当从所述主机接收的命令是读命令时，所述存储器控制器被配置为向所述无效位电路发送读控制命令，以及

当接收到所述读控制命令时，所述无效位电路阻止所述主机的读操作。

17.根据权利要求14所述的存储器件，其中，所述单元阵列和所述无效位电路彼此共享多个字线。

18.根据权利要求17所述的存储器件，还包括：

地址解码器，被配置为从所述存储器控制器接收地址信号，并被配置为向所述多个字线的至少一部分提供电压。