KR20220138760A - 컨트롤러 및 이를 포함하는 메모리 시스템 - Google Patents

컨트롤러 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20220138760A
KR20220138760A KR1020210044876A KR20210044876A KR20220138760A KR 20220138760 A KR20220138760 A KR 20220138760A KR 1020210044876 A KR1020210044876 A KR 1020210044876A KR 20210044876 A KR20210044876 A KR 20210044876A KR 20220138760 A KR20220138760 A KR 20220138760A
Authority
KR
South Korea
Prior art keywords
data
cache
entry
stored
information
Prior art date
Application number
KR1020210044876A
Other languages
English (en)
Inventor
박수진
강지연
이원형
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210044876A priority Critical patent/KR20220138760A/ko
Priority to US17/501,938 priority patent/US11656793B2/en
Priority to CN202210046022.6A priority patent/CN115203070A/zh
Publication of KR20220138760A publication Critical patent/KR20220138760A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

본 기술은 메모리 블록들을 포함하는 메모리 장치; 및 상기 메모리 블록들 중 선택된 메모리 블록의 프로그램 또는 리드 동작 시, 논리 어드레스가 할당된 제1 데이터를 캐시 그룹에 임시로 저장하고, 상기 캐시 그룹에 저장된 상기 제1 데이터에 대한 제1 엔트리를 생성하도록 구성된 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 논리 어드레스와 동일한 논리 어드레스가 할당된 제2 데이터가 상기 캐시 그룹에 입력되면, 상기 제1 데이터에 대한 동작에 따라 상기 제2 데이터에 대한 제2 엔트리를 생성하도록 구성되는 메모리 시스템 및 메모리 시스템에 포함되는 컨트롤러를 포함한다.

Description

컨트롤러 및 이를 포함하는 메모리 시스템{Controller and memory system having the controller}
본 발명은 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 캐시(cache) 데이터를 관리할 수 있는 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 데이터가 저장되는 메모리 장치와, 메모리 장치를 제어할 수 있는 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non-volatile Memory)로 구분된다. 휘발성 메모리 장치는 프로그램 동작 및 리드 동작의 속도가 비휘발성 메모리 장치보다 빠르지만, 전원의 공급이 중단되면 저장된 데이터가 소멸되는 특성을 가진다. 비휘발성 메모리 장치는 프로그램 동작 및 리드 동작의 속도는 휘발성 메모리 장치보다 느리지만, 전원의 공급이 중단되더라도 저장된 데이터가 유지되는 특성을 가진다.
본 발명의 실시예는 캐시에 저장되는 데이터를 용이하게 관리할 수 있는 컨트롤러 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 메모리 블록들을 포함하는 메모리 장치; 및 상기 메모리 블록들 중 선택된 메모리 블록의 프로그램 또는 리드 동작 시, 논리 어드레스가 할당된 제1 데이터를 캐시 그룹에 임시로 저장하고, 상기 캐시 그룹에 저장된 상기 제1 데이터에 대한 제1 엔트리를 생성하도록 구성된 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 논리 어드레스와 동일한 논리 어드레스가 할당된 제2 데이터가 상기 캐시 그룹에 입력되면, 상기 제1 데이터에 대한 동작에 따라 상기 제2 데이터에 대한 제2 엔트리를 생성하도록 구성된다.
본 발명의 실시예에 따른 컨트롤러는, 호스트 또는 메모리 장치로부터 출력된 데이터를 임시로 저장하도록 구성된 복수의 캐시들을 포함하는 캐시 그룹; 상기 데이터의 논리 어드레스에 대응되는 인덱스 정보와, 상기 데이터가 저장된 캐시의 정보를 포함하는 엔트리를 저장하도록 구성된 엔트리 테이블; 및 상기 캐시에 저장된 상기 데이터의 상기 논리 어드레스들이 서로 동일하면, 상기 캐시들에 먼저 입력된 데이터의 후속 동작에 따라 상기 엔트리들을 해제하거나 새로운 엔트리를 생성하도록 구성된 캐시 관리부를 포함한다.
본 기술에 따르면, 동일한 논리 어드레스가 할당된 데이터를 효율적으로 관리할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 장치를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 메모리 블록을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 컨트롤러를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 맵 테이블을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 캐시 그룹을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 엔트리 테이블을 설명하기 위한 도면이다.
도 9는 프로그램 동작 시 데이터를 캐싱하는 방법을 설명하기 위한 순서도이다.
도 10은 리드 동작 시 데이터를 캐싱하는 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시 예에 따른 엔트리 관리 방법을 설명하기 위한 순서도이다.
도 12a 및 도 12b는 캐시에 데이터가 없는 상태에서 새로운 데이터가 입력된 경우, 새로운 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 13a 및 도 13b는 캐시에 데이터가 있는 상태에서 새로운 데이터가 입력된 경우, 새로운 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 14a 및 도 14b는 캐시에 저장된 데이터가 사용 중인 경우, 새로운 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 15a 및 도 15b는 캐시에 저장된 데이터와 동일한 논리 어드레스를 가지는 새로운 데이터가 메모리 시스템 내부에서 추가되는 경우, 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 16a 및 도 16b는 캐시에 저장된 데이터와 동일한 논리 어드레스를 가지는 새로운 데이터가 메모리 시스템 외부에서 추가되는 경우, 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 17은 본 발명의 컨트롤러가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 18은 본 발명의 컨트롤러가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 1000)은 호스트(host; 2000)의 요청에 응답하여 데이터를 저장, 소거 또는 출력하도록 구성될 수 있다. 예를 들면, 메모리 시스템(1000)은 데이터를 저장할 수 있는 메모리 장치(memory device; 1100)와, 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있는 컨트롤러(controller; 1200)를 포함할 수 있다. 도 1에는 하나의 메모리 장치(1100)를 포함하는 메모리 시스템(1000)이 도시되었으나, 메모리 시스템(1000)에는 두 개 이상의 메모리 장치들이 포함될 수도 있다. 본 실시 예에서, 메모리 장치(1100)는 비휘발성 메모리 장치로 구성될 수 있다.
컨트롤러(1200)는 호스트(2000)로부터 출력된 요청(request)이 수신되면, 요청에 따라 메모리 장치(1100)를 제어하기 위한 커맨드(command)를 생성할 수 있다. 컨트롤러(1200)는 호스트(2000)에서 사용되는 논리 어드레스(logical address)와 메모리 장치(1100)에서 사용되는 물리 어드레스(physical address)를 관리하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시 컨트롤러(1200)는 호스트(2000)에서 사용되는 논리 어드레스와 메모리 장치(1100)에서 사용되는 물리 어드레스를 서로 맵핑할 수 있다. 리드 동작 시, 컨트롤러(1200)는 호스트(2000)가 요청한 논리 어드레스에 맵핑된 물리 어드레스를 찾고, 물리 어드레스에 따라 리드된 데이터를 호스트(2000)에게 출력할 수 있다.
본 실시 예에 따른 컨트롤러(1200)는 호스트(2000)의 요청 또는 메모리 시스템(1000) 내부 요청에 따라 리드 동작을 빠르게 수행하기 위하여 캐시(cache)를 포함할 수 있다. 여기서 캐시는 캐시 메모리(cache memory)를 의미한다. 예를 들면, 컨트롤러(1200)는 캐시에 데이터를 임시로 저장할 수 있고, 캐시에 저장된 데이터에 대한 리드 요청 시 컨트롤러(1200)는 메모리 장치(1100)의 리드 동작을 생략하고 캐시에 저장된 데이터를 출력할 수 있다.
컨트롤러(1200)는 동일한 논리 어드레스가 할당된 데이터가 변경되는 경우, 데이터가 저장된 캐시와 논리 어드레스를 관리하기 위한 엔트리 테이블(entry table)을 포함할 수 있다. 여기서 엔트리는 캐시에 저장된 데이터의 시스템 정보일 수 있다. 예를 들면, 캐시에 저장된 데이터가 없는 상태에서 새로운 데이터가 캐시에 입력되는 경우, 컨트롤러(1200)는 새로운 데이터에 대한 새로운 엔트리를 생성할 수 있다. 캐시에 저장된 데이터가 있는 상태에서 동일한 논리 어드레스가 할당된 새로운 데이터가 캐시에 입력되는 경우, 컨트롤러(1200)는 기존에 생성되어 있는 엔트리를 해제하고(release), 기존 데이터와 새로운 데이터를 모두 포함하는 새로운 엔트리를 생성할 수 있다.
도 2는 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로(peripheral circuit; 120~170)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로(120~170)는 로우 디코더(row decoder; 120), 전압 생성부(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160) 및 제어 로직 회로(control logic circuit; 170)를 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 생성부(130)는 동작 코드(OPCD)에 응답하여 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 검증 전압 및 음전압 등을 생성하고 생성된 전압들을 선택적으로 출력할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전압을 센싱할 수 있다. 즉, 페이지 버퍼들에서 수행되는 센싱 동작의 결과에 따라, 메모리 셀들의 문턱전압들이 리드 전압 또는 검증 전압보다 낮은지 또는 높은지가 판단될 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140) 사이에서 데이터(DATA)를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(도 1의 1200)에 연결될 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(1200)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 컨트롤러(1200)로부터 수신된 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신된 데이터(DATA)를 입출력 라인들(IO)을 통해 컨트롤러(1200)로 출력할 수 있다.
제어 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다.
도 3은 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 싱글 플래인(single plane) 또는 멀티 플래인(multi plane)으로 구성될 수 있다. 싱글 플래인은 메모리 셀 어레이(110)에 하나의 플래인만 포함된 구성을 의미하고, 멀티 플래인은 메모리 셀 어레이(110)에 복수의 플래인들이 포함된 구성을 의미한다. 도 3에는 멀티 플래인으로 구성된 메모리 셀 어레이(110)가 도시된다. 플래인들(PL1~PLj; j는 양의 정수)은 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼 그룹들이 연결된 메모리 영역으로 정의될 수 있다. 예를 들면, 메모리 셀 어레이(110)에 제1 내지 제j 플래인들(PL1~PLj)이 포함된 경우, 제1 내지 제j 플래인들(PL1~PLj) 각각은 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 서로 다른 플래인들에 포함된 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼 그룹들에 연결될 수 있고, 동일한 플래인에 포함된 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 동일한 로우 디코더와 동일한 페이지 버퍼 그룹에 연결될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 동일한 구조로 구성될 수 있다.
도 4는 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 도 3에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중 어느 하나의 메모리 블록(BLKi)이 실시 예로써 도시된다.
메모리 블록(BLKi)은 제1 내지 제m 비트 라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트 라인들(BL1~BLm) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 4에 도시된 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 4에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들의 그룹은 하나의 페이지(PG)를 구성할 수 있다. 프로그램 동작 및 리드 동작은 페이지(PG) 단위로 수행될 수 있다.
메모리 블록(BLKi)에 포함된 메모리 셀들은 프로그램 방식에 따라 다양하게 프로그램될 수 있다. 예를 들면, 프로그램 동작은 SLC(single level cell), MLC(multi level cell), TLC(triple level cell) 또는 QLC(quadruple level cell) 방식으로 수행될 수 있다. SLC 방식은 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식이다. MLC 방식은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 방식이다. TLC 방식은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식이다. QLC 방식은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 방식이다. 이 외에도 하나의 메모리 셀에 5 이상 비트의 데이터가 저장될 수도 있다.
도 5는 본 발명의 실시 예에 따른 컨트롤러를 설명하기 위한 도면이다.
도 5를 참조하면, 컨트롤러(1200)는 컨트롤러(1200)는 호스트 인터페이스(host interface; 510), 플래시 변환 계층(flash translation layer; 520), 메모리 인터페이스(memory interface; 530), 시스템 버퍼(system buffer; 540) 및 캐시 관리부(cache manager; 550)를 포함할 수 있다. 호스트 인터페이스(510), 플래시 변환 계층(520), 메모리 인터페이스(530), 시스템 버퍼(540) 및 캐시 관리부(550)는 버스(bus)를 통해 제어 신호들 및 정보를 주고받을 수 있다.
호스트 인터페이스(510)는 호스트(2000)와 컨트롤러(1200) 사이에서 정보를 전송하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시, 호스트 인터페이스(510)는 호스트(2000)로부터 출력된 프로그램 요청, 논리 어드레스 및 데이터를 수신받을 수 있다. 리드 동작 시, 호스트 인터페이스(510)는 호스트(2000)로부터 리드 요청 및 물리 어드레스를 수신할 수 있다.
플래시 변환 계층(520)은 호스트(2000)에서 사용되는 논리 어드레스와 메모리 장치(1100)에서 사용되는 물리 어드레스를 서로 맵핑하고 관리하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시, 플래시 변환 계층(520)은 논리 어드레스에 물리 어드레스를 맵핑하여 맵 테이블(map table; 410)을 생성하고, 맵 테이블(410)을 시스템 버퍼(540)에 저장할 수 있다. 리드 동작 시, 플래시 변환 계층(520)은 호스트(2000)가 요청한 논리 어드레스에 따라, 논리 어드레스에 맵핑된 물리 어드레스를 맵 테이블(410)에서 찾을 수 있다.
메모리 인터페이스(530)는 컨트롤러(1200)와 메모리 장치(1100) 사이에서 정보를 주고받도록 구성될 수 있다.
시스템 버퍼(540)는 컨트롤러(1200)에서 사용되는 시스템 정보를 저장하도록 구성될 수 있다. 예를 들면, 시스템 버퍼(540)는 휘발성 메모리 셀들 또는 비휘발성 메모리 셀들로 구성되거나, 휘발성 메모리 셀들 및 비휘발성 메모리 셀들로 구성될 수 있다. 시스템 버퍼(540)는 맵 테이블(map table; 410), 캐시 그룹(cache group; 420) 및 엔트리 테이블(entry table; 430)을 포함할 수 있다. 맵 테이블(410)은 플래시 변환 계층(520)에 의해 생성 및 관리되는 어드레스들을 저장하도록 구성될 수 있다. 예를 들면, 맵 테이블(410)에는 서로 맵핑된 논리 어드레스 및 물리 어드레스가 논리 저장될 수 있다. 캐시 그룹(420)은 호스트(2000) 또는 메모리 장치(1100)로부터 수신된 데이터를 임시로 저장하도록 구성될 수 있다. 캐시 그룹(420)에 저장되는 데이터는 캐시 관리부(550)에 의해 관리될 수 있다. 캐시 그룹(420)은 논리 어드레스들에 대응되는 데이터를 인덱스 별로 구분하여 저장하도록 구성될 수 있다. 엔트리 테이블(430)은 캐시 그룹(420)에 저장된 데이터에 대한 시스템 정보를 저장하도록 구성될 수 있다. 여기서 데이터에 대한 시스템 정보가 엔트리로 정의될 수 있다. 예를 들면, 엔트리에는 데이터가 저장된 캐시, 캐시의 인덱스, 데이터의 최근 상태 등의 시스템 정보가 포함될 수 있다.
캐시 관리부(550)는 캐시 그룹(420)에 저장되는 데이터의 인덱스를 생성할 수 있고, 엔트리 테이블(430)에 저장되는 엔트리를 생성할 수 있다. 캐시 관리부(550)는 생성된 인덱스 및 엔트리에 따라, 캐시 그룹(420) 및 엔트리 테이블(430)을 관리하도록 구성될 수 있다. 캐시 관리부(550)는 프로그램 또는 리드 동작 시 동일한 인덱스에 대응되는 데이터가 변경되는 경우, 엔트리 테이블(430)에 저장된 엔트리 중에서 변경된 데이터에 대한 엔트리를 관리할 수 있다. 예를 들면, 논리 어드레스가 이미 할당된 데이터에 다른 데이터가 추가되는 경우, 캐시 관리부(550)는 기존 데이터의 엔트리를 참고하여, 기존 데이터와 새로 입력된 데이터가 동일한 논리 어드레스에 할당되도록 엔트리를 변경하고, 변경된 엔트리를 엔트리 테이블(430)에 저장할 수 있다.
컨트롤러(1200)는 도 5에 도시된 장치들 외에도 다양한 장치들을 더 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 맵 테이블을 설명하기 위한 도면이다.
도 6을 참조하면, 맵 테이블(410)은 서로 맵핑된 논리 어드레스들 및 물리 어드레스들을 포함할 수 있다. 예를 들면, 프로그램 동작 시 플래스 변환 계층(도 5의 520)에 의해 제1 물리 어드레스(PA01)는 제1 논리 어드레스(LA01)에 맵핑되고, 제2 물리 어드레스(PA02)는 제2 논리 어드레스(LA02)에 맵핑되었다고 가정한다. 제1 및 제2 물리 어드레스들(PA01, PA02)은 서로 다른 메모리 장치의 어드레스(MD#), 메모리 블록의 어드레스(BLK#) 및 페이지의 어드레스(PG#)를 포함할 수 있다. 플래시 변환 계층(도 5의 520)은 프로그램 동작 시 새로 맵핑된 어드레스들을 맵 테이블(410)에 저장하고, 리드 동작 시 맵 테이블(410)로부터 논리 어드레스에 맵핑된 물리 어드레스를 검색할 수 있다.
도 7은 본 발명의 실시 예에 따른 캐시 그룹을 설명하기 위한 도면이다.
도 7을 참조하면, 캐시 그룹(420)은 적어도 세 개의 캐시들(1CAH, 2CAH, 3CAH)을 포함할 수 있다. 예를 들면, 캐시 그룹(420)에는 호스트(2000) 또는 메모리 장치(1100)와 데이터를 주고받도록 구성된 제1 캐시(1CAH)와, 제1 캐시(1CAH)에 저장된 데이터 중에서 호스트(2000)와 주고받는 데이터를 임시로 저장하도록 구성된 제2 캐시(2CAH)와, 제1 캐시(1CAH)에 저장된 데이터 중에서 메모리 장치(1100)와 주고받는 데이터를 임시로 저장하도록 구성된 제3 캐시(3CAH)를 포함할 수 있다.
예를 들면, 프로그램 동작 시 호스트(2000)로부터 출력된 제1 데이터(1DATA)는 제1 캐시(1CAH)에 임시로 저장된 후 제3 캐시(3CAH)로 전송될 수 있다. 즉, 프로그램 동작 시 컨트롤러(도 5의 1200)에 수신된 제1 데이터(1DATA)는 메모리 장치(1100)로 전송되어야 하므로, 메모리 장치(1100)와 데이터를 주고받는 제3 캐시(3CAH)에 제1 데이터(1DATA)가 임시로 저장될 수 있다. 예를 들면, 제1 캐시(1CAH)에는 제1 데이터(1DATA)와, 제1 데이터(1DATA)가 저장된 물리 어드레스에 맵핑된 제1 논리 어드레스(LA01)와, 제1 논리 어드레스(LA01)에 할당된 제1 인덱스(ID01)가 저장될 수 있다. 제1 인덱스(ID01)는 제1 논리 어드레스(LA01)를 빠르게 찾기 위하여, 제1 논리 어드레스(LA01)보다 적은 비트 수로 구성될 수 있다.
리드 동작 시 메모리 장치(1100)로부터 리드된 제1 데이터(1DATA)는 제1 캐시(1CAH)에 임시로 저장된 후 제2 캐시(2CAH)로 전송될 수 있다. 즉, 리드 동작 시 컨트롤러(1200)에 수신된 제1 데이터(1DATA)는 호스트(2000)로 출력되어야 하므로, 호스트(2000)와 데이터를 주고받기 위해 사용되는 제2 캐시(2CAH)에 제1 데이터(1DATA)가 임시로 저장될 수 있다. 예를 들면, 제2 캐시(2CAH)에는 제1 인덱스(ID01)와, 제1 인덱스(ID01)가 할당된 제1 논리 어드레스(LA01)와, 제1 논리 어드레스(LA01)에 맵핑된 물리 어드레스에 저장된 제1 데이터(1DATA)가 저장될 수 있다. 리드 동작 시 호스트(2000)가 제1 논리 어드레스(LA01)에 대응되는 데이터를 요청하면, 컨트롤러(1200)는 캐시 그룹(420)의 제2 캐시(2CAH)에서 제1 논리 어드레스(LA01)를 검색하고, 제1 논리 어드레스(LA01)가 제2 캐시(2CAH)에 저장되어 있으면, 제2 캐시(2CAH)에 저장된 제1 데이터(1DATA)를 호스트(2000)에게 출력할 수 있다.
호스트(2000)의 요청이 없더라도, 컨트롤러(1200)는 가비지 콜렉션(garbage collection) 등과 같은 백그라운드 동작을 수행할 때에도 캐시 그룹(420)에 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다.
도 8은 본 발명의 실시 예에 따른 엔트리 테이블을 설명하기 위한 도면이다.
도 8을 참조하면, 엔트리 테이블(430)은 각 캐시에 저장된 데이터에 대한 정보인 엔트리를 포함할 수 있다. 예를 들면, 엔트리들 각각은 인덱스 정보(ID#), 캐시 정보(#CAH), 데이터 정보(#DATA), 상태 정보(ST), 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)를 포함할 수 있다. 엔트리에 포함된 인덱스 정보(ID#), 캐시 정보(#CAH) 및 데이터 정보(#DATA)는 캐시 그룹(도 7의 420)에 저장된 캐시(1CAH~3CAH), 인덱스(ID01) 및 데이터(1DATA)의 정보를 나타낼 수 있다.
엔트리에 포함된 상태 정보(ST)는 각 캐시에 저장된 데이터를 사용한 최근 동작의 정보를 나타낼 수 있다. 예를 들면, 상태 정보(ST)는 프로그램 동작(P), 가비지 콜렉션(G) 또는 리드 동작(R)으로 구분될 수 있다. 이 외에도 상태 정보(ST)는 메모리 시스템에서 수행되는 다양한 동작들에 대응되는 정보를 포함할 수 있다. 새 데이터 정보(NEW)는 각 캐시에 저장된 데이터가 이전 동작에 의해 저장된 데이터인지, 또는 현재 동작에 의해 새로 저장된 데이터인지에 대한 정보를 나타낼 수 있다. 예를 들면, 현재 동작에 의해 새로 저장된 데이터의 새 데이터 정보(NEW)가 1로 설정되면, 이전 동작 시 캐시에 미리 저장되어 있던 데이터의 새 데이터 정보(NEW)는 0으로 설정될 수 있다. 유효 값 정보(VAL)는 각 캐시에 저장된 데이터가 유효한 데이터인지에 대한 정보를 나타낼 수 있다. 예를 들면, 새로 입력된 데이터에 의해, 이전에 캐시에 저장된 데이터가 변경된 경우, 새 데이터와 이전 데이터를 모두 포함하는 데이터가 유효 데이터가 되며, 유효 데이터가 저장된 캐시의 유효 값(VAL)은 1이 될 수 있다. 새 데이터를 포함하지 아니하고 이전 데이터만 저장된 캐시의 유효 값은(VAL) 0이 될 수 있다. 최근 변경 정보(LAT)는 가장 최근에 데이터가 변경된 캐시에서는 1로 설정되고, 나머지 캐시들에서는 0으로 설정될 수 있다.
캐시 관리부(도 5의 550)는 제1 캐시(도 7의 1CAH)에 데이터가 입력되면, 제2 및 제3 캐시들(도 7의 2CAH, 3CAH)에 데이터가 저장되어 있는지 여부에 따라, 엔트리 테이블(430)에서 엔트리들을 순방향(forward direction) 또는 역방향(reversed direction)으로 써치할 수 있다.
도 9는 프로그램 동작 시 데이터를 캐싱하는 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 호스트가 프로그램 요청과 함께, 데이터 및 논리 어드레스를 출력할 수 있다(단계 S91). 컨트롤러는 제1 캐시(1CAH)를 사용하여 호스트로부터 출력된 데이터를 수신할 수 있다(단계 S92). 컨트롤러는 제1 캐시(1CAH)에 임시로 수신된 데이터를 제3 캐시(3CAH)로 전송할 수 있다(단계 S93). 제3 캐시(3CAH)에 저장된 데이터는 프로그램 커맨드와 함께 메모리 장치로 플러시(flush) 될 수 있다(단계 S94). 제3 캐시(3CAH)에 저장된 데이터가 메모리 장치에게 플러시 된다는 것은 제3 캐시(3CAH)에 저장된 데이터가 메모리 장치로 출력된다는 것을 의미한다. 프로그램 동작이 완료되지 못하고 중단되거나, 프로그램 동작 도중에 에러가 발생하여 프로그램 동작이 재 수행되는 경우, 제3 캐시(3CAH)에 저장된 데이터가 다시 플러시 될 수 있다.
도 10은 리드 동작 시 데이터를 캐싱하는 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 호스트가 리드 요청과 함께 논리 어드레스를 출력할 수 있다(단계 S101). 컨트롤러는 논리 어드레스에 맵핑된 물리 어드레스를 찾고, 물리 어드레스와 리드 커맨드를 메모리 장치에게 전송할 수 있다. 메모리 장치는 물리 어드레스와 리드 커맨드에 응답하여 리드 동작을 수행하고, 리드된 데이터를 컨트롤러에게 출력할 수 있다. 컨트롤러는 메모리 장치로부터 출력된 데이터를 제1 캐시(1CAH)에 임시로 저장할 수 있다(단계 S102). 컨트롤러는 데이터를 호스트에게 출력하기 위하여 제1 캐시(1CAH)에 임시로 수신된 데이터를 제2 캐시(2CAH)로 전송할 수 있다(단계 S103). 컨트롤러는 제2 캐시(2CAH)에 저장된 데이터를 호스트에게 출력할 수 있다(단계 S104). 상기 논리 어드레스에 대응되는 데이터의 리드 동작이 수행된 후, 호스트가 상기 논리 어드레스에 대응되는 데이터의 리드 동작을 다시 요청하면, 컨트롤러는 제2 캐시(2CAH)에 저장된 데이터를 호스트에게 출력할 수 있다.
도 11은 본 발명의 실시 예에 따른 엔트리 관리 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 호스트 또는 메모리 장치로부터 수신된 데이터가 컨트롤러에 전송되면, 컨트롤러는 데이터를 제1 캐시(1CAH)에 임시로 저장할 수 있다(단계 S111). 컨트롤러는 제2 및 제3 캐시들(2CAH, 3CAH)에 캐시되어 있는 데이터가 있는지 체크할 수 있다(단계 S112).
단계 112에서, 제2 및 제3 캐시들(2CAH, 3CAH)에 저장된 데이터가 없으면(NO), 캐시 관리부(도 5의 550)는 제1 캐시(1CAH)에 저장된 데이터의 인덱스와 동일한 인덱스를 엔트리 테이블(도 8의 430)에서 순방향(forward direction)으로 써치(search)할 수 있다(S113).
단계 113에서, 제2 및 제3 캐시들(2CAH, 3CAH)에 저장된 데이터가 없으므로 저장된 인덱스도 없다. 따라서, 캐시 관리부(550)는 동일한 인덱스가 없다는 것을 확인한 후, 제1 캐시(1CAH)에 저장된 새 데이터에 대한 엔트리를 생성할 수 있다(단계 S114). 예를 들면, 캐시 관리부(550)는 새 데이터에 대한 엔트리를 생성하고, 생성된 엔트리를 엔트리 테이블(430)에 저장할 수 있다.
캐시 관리부(550)는 제1 캐시(1CAH)에 저장된 데이터를 동작 요청에 따라 제2 또는 제3 캐시(2CAH 또는 3CAH)로 전송할 수 있다(단계 S115).
단계 112에서, 제2 및 제3 캐시들(2CAH, 3CAH)에 저장된 데이터가 있으면(YES), 캐시 관리부(550)는 제1 캐시(1CAH)에 저장된 데이터의 인덱스와 동일한 인덱스를 엔트리 테이블(도 8의 430)에서 역방향(reversed direction)으로 써치(search)할 수 있다(단계 S116). 엔트리를 역방향으로 써치하는 이유는, 엔트리 테이블(430)에 엔트리가 저장되어 있는 경우, 역방향으로 써치 동작이 수행되면 최근에 저장된 엔트리부터 검색되므로, 엔트리가 빠르게 검색될 확률이 높아질 수 있다.
캐시 관리부(550)는 제1 캐시(1CAH)에 저장된 데이터와 동일한 인덱스(ID)가 엔트리 테이블(430)에 저장되어 있는지를 판단할 수 있다(단계 S117).
단계 S117에서, 엔트리 테이블에 동일한 인덱스(ID)를 포함하는 엔트리가 없으면(NO), 단계 S114가 수행될 수 있다.
단계 S117에서, 엔트리 테이블에 동일한 인덱스(ID)를 포함하는 엔트리가 있으면(YES), 캐시 관리부(550)는 엔트리 테이블에서 검색된 오래된 데이터의 엔트리를 해제(release)하고(단계 S118), 새 데이터와 오래된 데이터의 엔트리를 새로 생성할 수 있다(단계 S119).
캐시 관리부(550)는 엔트리가 생성된 새 데이터와 오래된 데이터를 동작 요청에 따라 제2 또는 제3 캐시(2CAH 또는 3CAH)에 캐싱(caching)할 수 있다(단계 S120).
도 11을 참조한 설명에서, 캐시 관리부(550)는 기존에 생성된 엔트리가 없는 경우 새 데이터에 대응되는 엔트리를 새로 생성하고, 기존에 생성된 엔트리가 있는 경우 오래된 데이터에 대응되는 엔트리를 해제하고, 새 데이터와 오래된 데이터 모두에 대응되는 엔트리를 새로 생성할 수 있다. 도 11을 참조한 설명을 기초로 하여, 캐시 관리부(550)가 엔트리를 관리하는 다양한 방법들을 설명하면 다음과 같다.
도 12a 및 도 12b는 캐시에 데이터가 없는 상태에서 새로운 데이터가 입력된 경우, 새로운 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 5 및 도 12a를 참조하면, 제2 및 제3 캐시들(2CAH, 3CAH)에 저장된 데이터가 없고 엔트리 테이블(430)에도 저장된 엔트리가 없는 상태에서, 호스트(2000)로부터 제1 논리 어드레스(LA01)에 제1 데이터(1DATA)를 저장하라는 프로그램 요청이 출력될 수 있다. 호스트(2000)로부터 출력된 제1 데이터(1DATA)와 제1 논리 어드레스(LA01)는 캐시 그룹(420)의 제1 캐시(1CAH)에 임시로 저장될 수 있다. 플래시 변환 계층(520)은 제1 논리 어드레스(LA01)에 제1 인덱스(ID01)를 할당하고, 제1 인덱스(ID01)를 제1 캐시(1CAH)의 제1 논리 어드레스(LA01)에 맵핑되도록 저장할 수 있다.
캐시 관리부(550)는 엔트리 테이블(430)에 제1 인덱스(ID01)가 저장되어 있는지를 순방향(forward direction)으로 써치(search)할 수 있다.
도 12b를 참조하면, 엔트리 테이블(430)에 제1 인덱스(ID01)가 저장되어 있지 아니하므로, 캐시 관리부(550)는 제1 캐시(1CAH)에 저장된 제1 인덱스(ID01), 제1 논리 어드레스(LA01) 및 제1 데이터(1DATA)를 제3 캐시(3CAH)로 전송할 수 있다. 이어서, 캐시 관리부(550)는 제1 인덱스(ID01)에 대한 엔트리를 생성하고, 생성된 엔트리를 엔트리 테이블(430)에 저장할 수 있다. 엔트리는 인덱스 정보(ID#), 캐시 정보(#CAH), 데이터 정보(#DATA), 상태 정보(ST), 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)를 포함할 수 있으나, 이 외에도 데이터에 관련된 다양한 시스템 정보를 더 포함할 수도 있다. 예를 들면, 제1 데이터(1DATA)의 엔트리에서 인덱스 정보(ID#)는 01 이며, 이는 제1 인덱스(ID01)를 나타낸다. 제1 데이터(1DATA)의 엔트리에서 캐시 정보(#CAH)는 3 이며, 이는 제3 캐시(3CAH)에 데이터가 저장되어 있다는 것을 나타낸다. 제1 데이터(1DATA)의 엔트리에서 데이터 정보(#DATA)는 1 이며, 이는 제1 데이터(1DATA)를 나타낸다. 제1 데이터(1DATA)의 엔트리에서 상태 정보(ST)는 P 이며, 이는 프로그램 요청 시 수신된 데이터임을 나타낸다. 제1 데이터(1DATA)의 엔트리에서 새 데이터 정보(NEW)는 1 이며, 이는 엔트리 테이블(430)에 새로 생성된 데이터임을 나타낸다. 제1 데이터(1DATA)의 엔트리에서 유효 값 정보(VAL)는 1 이며, 이는 유효한 데이터임을 나타낸다. 제1 데이터(1DATA)의 엔트리에서 최근 변경 정보(LAT)는 엔트리 테이블(430)에서 가장 마지막으로 변경 또는 생성된 데이터임을 나타낸다.
도 13a 및 도 13b는 캐시에 데이터가 있는 상태에서 새로운 데이터가 입력된 경우, 새로운 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 5 및 도 13a를 참조하면, 제3 캐시(3CAH)에 제1 데이터(1DATA)와, 제1 데이터(1DATA)에 할당된 제1 논리 어드레스(LA01) 및 제1 인덱스(ID01)가 저장되어 있고, 엔트리 테이블(430)에 제1 인덱스(ID01)에 대응되는 엔트리가 저장될 수 있다. 제1 데이터(1DATA)가 이전 프로그램 요청에 의해 메모리 장치에 프로그램된 데이터라고 가정하면, 엔트리 테이블(430)에 저장된 제1 데이터(1DATA)의 엔트리의 인덱스 정보(ID#)는 01, 캐시 정보(#CAH)는 3, 데이터 정보(#DATA)는 1, 상태 정보(ST)는 P, 새 데이터 정보(NEW)는 0, 유효 값 정보(VAL) 및 최근 변경 정보(LAT)는 각각 1일 수 있다. 여기서, 새 데이터 정보(NEW)가 0인 경우, 이는 이전 동작에서 처리된 데이터임을 나타내며, 현재 동작에서 새로 입력된 데이터는 아니라는 것을 나타낸다.
이러한 상태에서, 호스트(2000)로부터 제1 논리 어드레스(LA01)에 제2 데이터(2DATA)를 추가로 저장하라는 프로그램 요청이 출력될 수 있다. 호스트(2000)로부터 출력된 제2 데이터(2DATA)와 제1 논리 어드레스(LA01)는 캐시 그룹(420)의 제1 캐시(1CAH)에 임시로 저장될 수 있다. 플래시 변환 계층(520)은 제1 논리 어드레스(LA01)에 제1 인덱스(ID01)를 할당하고, 제1 인덱스(ID01)를 제1 논리 어드레스(LA01)와 함께 제1 캐시(1CAH)에 저장할 수 있다.
캐시 관리부(550)는 엔트리 테이블(430)에 데이터가 저장되어 있으므로, 제1 인덱스(ID01)가 저장되어 있는지를 역방향(direction)으로 써치(search)할 수 있다.
도 13b를 참조하면, 엔트리 테이블(430)에 제1 인덱스(ID01)에 대응되는 제1 엔트리(ENT1)가 저장되어 있으므로, 캐시 관리부(550)는 제1 캐시(1CAH)에 입력된 정보를 제3 캐시(3CAH)로 전송하고, 제1 데이터(1DATA)에 대한 제1 엔트리(ENT1)를 해제(release)할 수 있다. 이어서, 캐시 관리부(550)는 제1 인덱스(ID01)에 추가되는 제2 데이터(2DATA)에 대한 정보를 포함하는 제2 엔트리(ENT2)를 새로 생성할 수 있다. 여기서, 제1 엔트리(ENT1)는 엔트리 테이블(430)에 저장되어 있던 기존 엔트리를 의미하고, 제2 엔트리(ENT2)는 제1 캐시(1CAH)에 새로 입력된 데이터의 정보를 포함하여 새로 생성된 엔트리를 의미한다.
제2 엔트리(ENT2)의 인덱스 정보(ID#), 캐시 정보(#CAH) 및 상태 정보(ST)는 제1 엔트리(ENT1)의 인덱스 정보(ID#), 캐시 정보(#CAH) 및 상태 정보(ST)와 동일하지만, 제2 엔트리(ENT2)의 데이터 정보(#DATA)는 제1 및 제2 데이터(1DATA, 2DATA)로 업데이트된다. 제1 엔트리(ENT1)의 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)는 모두 0으로 변경되고, 제2 엔트리(ENT2)의 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)가 1 값을 가진다.
변경된 엔트리 테이블(430)에서, 제1 엔트리(ENT1)의 유효 값 정보(VAL)가 0으로 변경되고 제2 엔트리(ENT2)의 유효 값 정보(VAL)가 1로 저장되므로, 제1 인덱스(ID01)에 대응되는 엔트리를 선택할 때, 엔트리 테이블(430)에서 제1 엔트리(ENT1)대신 제2 엔트리(ENT2)가 선택될 수 있다.
도 14a 및 도 14b는 캐시에 저장된 데이터가 사용 중인 경우, 새로운 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 14a를 참조하면, 메모리 시스템에서 리드 동작이 수행되는 도중에 제1 캐시(1CAH)에 새로운 데이터가 입력될 수 있다. 예를 들면, 리드 동작시 메모리 장치로부터 리드된 제1 데이터(1DATA)가 제2 캐시(2CAH)에 저장되고, 제2 캐시(2CAH)에 저장된 제1 데이터(1DATA)가 호스트에게 출력되기 이전에 메모리 장치(1100)로부터 리드된 제2 데이터(2DATA)가 제1 캐시(1cah)에 입력될 수 있다. 제1 캐시(1CAH)에 입력된 제2 데이터(2DATA)와 제2 캐시(2CAH)에 입력된 제1 데이터(1DATA) 모두가 제1 논리 어드레스(LA01)에 대응되므로, 제1 및 제2 데이터(1DATA, 2DATA)에는 서로 동일한 제1 인덱스(ID01)가 할당될 수 있다. 캐시 관리부(550)는 제1 및 제2 캐시들(1CAH, 2CAH)에 각각 저장된 인덱스가 서로 동일하면, 제2 캐시(2CAH)에 저장된 제1 데이터(1DATA)가 호스트로 출력될 때까지 제1 캐시(1CAH)에 저장된 제2 데이터(2DATA)를 제2 캐시(2CAH)로 전송하지 않는다. 예를 들면, 캐시 관리부(550)는 제2 캐시(2CAH)에 저장된 제1 데이터(1DATA)가 호스트로 출력될 때까지, 제1 캐시(1CAH)에 저장된 제2 데이터(2DATA)의 전송 동작을 지연할 수 있다.
도 14b를 참조하면, 제2 캐시(2CAH)에 저장된 제1 데이터(1DATA)가 호스트로 출력되면, 캐시 관리부(550)는 엔트리 테이블(430)에 저장된 제1 엔트리(ENT1)를 해제할 수 있다. 이어서, 캐시 관리부(550)는 제1 캐시(1CAH)에 입력된 제2 데이터(2DATA)를 제2 캐시(2CAH)로 전송하고, 엔트리 테이블(430)에 제2 데이터(2DATA)에 대한 제2 엔트리(ENT2)를 생성할 수 있다.
제2 엔트리(ENT2)의 인덱스 정보(ID#), 캐시 정보(#CAH) 및 상태 정보(ST)는 제1 엔트리(ENT1)의 인덱스 정보(ID#), 캐시 정보(#CAH) 및 상태 정보(ST)와 동일하지만, 제2 엔트리(ENT2)의 데이터 정보(#DATA)는 제2 데이터(2DATA)로 업데이트된다. 제1 엔트리(ENT1)의 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)는 모두 0으로 변경되고, 제2 엔트리(ENT2)의 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)가 1 값을 가진다.
도 15a 및 도 15b는 캐시에 저장된 데이터와 동일한 논리 어드레스를 가지는 새로운 데이터가 메모리 시스템 내부에서 추가되는 경우, 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 15a를 참조하면, 메모리 시스템에서 가비지 콜렉션(garbage collection)이 수행되는 도중에, 캐시 그룹(420)에 서로 동일한 논리 어드레스가 할당된 데이터가 입력될 수 있다. 가비지 콜렉션은 메모리 장치(1100)에 포함된 복수의 메모리 블록들 중에서 유효(valid) 데이터를 모아서 하나의 메모리 블록에 저장하고, 무효(invalid) 데이터만 저장된 메모리 블록들을 프리(free) 블록으로 사용하기 위한 기술이다. 예를 들면, 가비지 콜렉션이 수행되면, 메모리 장치(1100)의 선택된 메모리 블록들로부터 유효 데이터를 리드하는 동작이 수행될 수 있고, 유효 데이터를 선택된 메모리 블록에 프로그램하는 동작이 수행될 수 있다.
예를 들면, 가비지 콜렉션 중 리드 동작이 수행되어 선택된 메모리 블록에서 리드된 제1 데이터(1DATA)가 제3 캐시(3CAH)에 저장될 수 있다. 제1 데이터(1DATA)에는 제1 논리 어드레스(LA01)가 할당되고, 제1 논리 어드레스(LA01)에는 제1 인덱스(ID01)가 할당될 수 있다. 제3 캐시(3CAH)에 제1 인덱스(ID01)가 할당된 제1 데이터(1DATA)가 저장되므로, 엔트리 테이블(430)에는 제1 데이터(1DATA)에 대한 정보를 포함하는 제1 엔트리(ENT1)가 저장될 수 있다. 예를 들면, 제1 엔트리(ENT1)에서 인덱스 정보(ID#)는 01, 캐시 정보(#CAH)는 3, 데이터 정보(#DATA)는 1, 상태 정보(ST)는 G, 새 데이터 정보(NEW)는 0, 유효 값 정보(VAL)는 1, 최근 변경 정보(LAT)는 1으로 변경되고, 제2 엔트리(ENT2)의 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)가 1 값을 가진다. 인덱스 정보(ID#) 01은 제1 인덱스(ID01)을 의미하고, 캐시 정보(#CAH) 3은 제3 캐시(3CAH)를 의미하고, 데이터 정보(#DATA) 1은 제1 데이터(1DATA)를 의미하고, 상태 정보(ST) G는 가비지 콜렉션을 의미하고, 새 데이터 정보(NEW) 0은 새로 변경된 데이터가 아니라는 것을 의미하고, 유효 값 정보(VAL) 1은 제1 데이터(1DATA)가 유효한 데이터라는 것을 의미하고, 최근 변경 정보(LAT) 1은 엔트리 테이블(430)에 가장 최근에 저장된 데이터라는 것을 의미한다.
제3 캐시(3CAH)에 저장된 제1 데이터(1DATA)는 메모리 장치(1100)에 포함된 메모리 블록에 프로그램되기 위하여 메모리 장치(1100)로 출력되어야 하는데, 제1 데이터(1DATA)가 출력되기 이전에 메모리 장치(1100)로부터 제1 논리 어드레스(LA01)에 대응되는 제2 데이터(2DATA)가 출력될 수 있다. 제2 데이터(2DATA)는 메모리 장치(1100)의 다른 메모리 장치로부터 리드된 데이터일 수 있다. 제2 데이터(2DATA), 제1 논리 어드레스(LA01) 및 제1 인덱스(ID01)는 제1 캐시(1CAH)에 임시로 저장되며, 가비지 콜렉션의 프로그램 동작을 위해서 제2 데이터(2DATA)는 제3 캐시(3CAH)로 전송되어야 한다. 하지만, 제3 캐시(3CAH)에 저장된 제1 데이터(1DATA)가 메모리 장치(1100)로 출력되기 이전이라면, 캐시 관리부(550)는 제3 캐시(3CAH)에 저장된 제1 데이터(1DATA)가 메모리 장치(1100)로 플러시(flush)될 때까지 제1 캐시(1CAH)에 저장된 제2 데이터(2DATA)를 대기시킬 수 있다.
도 15b를 참조하면, 제3 캐시(3CAH)에 저장된 제1 데이터(1DATA)가 메모리 장치(1100)로 플러시된 후, 캐시 관리부(550)는 엔트리 테이블(430)에 저장된 제1 엔트리(ENT1)를 해제할 수 있다. 이에 따라, 제1 엔트리(ENT1)의 유효 값 정보(VAL)는 0으로 변경된다.
이어서, 캐시 관리부(550)는 제1 캐시(1CAH)에 입력된 제2 데이터(2DATA)를 제3 캐시(3CAH)로 전송하고, 엔트리 테이블(430)에 제2 데이터(2DATA)에 대한 제2 엔트리(ENT2)를 생성할 수 있다.
제2 엔트리(ENT2)의 인덱스 정보(ID#), 캐시 정보(#CAH) 및 상태 정보(ST)는 제1 엔트리(ENT1)의 인덱스 정보(ID#), 캐시 정보(#CAH) 및 상태 정보(ST)와 동일하다. 제2 엔트리(ENT2)의 데이터 정보(#DATA)는 제2 데이터(2DATA)를 의미하는 2로 변경되고, 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)는 모두 1로 변경될 수 있다.
도 16a 및 도 16b는 캐시에 저장된 데이터와 동일한 논리 어드레스를 가지는 새로운 데이터가 메모리 시스템 외부에서 추가되는 경우, 데이터의 엔트리를 관리하는 방법을 설명하기 위한 도면들이다.
도 16a를 참조하면, 메모리 시스템에서 가비지 콜렉션(garbage collection)이 수행되는 도중에, 캐시 그룹(420)에 서로 동일한 논리 어드레스가 할당된 데이터가 입력될 수 있다. 예를 들면, 가비지 콜렉션 중 리드 동작이 수행되어 선택된 메모리 블록에서 리드된 제1 데이터(1DATA)가 제3 캐시(3CAH)에 저장될 수 있다. 제1 데이터(1DATA)에는 제1 논리 어드레스(LA01)가 할당되고, 제1 논리 어드레스(LA01)에는 제1 인덱스(ID01)가 할당될 수 있다. 제3 캐시(3CAH)에 제1 인덱스(ID01)가 할당된 제1 데이터(1DATA)가 저장되므로, 엔트리 테이블(430)에는 제1 데이터(1DATA)에 대한 정보를 포함하는 제1 엔트리(ENT1)가 저장될 수 있다. 예를 들면, 제1 엔트리(ENT1)에서 인덱스 정보(ID#)는 01, 캐시 정보(#CAH)는 3, 데이터 정보(#DATA)는 1, 상태 정보(ST)는 G, 새 데이터 정보(NEW)는 0, 유효 값 정보(VAL)는 1, 최근 변경 정보(LAT)는 1으로 변경되고, 제2 엔트리(ENT2)의 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)가 1 값을 가진다. 인덱스 정보(ID#) 01은 제1 인덱스(ID01)을 의미하고, 캐시 정보(#CAH) 3은 제3 캐시(3CAH)를 의미하고, 데이터 정보(#DATA) 1은 제1 데이터(1DATA)를 의미하고, 상태 정보(ST) G는 가비지 콜렉션을 의미하고, 새 데이터 정보(NEW) 0은 새로 변경된 데이터가 아니라는 것을 의미하고, 유효 값 정보(VAL) 1은 제1 데이터(1DATA)가 유효한 데이터라는 것을 의미하고, 최근 변경 정보(LAT) 1은 엔트리 테이블(430)에 가장 최근에 저장된 데이터라는 것을 의미한다.
제3 캐시(3CAH)에 저장된 제1 데이터(1DATA)는 메모리 장치(1100)에 포함된 메모리 블록에 프로그램되기 위하여 메모리 장치(1100)로 출력되어야 하는데, 제1 데이터(1DATA)가 출력되기 이전에 호스트(2000)로부터 제1 논리 어드레스(LA01)에 대응되는 제2 데이터(2DATA)의 출력 요청이 출력될 수 있다.
도 16b를 참조하면, 가비지 콜렉션 도중에 동일한 논리 어드레스에 대응되는 데이터에 다른 데이터를 추가로 프로그램하기 위하여, 캐시 관리부(550)는 제3 캐시(3CAH)에 저장된 제1 데이터(1DATA)가 메모리 장치(1100)로 플러시되기 이전에 엔트리 테이블(430)에 저장된 제1 엔트리(ENT1)를 해제하고, 제1 및 제2 데이터(1DATA, 2DATA)에 대한 제2 엔트리(ENT2)를 생성할 수 있다. 예를 들면, 제2 엔트리(ENT2)의 인덱스 정보(ID#) 및 캐시 정보(#CAH)는 제1 엔트리(ENT1)의 인덱스 정보(ID#) 및 캐시 정보(#CAH)와 동일하다. 제2 엔트리(ENT2)의 상태 정보(ST)는 프로그램 동작을 의미하는 P 로 변경될 수 있고, 데이터 정보(#DATA)는 제1 및 제2 데이터(1DATA, 2DATA)를 의미하는 1, 2로 변경되고, 새 데이터 정보(NEW), 유효 값 정보(VAL) 및 최근 변경 정보(LAT)는 모두 1로 변경될 수 있다.
도 17은 본 발명의 컨트롤러가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 17을 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 및 커넥터(3300)를 포함한다.
컨트롤러(3100)는 메모리 장치(3200)와 연결된다. 컨트롤러(3100)는 메모리 장치(3200)를 접속(access)하도록 구성된다. 예를 들어, 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 도 5에 도시된 컨트롤러(1200)와 동일하게 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예를 들면, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(3200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque - Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 컨트롤러가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 18을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고 받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
본 발명의 실시 예에 따르면, 컨트롤러(4210)는 도 5를 참조하여 설명된 컨트롤러(1200)의 기능을 수행할 수 있다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 510: 호스트 인터페이스
520: 플래시 변환 계층 530: 메모리 인터페이스
540: 시스템 버퍼 550: 캐시 관리부
410: 맵 테이블 420: 캐시 그룹
430: 엔트리 테이블

Claims (17)

  1. 메모리 블록들을 포함하는 메모리 장치; 및
    상기 메모리 블록들 중 선택된 메모리 블록의 프로그램 또는 리드 동작 시, 논리 어드레스가 할당된 제1 데이터를 캐시 그룹에 임시로 저장하고, 상기 캐시 그룹에 저장된 상기 제1 데이터에 대한 제1 엔트리를 생성하도록 구성된 컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 논리 어드레스와 동일한 논리 어드레스가 할당된 제2 데이터가 상기 캐시 그룹에 입력되면, 상기 제1 데이터에 대한 동작에 따라 상기 제2 데이터에 대한 제2 엔트리를 생성하도록 구성되는 메모리 시스템.
  2. 제1항에 있어서, 상기 컨트롤러는,
    상기 제1 데이터가 프로그램될 상기 메모리 블록들의 물리 어드레스를 상기 논리 어드레스에 맵핑하여 맵 테이블을 생성하도록 구성된 플래시 변환 계층;
    상기 맵 테이블 및 상기 캐시 그룹을 포함하고, 상기 제1 및 제2 엔트리들이 저장된 엔트리 테이블을 포함하는 시스템 버퍼; 및
    상기 캐시 그룹에 입력된 상기 제1 및 제2 데이터의 전송 동작과, 상기 엔트리 테이블에 저장되는 상기 제1 및 제2 엔트리들을 관리하도록 구성된 캐시 관리부를 포함하는 메모리 시스템.
  3. 제2항에 있어서, 상기 캐시 그룹은,
    호스트 또는 상기 메모리 장치로부터 수신된 데이터를 임시로 저장하도록 구성된 제1 캐시;
    상기 제1 캐시로부터 수신받은 상기 데이터를 상기 호스트에게 출력하기 이전에 임시로 저장하도록 구성된 제2 캐시; 및
    상기 제1 캐시로부터 수신받은 상기 데이터를 상기 메모리 장치에게 출력하기 이전에 임시로 저장하도록 구성된 제3 캐시를 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 캐시 관리부는,
    상기 호스트 또는 상기 메모리 장치로부터 수신된 상기 제1 데이터를 상기 제1 캐시에 임시로 저장한 후, 상기 제1 캐시에 저장된 상기 제1 데이터를 상기 제2 또는 제3 캐시로 전송하도록 구성된 메모리 시스템.
  5. 제4항에 있어서, 상기 캐시 관리부는,
    상기 제1 데이터가 상기 제2 또는 제3 캐시에 저장된 상태에서 상기 제2 데이터가 상기 제1 캐시에 입력되면, 상기 제1 데이터가 처리되고 있는 동작에 따라 상기 제2 데이터를 상기 제2 또는 제3 캐시로 전송하거나 전송을 지연시키는 메모리 시스템.
  6. 제5항에 있어서, 상기 캐시 관리부는,
    상기 제1 데이터가 상기 제3 캐시에 저장되고 상기 제1 데이터가 처리되고 있는 동작이 프로그램 동작인 경우,
    상기 제1 데이터의 상기 제1 엔트리를 해제하고,
    상기 제2 데이터를 상기 제3 캐시에 추가하고,
    상기 제1 및 제2 데이터의 정보가 포함된 상기 제2 엔트리를 생성하도록 구성되는 메모리 시스템.
  7. 제5항에 있어서, 상기 캐시 관리부는,
    상기 제1 데이터가 상기 제2 캐시에 저장되고 상기 제1 데이터가 처리되고 있는 동작이 리드 동작인 경우,
    상기 제1 데이터가 상기 호스트에게 출력되기 이전까지 상기 제2 데이터를 상기 제1 캐시에 유지하고,
    상기 제1 데이터의 상기 제1 엔트리를 해제하고,
    상기 제1 데이터가 상기 호스트에게 출력된 후에 상기 제2 데이터를 상기 제2 캐시로 전송하고,
    상기 제2 데이터의 정보가 포함된 상기 제2 엔트리를 생성하도록 구성되는 메모리 시스템.
  8. 제5항에 있어서, 상기 캐시 관리부는,
    상기 제1 및 제2 데이터가 상기 메모리 블록들로부터 리드된 데이터이고, 상기 제1 데이터가 상기 제3 캐시에 저장되고, 상기 제1 데이터가 처리되고 있는 동작이 가비지 콜렉션인 경우,
    상기 제1 데이터의 상기 제1 엔트리를 해제하고,
    상기 제2 데이터를 상기 제3 캐시에 전송하고,
    상기 제2 데이터의 정보가 포함된 상기 제2 엔트리를 생성하도록 구성되는 메모리 시스템.
  9. 제5항에 있어서, 상기 캐시 관리부는,
    상기 제1 데이터는 상기 선택된 메모리 블록으로부터 리드된 데이터이고, 상기 제2 데이터는 호스트로부터 출력된 데이터이고, 상기 제1 데이터가 상기 제3 캐시에 저장되고, 상기 제1 데이터가 처리되고 있는 동작이 가비지 콜렉션인 경우,
    상기 제1 데이터의 상기 제1 엔트리를 해제하고,
    상기 제2 데이터를 상기 제3 캐시에 추가하고,
    상기 제1 및 제2 데이터의 정보가 포함된 상기 제2 엔트리를 생성하도록 구성되는 메모리 시스템.
  10. 제1항에 있어서,
    상기 제1 또는 상기 제2 엔트리는 상기 제1 또는 제2 데이터의 인덱스 정보, 캐시 정보, 데이터 정보, 상태 정보, 새 데이터 정보, 유효 값 정보 및 최근 변경 정보를 포함하는 메모리 시스템.
  11. 호스트 또는 메모리 장치로부터 출력된 데이터를 임시로 저장하도록 구성된 복수의 캐시들을 포함하는 캐시 그룹;
    상기 데이터의 논리 어드레스에 대응되는 인덱스 정보와, 상기 데이터가 저장된 캐시의 정보를 포함하는 엔트리를 저장하도록 구성된 엔트리 테이블; 및
    상기 캐시에 저장된 상기 데이터의 상기 논리 어드레스들이 서로 동일하면, 상기 캐시들에 먼저 입력된 데이터의 후속 동작에 따라 상기 엔트리들을 해제하거나 새로운 엔트리를 생성하도록 구성된 캐시 관리부를 포함하는 컨트롤러.
  12. 제11항에 있어서, 상기 캐시 그룹은,
    상기 호스트 또는 상기 메모리 장치로부터 출력된 데이터를 임시로 저장하도록 구성된 제1 캐시;
    상기 제1 캐시로부터 전송된 상기 데이터를 상기 호스트에게 출력하기 이전에 임시로 저장하도록 구성된 제2 캐시; 및
    상기 제1 캐시로부터 전송받은 상기 데이터를 상기 메모리 장치에게 출력하기 이전에 임시로 저장하도록 구성된 제3 캐시를 포함하는 컨트롤러.
  13. 제11항에 있어서,
    상기 엔트리 테이블에 저장되는 상기 엔트리는 상기 캐시 그룹에 저장된 상기 데이터의 상기 인덱스 정보, 상기 캐시의 정보, 상기 데이터의 정보, 상기 데이터의 상태 정보, 새 데이터 정보, 유효 값 정보 및 최근 변경 정보를 포함하는 컨트롤러.
  14. 제11항에 있어서, 상기 캐시 관리부는,
    리드된 데이터가 상기 캐시 그룹에 저장된 후, 상기 리드된 데이터와 동일한 논리 어드레스가 할당된 새 데이터가 상기 캐시 그룹에 저장되면,
    상기 리드된 데이터가 상기 호스트로 출력될 때까지 상기 새 데이터가 저장된 캐시를 유지하도록 구성되는 컨트롤러.
  15. 제14항에 있어서, 상기 캐시 관리부는,
    상기 리드된 데이터가 상기 호스트로 출력되면, 상기 새 데이터에 대한 상기 엔트리를 생성하고, 생성된 상기 엔트리를 상기 엔트리 테이블에 저장하도록 구성되는 컨트롤러.
  16. 제11항에 있어서, 상기 캐시 관리부는,
    상기 인덱스 정보가 서로 동일한 데이터가 상기 캐시 그룹에 저장되면,
    상기 데이터 중에서 상기 캐시 그룹에 먼저 저장된 데이터에 대한 엔트리를 해제하고, 상기 캐시 그룹에 나중에 저장된 데이터와 상기 먼저 저장된 데이터의 정보를 모두 포함하는 새 엔트리를 생성하고,
    상기 새 엔트리를 상기 엔트리 테이블에 저장하도록 구성된 컨트롤러.
  17. 제11항에 있어서, 상기 캐시 관리부는,
    상기 캐시 그룹에 데이터가 처음 저장되면, 상기 데이터에 대한 상기 엔트리를 생성하고,
    생성된 상기 엔트리를 상기 엔트리 테이블로 저장하도록 구성된 컨트롤러.
KR1020210044876A 2021-04-06 2021-04-06 컨트롤러 및 이를 포함하는 메모리 시스템 KR20220138760A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210044876A KR20220138760A (ko) 2021-04-06 2021-04-06 컨트롤러 및 이를 포함하는 메모리 시스템
US17/501,938 US11656793B2 (en) 2021-04-06 2021-10-14 Controller for managing cache data, memory system including the same, and method performed by the same
CN202210046022.6A CN115203070A (zh) 2021-04-06 2022-01-17 控制器、包括控制器的存储器系统及由控制器执行的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210044876A KR20220138760A (ko) 2021-04-06 2021-04-06 컨트롤러 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20220138760A true KR20220138760A (ko) 2022-10-13

Family

ID=83449739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210044876A KR20220138760A (ko) 2021-04-06 2021-04-06 컨트롤러 및 이를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US11656793B2 (ko)
KR (1) KR20220138760A (ko)
CN (1) CN115203070A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12093566B2 (en) * 2022-03-01 2024-09-17 Micron Technology, Inc. Memory controller for managing raid information

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2916421B2 (ja) * 1996-09-09 1999-07-05 株式会社東芝 キャッシュフラッシュ装置およびデータ処理方法
CN104346294B (zh) * 2013-07-31 2017-08-25 华为技术有限公司 基于多级缓存的数据读/写方法、装置和计算机系统
KR20200019429A (ko) 2018-08-14 2020-02-24 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20200122685A (ko) 2019-04-18 2020-10-28 에스케이하이닉스 주식회사 메모리 시스템 내에서 서로 다른 종류의 데이터를 처리하기 위한 장치 및 방법

Also Published As

Publication number Publication date
US20220317920A1 (en) 2022-10-06
CN115203070A (zh) 2022-10-18
US11656793B2 (en) 2023-05-23

Similar Documents

Publication Publication Date Title
US10936252B2 (en) Storage system capable of invalidating data stored in a storage device thereof
CN110275673B (zh) 存储装置及其操作方法
US10965751B2 (en) Just a bunch of flash (JBOF) appliance with physical access application program interface (API)
KR20150138528A (ko) 플래시 메모리를 기반으로 하는 스토리지 시스템 및 그것의 동작 방법
US11698748B2 (en) Memory comprising memory controller configured to determine a logical address of a target zone system and method of operating the memory controller
KR20220104511A (ko) 컨트롤러 및 이를 포함하는 메모리 시스템
KR20130128685A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20200086143A (ko) 저장 장치 및 그것의 데이터 처리 방법
KR102653843B1 (ko) 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템
KR20200113480A (ko) 데이터 저장 장치 및 동작 방법
US11842073B2 (en) Memory controller and operating method thereof
KR20200032404A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US20220269616A1 (en) Electronic system including memory system and host
KR20210079104A (ko) 저장 장치 및 그 동작 방법
US10664195B2 (en) Memory devices and methods for controlling the same
US11656793B2 (en) Controller for managing cache data, memory system including the same, and method performed by the same
KR20200121068A (ko) 데이터 저장 장치 및 이의 동작 방법, 이를 위한 컨트롤러
US11954041B2 (en) Controller including map cache and memory system including controller
KR102716788B1 (ko) 메모리 시스템, 메모리 장치 및 메모리 컨트롤러
KR20210017401A (ko) 데이터 저장 장치 및 그 동작 방법과, 이를 위한 컨트롤러
CN110851382A (zh) 存储控制器及其操作方法和具有存储控制器的存储器系统
US11514976B2 (en) Memory device having planes
US11550497B2 (en) Memory system and operating method of the memory system
CN113253917B (zh) 用于存储器子系统的媒体管理的多状态炼狱
US12124733B2 (en) Memory comprising memory controller configured to determine a logical address of a target zone system and method of operating the memory controller