KR20180060510A - 데이터 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 하나 또는 그 이상의 결함 비트라인들을 갖는 불휘발성 메모리 장치; 및 호스트 장치로부터 라이트 요청 또는 리드 요청이 수신되면, 라이트할 어드레스 또는 리드할 어드레스에 상기 결함 비트라인들의 어드레스들이 포함되는지 여부를 판단하고, 판단 결과에 근거하여 상기 결함 비트라인들은 스킵하고 데이터를 라이트하거나 또는 리드하도록 구성된 컨트롤러를 포함한다.

Description

데이터 저장 장치 및 그 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 허용 가능한 결함 비트라인의 수 및 실제 사용 가능한 데이터 영역을 증가시킬 수 있는 데이터 저장 장치 및 그 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 하나 또는 그 이상의 결함 비트라인들을 갖는 불휘발성 메모리 장치; 및 호스트 장치로부터 라이트 요청 또는 리드 요청이 수신되면, 라이트할 어드레스 또는 리드할 어드레스에 상기 결함 비트라인들의 어드레스들이 포함되는지 여부를 판단하고, 판단 결과에 근거하여 상기 결함 비트라인들은 스킵하고 데이터를 라이트하거나 또는 리드하도록 구성된 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 하나 또는 그 이상의 결함 비트라인들을 갖는 불휘발성 메모리 장치; 및 라이트 동작 시 상기 결함 비트라인들에 대응하는 비트에는 더미 비트 값이 삽입되고 이후 비트 값들은 시프트된 쓰기 데이터를 생성하여 상기 불휘발성 메모리 장치로 전송하고, 및 리드 동작 시 상기 결함 비트라인으로부터 독출된 비트 값은 제거되고 이후 비트 값들은 시프트된 리드 데이터를 생성하여 호스트 장치로 전송하도록 구성된 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 호스트 장치로부터 라이트 요청 또는 리드 요청이 수신되면, 라이트할 어드레스 또는 리드할 어드레스에 결함 비트라인들의 어드레스가 포함되는지 여부를 판단하는 단계; 및 상기 라이트할 어드레스 또는 상기 리드할 어드레스에 상기 결함 비트라인들의 어드레스가 포함되면, 상기 결함 비트라인들에 대응하는 비트에는 더미 비트 값이 삽입되고 이후 비트 값들은 시프트된 쓰기 데이터를 생성하여 불휘발성 메모리 장치로 전송하거나 또는 상기 결함 비트라인으로부터 독출된 비트 값은 제거되고 이후 비트 값들은 시프트된 리드 데이터를 생성하여 호스트 장치로 전송하는 단계를 포함한다.
본 실시 예들에 따르면, 불휘발성 메모리 장치에 존재하는 결함 비트라인들에 대하여 비트 단위로 스킵하면서 라이트 동작 또는 리드 동작을 수행할 수 있다.
이와 같이, 결함 비트라인들을 비트 단위로 스킵하도록 동작함에 따라, 불휘발성 메모리 장치에 결함 비트라인들을 대체하기 위한 리던던시 영역을 별도로 구비할 필요가 없고, 결함 비트라인들을 리던던시 비트라인들로 대체 및 관리하기 위한 회로를 사용할 필요가 없으므로, 실제 사용 가능한 데이터 영역이 증가될 수 있다.
또한, 허용 가능한 결합 비트라인의 수가 크게 증가하여 양산 시 폐기되는 제품의 수를 감소시킬 수 있으므로, 결과적으로 수율 향상 및 비용 절감의 효과를 가져올 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 2는 불휘발성 메모리 장치에 ECC 인코딩된 결함 정보 테이블들이 저장된 형태를 예시적으로 도시한 도면이다.
도 3은 도 1의 결함 스킵 블록의 구성을 예시적으로 도시한 도면이다.
도 4a 내지 도 4e는 결함 스킵 라이트 동작을 예시적으로 도시한 도면들이다.
도 5a 내지 도 5e는 결함 스킵 리드 동작을 예시적으로 도시한 도면들이다.
도 6은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 채널들에 각각 연결된 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대하여 동일하게 적용될 수 있다.
도 1에 구체적으로 도시하지는 않았으나, 불휘발성 메모리 장치(100)는 복수의 비트라인들 및 복수의 워드라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 포함할 수 있다.
컨트롤러(200)는 프로세서(210), 랜덤 액세스 메모리(220), 및 메모리 인터페이스(230)를 포함할 수 있다. 한편, 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트 장치(도시되지 않음)와 제어 신호, 어드레스 및 데이터 등을 송수신하기 위한 호스트 인터페이스(도시되지 않음)를 더 포함할 수 있다.
프로세서(210)는 컨트롤러(200)의 제반 동작을 제어할 수 있다. 프로세서(210)는 호스트 장치로부터 입력된 신호, 명령 또는 요청을 분석하고 처리할 수 있다. 예를 들어, 프로세서(210)는 호스트 장치로부터 리드 요청 및 리드할 논리 블록 어드레스(Logical Block Address, LBA)가 수신되면, 수신된 논리 어드레스(LBA)에 근거하여 불휘발성 메모리 장치(100)로부터 데이터를 독출할 수 있다. 또한, 프로세서(210)는 호스트 장치로부터 라이트 요청, 라이트할 논리 어드레스(LBA), 및 라이트할 데이터가 수신되면, 수신된 논리 어드레스(LBA)에 근거하여 불휘발성 메모리 장치(100)에 데이터를 저장할 수 있다. 이를 위하여, 프로세서(210)는 랜덤 액세스 메모리(220)에 로딩된 펌웨어 데이터를 해독하고 구동할 수 있다. 프로세서(210)는 하드웨어 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
프로세서(210)는 불휘발성 메모리 장치(100)를 스캔하여 결함 비트라인들을 검출하기 위한 결함 스캔 블록(215)을 포함할 수 있다. 예를 들어, 결함 스캔 블록(215)은 불휘발성 메모리 장치(100)의 메모리 셀 어레이에 포함된 각 비트라인에 대하여 테스트를 수행하고, 테스트 수행 결과에 근거하여 각 비트라인의 결함 여부를 확인할 수 있다.
일반적으로, 불휘발성 메모리 장치(100)가 데이터 저장 장치(10)에 장착되기 전, 단품 레벨의 불휘발성 메모리 장치에 결함이 있는지 여부를 확인하기 위한 테스트가 수행된다. 테스트 결과 양품으로 판단되는 불휘발성 메모리 장치는 데이터 저장 장치(10)에 장착되고, 불량으로 판단되는 불휘발성 메모리 장치는 폐기된다.
양품과 불량을 판단하는 방법 중 하나로 결함 비트라인 수를 확인하는 방법이 사용된다. 불휘발성 메모리 장치는 실제 데이터가 저장되는 데이터 영역 및 데이터 영역 내에 포함된 결함 비트라인을 대체하기 위한 리던던시 비트라인을 포함하는 리던던시(redundancy) 영역을 포함할 수 있다. 불휘발성 메모리 장치 내에 존재하는 결함 비트라인들의 수가 리던던시 영역의 사이즈 즉, 리던던시 비트라인들의 수를 초과하면 해당 불휘발성 메모리 장치는 불량으로 판단되어 폐기되고, 불휘발성 메모리 장치 내에 존재하는 결함 비트라인들의 수가 리던던시 영역의 사이즈보다 작은 경우에는 양품으로 판단되어 사용될 수 있다.
기존에는 결함 비트라인을 비트(bit) 단위가 아닌 바이트(byte) 단위로 대체하는 방법이 사용되고 있다. 즉, 1개의 결함 비트라인을 1개의 리던던시 비트라인으로 대체하는 것이 아니라, 1개의 결함 비트라인을 포함하는 8개의 비트라인들을 8개의 리던던시 비트라인들로 대체하는 것이다. 이에 따라, 결함 비트라인 수가 8개라고 가정하면, 실제로 대체되는 비트 라인의 수는 64개가 된다. 이와 같이, 결함이 없는 56개의 비트라인들까지 대체해야 하므로, 사용 가능한 데이터 영역의 크기가 감소하는 동시에 리던던시 영역이 낭비되는 문제가 있다.
예를 들어, 리던던시 영역의 사이즈가 96B라 할 때, 리던던시 영역 내에 포함된 리던던시 비트라인의 수는 총 768개 일 수 있다. 이때, 결함 비트라인의 수가 97개라면, 결함 비트라인의 수는 리던던시 비트라인의 수보다 작다(97 < 768). 그러나, 상술한 바와 같이 결함 비트라인은 바이트 단위로 대체되므로 필요한 리던던시 비트라인의 수는 776개이며, 이는 원래의 리던던시 비트라인 수보다 크다(776 > 768). 이에 따라, 결함 비트라인들은 대체할 수 없는 것으로 판단되고, 그 결과 해당 불휘발성 메모리 장치는 폐기된다.
한편, 불휘발성 메모리 장치의 저장 공간의 사이즈가 증가함에 따라 데이터 영역의 총 비트라인의 수는 기하급수적으로 증가하고 있으므로, 비트(bit) 단위로 결함 비트라인을 리던던시 비트라인으로 대체하고 관리하기 위한 회로는 매우 복잡해지며, 회로의 구조가 복잡해짐에 따라 회로 내에 결함이 발생할 확률도 증가하므로 결함 비트라인들을 비트(bit) 단위로 대체하여 관리하는 방법은 실질적으로 불가능하다.
따라서, 본 발명에서는 불휘발성 메모리 장치(100)의 메모리 셀 어레이를 스캔하여 결함 비트라인들을 검출하고, 검출된 결함 비트라인들의 물리 블록 어드레스들(physical block address, PBA)(이하, ‘물리 어드레스’라 함)을 오름차순(또는 내림차순)으로 소팅(sorting)하여 테이블화하고, 해당 테이블을 참조하여 결함 비트라인들은 스킵하면서 라이트/리드 동작을 수행한다. 이에 따라, 불휘발성 메모리 장치(100)의 메모리 셀 어레이를 데이터 영역과 리던던시 영역으로 구분하여 사용할 필요가 없으며, 결함 비트라인을 리던던시 비트라인으로 대체하고 매핑(mapping)하여 관리하기 위한 회로 역시 사용할 필요가 없다. 또한, 허용 가능한 결합 비트라인의 수가 크게 증가하여 양산 시 폐기되는 제품의 수를 감소시킬 수 있으므로, 결과적으로 수율 향상 및 비용 절감의 효과를 가져올 수 있다.
이를 위해 본 실시 예에서는 데이터 저장 장치(10)가 정상 모드(normal mode)로 동작하기 전, 프로세서(210)는 데이터 저장 장치(10)를 팩토리 모드(factory mode)로 설정하고, 결함 스캔 블록(215)을 이용하여 불휘발성 메모리 장치(100)의 메모리 셀 어레이를 스캔하여 결함 비트라인들을 검출하고, 검출된 결함 비트라인들의 물리 어드레스들을 오름차순(또는 내림차순)으로 소팅(sorting)하여 테이블화할 수 있다. 테이블화된 결함 정보 즉, 결함 정보 테이블은 컨트롤러(200) 내의 에러 정정 코드(error correction code, ECC) 유닛(도시되지 않음)에 의해 ECC 인코딩되고, ECC 인코딩된 결함 정보 테이블은 불휘발성 메모리 장치(100)에 저장될 수 있다. 이때, 데이터 저장 장치(10)가 복수의 불휘발성 메모리 장치들을 포함하는 경우, 각 불휘발성 메모리 장치에 대응하는 복수 개의 결함 정보 테이블들이 상술한 방법을 통해 생성되고, 및 각 불휘발성 메모리 장치에 저장될 수 있다.
도 2는 도 1의 불휘발성 메모리 장치(100)에 ECC 인코딩된 결함 정보 테이블들이 저장된 형태를 예시적으로 도시한 도면이다.
데이터 저장 장치(10)가 정상 모드(normal mode)로 진입하면, 불휘발성 메모리 장치(100)에 저장된 ECC 인코딩된 결함 정보 테이블은 에러 정정 코드(ECC) 유닛에 의해 ECC 디코딩되고, ECC 디코딩된 결함 정보 테이블은 랜덤 액세스 메모리(220)로 로딩될 수 있다.
데이터 저장 장치(10)는 호스트 장치로부터의 라이트/리드 요청에 응답하여 동작할 때 반드시 랜덤 액세스 메모리(200)에 로딩된 결함 정보 테이블을 참조하여 결함 비트라인들을 확인하여야 하므로, 에러가 없는 결함 정보 테이블이 랜덤 액세스 메모리(200)에 로딩되어야 한다.
한편, 불휘발성 메모리 장치(100)의 메모리 셀 어레이는 전술한 바와 같이 결함 비트라인들을 포함할 수 있으므로, 결함 정보 테이블이 저장되는 영역 내에 결함 비트라인들이 포함될 가능성이 있다. 만일, 결함 정보 테이블이 저장된 영역 내에 포함된 결함 비트라인의 수가 에러 정정 코드(ECC) 유닛의 에러 정정 능력을 초과하면, 결함 정보 테이블의 ECC 디코딩 페일이 발생하여 결함 정보 테이블을 사용할 수 없는 문제가 발생할 수 있다.
이러한 문제를 방지하기 위해 본 실시 예에서는 불휘발성 메모리 장치(100)에 1 비트씩 시프트된 복수 개의 ECC 인코딩된 결함 정보 테이블들을 저장한다. 예를 들어, 도 2에 도시된 바와 같이, 프로세서(210)는 i 개의 ECC 인코딩된 결함 정보 테이블들(table-1 ~ table-i)을 1 비트씩 왼쪽으로 시프트하여 저장하되, 모든 ECC 인코딩된 결함 정보 테이블들(table-1 ~ table-i)의 길이를 동일하게 만들기 위해 n 개의 더미 비트들(D1 ~ Dn)을 각 ECC 인코딩된 결함 정보 테이블들의 앞 및/또는 뒤에 부가할 수 있다.
프로세서(210)는 ECC 인코딩된 결함 정보 테이블들(table-1 ~ table-i) 각각에 대한 위치(예를 들어, 시작 어드레스 등)를 알고 있으므로, 데이터 저장 장치(10)가 정상 모드(normal mode)로 진입하면, 각 위치에서 ECC 인코딩된 결함 정보 테이블을 각각 리드하고, 에러 정정 코드(ECC) 유닛을 이용하여 리드된 각 ECC 인코딩된 결함 정보 테이블에 대한 ECC 디코딩을 수행한다. 수행 결과, 정상적으로 ECC 디코딩된 결함 정보 테이블이 있으면, 프로세서(210)는 해당 결함 정보 테이블이 랜덤 액세스 메모리(220)에 로딩되도록 할 수 있다.
랜덤 액세스 메모리(220)는 프로세서(210)에 의해 구동되는 펌웨어 데이터를 저장할 수 있다. 또한, 랜덤 액세스 메모리(220)는 펌웨어 데이터의 구동에 필요한 시스템 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(220)는 프로세서(210)의 동작 메모리(working memory)로서 동작할 수 있다.
랜덤 액세스 메모리(220)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 랜덤 액세스 메모리(220)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
랜덤 액세스 메모리(220)는 불휘발성 메모리 장치(100)에 대한 결함 정보 테이블(225)을 포함할 수 있다. 결함 정보 테이블(225)은 데이터 저장 장치(10)가 정상 모드(normal mode)로 진입한 후 랜덤 액세스 메모리(220)로 로딩될 수 있다. 결함 정보 테이블(225)에는 불휘발성 메모리 장치(100)에 포함된 결함 비트라인들의 물리 어드레스들이 오름차순(또는 내림차순)으로 저장될 수 있다.
전술한 바와 같이, 데이터 저장 장치(10)가 불휘발성 메모리 장치(100)를 복수 개 포함하는 경우, 랜덤 액세스 메모리(220)에는 각 불휘발성 메모리 장치(100)에 대응되는 복수 개의 결함 정보 테이블(225)들이 로딩될 수 있다.
메모리 인터페이스(230)는 불휘발성 메모리 장치(100)와 제어 신호, 어드레스 신호 및 데이터 신호 등을 송수신하도록 구성될 수 있다. 메모리 인터페이스(230)는 결함 스킵 블록(235)을 포함할 수 있다. 도 1에서는 결함 스킵 블록(235)이 메모리 인터페이스(230) 내에 포함되는 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니며, 메모리 인터페이스(230)의 외부에 배치될 수도 있다.
프로세서(210)는 호스트 장치로부터 액세스 요청 및 액세스할 논리 어드레스가 수신되면, 어드레스 매핑 테이블(도시되지 않음)을 참조하여 논리 어드레스를 대응하는 물리 어드레스로 변환할 수 있다.
결함 스킵 블록(235)은 랜덤 액세스 메모리(220)에 로딩된 결함 정보 테이블(225)을 참조하여 프로세서(210)에 의해 변환된 물리 어드레스 즉, 액세스할 물리 어드레스에서 결함 정보 테이블에 포함된 물리 어드레스는 스킵하고, 다음 물리 어드레스를 액세스하도록 동작할 수 있다. 본 실시 예에서, ‘스킵’은 결함이 있는 비트라인에 더미 비트 값을 라이트하거나 또는 결함이 있는 비트라인에 라이트된 비트 값은 제거하는 동작을 의미할 수 있다.
도 3은 도 1의 결함 스킵 블록(235)의 구성을 예시적으로 도시한 도면이다.
도 3을 참조하면, 결함 스킵 블록(235)은 제어 로직(235a), 데이터 큐(data queue)(235b), 비트 시프터(bit shifter)(235c), 및 인터리버/디인터리버(interleaver/deinterleaver)(235d)를 포함할 수 있다.
제어 로직(235a)은 결함 스킵 블록(235)의 제반 동작을 제어할 수 있다.
데이터 큐(235b)는 호스트 장치로부터 라이트 요청 시 호스트 장치로부터 전송된 쓰기 데이터들을 랜덤 액세스 메모리(220)로부터 제공받아 큐잉할 수 있다. 또한, 데이터 큐(235b)는 호스트 장치로부터의 리드 요청에 의해 불휘발성 메모리 장치(100)로부터 독출된 리드 데이터들을 비트 시프터(235c)로부터 제공받아 큐잉할 수 있다. 데이터 큐(235b)는 FIFO(first in first out) 구조로서, 데이터 큐(235b)에 큐잉된 데이터들은 가장 먼저 큐잉된 데이터부터 순차적으로 출력될 수 있다.
비트 시프터(235c)는 데이터 큐(235b)로부터 입력된 데이터를 비트 단위로 시프트하여 인터리버/디인터리버(235d)로 출력할 수 있다. 또한, 비트 시프터(235c)는 인터리버/디인터리버(235d)로부터 입력된 데이터를 비트 단위로 시프트하여 데이터 큐(235b)로 출력할 수 있다.
예를 들어, 도 4a에 도시한 바와 같이, 비트 시프터(235c)는 복수 개의 비트 저장 영역들을 포함할 수 있다. 비트 저장 영역들 중 일부는 데이터 큐(235b)와 연결되고, 나머지 일부는 인터리버/디인터리버(235d)와 연결될 수 있다. 이후부터는 설명의 편의를 위하여, 데이터 큐(235b)와 연결된 복수의 비트 저장 영역들을 상위 영역(UR), 인터리버/디인터리버(235d)와 연결된 복수의 비트 저장 영역들을 하위 영역(LR)이라 한다.
상위 영역(UR)은 데이터 큐(235b)로부터 출력된 데이터를 입력받아 저장하거나 또는 저장된 데이터를 데이터 큐(235b)로 출력할 수 있다. 하위 영역(LR)은 인터리버/디인터리버(235d)로부터 출력된 데이터를 입력받아 저장하거나 또는 저장된 데이터를 인터리버/디인터리버(235d)로 출력할 수 있다. 이때, 비트 시프터(235c)의 상위 영역(UR)과 데이터 큐(235b) 사이를 연결하는 데이터 전송 라인(DTL)은 데이터 큐(235b)로부터 출력된 데이터를 비트 시프터(235c)의 상위 영역(UR)으로 전송하기 위한 제1 데이터 전송 라인(DTLa) 및 비트 시프터(235c)의 상위 영역(UR)으로부터 출력된 데이터를 데이터 큐(235b)로 전송하기 위한 제2 데이터 전송 라인(DTLb)을 포함할 수 있다.
또한, 상위 영역(UR)에 저장된 데이터는 하위 영역(LR)으로 비트 단위로 시프트되고, 하위 영역(LR)에 저장된 데이터는 상위 영역(UR)으로 비트 단위로 시프트될 수 있다.
인터리버/디인터리버(235d)는 비트 시프터(235c)로부터 출력된 데이터를 비트 단위로 인터리빙하여 불휘발성 메모리 장치(100)로 출력하거나 또는 불휘발성 메모리 장치(100)로부터 리드된 데이터를 비트 단위로 디인터리빙하여 비트 시프터(235c)로 출력할 수 있다. 여기에서, ‘인터리빙’은 라이트할 데이터의 비트들 중 결함 비트라인에 대응하는 비트에 더미 비트를 삽입하고, 해당 비트를 포함하여 이후 비트들을 1 비트씩 시프트하는 동작을 의미할 수 있다. 또한, ‘디인터리빙’은 리드 데이터의 비트들 중 결함 비트라인에 대응하는 비트를 제거하고, 해당 비트를 포함하여 상위 비트들을 하위 비트 방향으로 1 비트씩 시프트한 후 비트들의 순서를 역순으로 바꾸는 동작을 의미할 수 있다. 이에 대해서는 이후 도 4a 내지 도 5e를 참조하여 상세히 설명할 것이다.
도 4a 내지 도 4e는 결함 스킵 라이트 동작을 예시적으로 도시한 도면들이다. 여기에서, ‘″0″ ~ ″15″’는 비트라인의 물리 어드레스를 나타내고, ‘b[0] ~ b[7]’은 각 데이터의 비트 넘버를 나타낼 수 있다. 예를 들어, ‘b[0]’은 데이터의 최하위 비트, ‘b[7]’은 데이터의 최상위 비트를 의미할 수 있다. 또한, ‘Data 1’ 및 ‘Data 2’는 데이터 큐로부터 출력된 원래의 데이터를 의미하고, ‘Data 1′’ 및 ‘Data 2′’는 인터리버/디인터리버로부터 인터리빙되어 출력된 데이터를 의미할 수 있다. 또한, ‘DQ0 ~ DQ7’은 원래 데이터의 비트들을 의미하고, ‘DQ0′~ DQ7′’은 인터리빙된 데이터의 비트들을 의미할 수 있다.
우선, 호스트 장치로부터 라이트 요청, 라이트할 논리 어드레스(LBA), 및 쓰기 데이터들이 전송되면, 프로세서(210)는 수신된 라이트 요청에 근거하여 대응하는 제어 신호를 생성하고, 수신된 논리 어드레스(LBA)를 대응하는 물리 어드레스(PBA)로 변환하고, 생성된 제어 신호 및 라이트할 물리 어드레스(PBA)를 메모리 인터페이스(230)로 전송할 수 있다. 이때, 쓰기 데이터들은 랜덤 액세스 메모리(220)에 임시 저장될 수 있다.
도 4a를 참조하면, 메모리 인터페이스(230)의 결함 스킵 블록(235)의 제어 로직(235a)은 랜덤 액세스 메모리(220)에 임시 저장된 쓰기 데이터들이 출력되도록 랜덤 액세스 메모리(220)로 제어 신호를 전송할 수 있다. 이때, 쓰기 데이터들은 8 비트 단위로 출력될 수 있으나, 특별히 이에 한정되는 것은 아니다. 설명의 편의를 위하여, 본 실시 예에서 쓰기 데이터 및 리드 데이터의 입출력은 8 비트 단위로 수행되는 것으로 가정한다.
랜덤 액세스 메모리(220)로부터 출력된 8 비트(b[7:0])의 데이터들은 데이터 큐(235b)에 순차적으로 큐잉될 수 있으며, 제어 로직(235a)의 제어에 따라 처음 큐잉된 제1 데이터(Data 1)부터 차례대로 비트 시프터(235c)로 출력될 수 있다.
도 4a에서는 제어 로직(235a)의 제어에 의해 랜덤 액세스 메모리(220)로부터 복수의 데이터들(Data 1 내지 Data 4)이 출력되어 데이터 큐(235b)에 큐잉되고, 제어 로직(235a)의 제어에 의해 데이터 큐(235b)로부터 제1 데이터(Data 1)가 출력되어 비트 시프터(235c)의 상위 영역(UR)에 저장된 상태를 도시하고 있다.
도 4b를 참조하면, 제어 로직(235a)은 상위 영역(UR)에 저장된 제1 데이터(Data 1)가 오른쪽으로 8 비트만큼 시프트되도록 하는 제어 신호(“8 bits right shift”)를 비트 시프터(235c)로 전송할 수 있다. 비트 시프터(235c)는 제어 로직(235a)으로부터 전송된 제어 신호에 의해 제1 데이터(Data 1)를 오른쪽으로 8 비트만큼 시프트시킬 수 있다. 이에 따라, 제1 데이터(Data 1)는 하위 영역(LR)에 저장될 수 있다.
비트 시프터(235c)는 제어 로직(235a)의 제어에 의해 하위 영역(LR)에 저장된 제1 데이터(Data 1)를 인터리버/디인터리버(235d)로 전송할 수 있다. 제어 로직(235a)은 결함 정보 테이블(225)을 참조하여 프로세서(210)로부터 수신된 라이트할 물리 어드레스에 결함 비트라인에 해당하는 어드레스가 있는지 여부를 확인할 수 있다. 도 4a에서는 어드레스 ″2″가 결함 비트라인의 물리 어드레스에 해당하는 어드레스임을 도시하였다.
제어 로직(235a)은 인터리버/디인터리버(235d)로 결함 비트라인의 물리 어드레스가 ″2″임을 나타내는 제어 신호(“defect bitline = 2”)를 제공할 수 있다. 인터리버/디인터리버(235d)는 제어 로직(235a)으로부터 전송된 제어 신호에 의해 어드레스 ″2″에 해당하는 결함 비트라인으로는 더미 비트 값을 출력하고, 어드레스 ″2″에 해당하는 결함 비트라인으로 출력되어야 할 비트 값 “0”은 다음 비트라인(예를 들어, 어드레스 ″3″인 비트라인)으로 1 비트 시프트하여 출력할 수 있다. 이때, 더미 비트 값은 도 4a에 도시한 바와 같이, “1”일 수 있으나, 특별히 이에 한정되는 것은 아니다.
어드레스 ″2″인 결함 비트라인으로 출력되어야 할 비트 값 “0”이 다음 비트라인 즉, 어드레스 ″3″인 비트라인으로 1 비트 시프트되어 출력됨에 따라, 어드레스 ″3″ 내지 ″6″인 비트라인들로 출력되어야 할 비트 값들 역시 각각 1 비트씩 시프트되어 어드레스 ″4″ 내지 ″7″인 비트라인들로 출력될 수 있다. 이에 따라, 어드레스 ″7″인 비트라인으로 출력되어야 할 비트 값은 출력되지 않을 수 있다. 즉, 인터리빙되어 출력되는 제1 데이터(Data 1′)는 하나의 더미 비트(DQ2′)를 포함하고, 원래의 최상위 비트(DQ7)는 포함하지 않을 수 있다.
도 4c를 참조하면, 데이터 큐(235b)는 제어 로직(235a)의 제어에 의해 제2 데이터(Data 2)를 출력하고, 출력된 제2 데이터(Data 2)는 비트 시프터(235c)의 상위 영역(UR)에 저장될 수 있다.
도 4d를 참조하면, 제어 로직(235a)은 비트 시프터(235c)에 저장된 데이터의 비트 값들이 오른쪽으로 7 비트만큼 시프트되도록 하는 제어 신호(“7 bits right shift”)를 비트 시프터(235c)로 전송할 수 있다. 본 실시 예에서, 제어 로직(235a)은 초기 데이터를 제외한 나머지 데이터들에 대하여 이전 데이터를 출력해야 할 비트라인들에 포함된 결함 비트라인의 수를 차감한 비트 수만큼 오른쪽으로 시프트하도록 비트 시프터(235c)를 제어할 수 있다. 이는, 이전 데이터에서 출력되지 않은 비트를 다음 순서로 출력하기 위함이다.
예를 들어, 도 4b에 도시한 바와 같이, 제1 데이터(Data 1)를 출력해야 할 8 개의 비트라인들에 1 개의 결함 비트라인(어드레스 ″2″인 비트라인)이 존재하므로, 제어 로직(235a)은 비트 시프터(235c)로 비트들을 오른쪽으로 7 비트만큼 시프트되도록 하는 제어 신호(“7 bits right shift”)를 전송할 수 있고, 비트 시프터(235c)는 제어 로직(235a)으로부터 전송된 제어 신호에 의해 데이터들의 비트 값들을 오른쪽으로 7 비트만큼 시프트시킬 수 있다. 이에 따라, 제1 데이터(Data 1)의 최상위 어드레스 ″7″에 해당하는 비트 값 “1” 및 제2 데이터(Data 2)의 어드레스 ″8″ 내지 ″14″에 해당하는 비트 값들은 하위 영역(LR)에 저장될 수 있다. 또한, 제2 데이터(Data 2)의 어드레스 ″15″에 해당하는 비트 값은 상위 영역(UR)의 최하위 비트에 저장될 수 있다.
비트 시프터(235c)는 하위 영역(LR)에 저장된 어드레스 ″7″ 내지 ″14″에 해당하는 비트 값들을 인터리버/디인터리버(235c)로 출력하고, 어드레스 ″8″ 내지 ″14″에는 결함 비트라인에 해당하는 어드레스가 없으므로, 인터리버/디인터리버(235c)는 비트 시프터(235c)로부터 입력된 데이터를 그대로 출력할 수 있다.
도 4e를 참조하면, 비트 시프터(235c)는 제어 로직(235a)의 제어에 의해 제2 데이터(Data 1)를 1 비트만큼 오른쪽으로 시프트시킬 수 있다. 이에 따라, 비트 시프터(235c)의 하위 영역(LR)에는 어드레스 ″8″ 내지 ″15″에 해당하는 비트 값들이 저장될 수 있으며, 상위 영역(UR)은 빈 상태가 되어 데이터 큐(235b)로부터 출력되는 다음 데이터를 저장할 수 있다.
도 5a 내지 도 5e는 결함 스킵 리드 동작을 예시적으로 도시한 도면들이다. 여기에서, ‘″0″ ~ ″15″’는 비트라인의 물리 어드레스를 나타내고, ‘b[0] ~ b[7]’은 각 데이터의 비트 넘버를 나타낼 수 있다. 또한, ‘Data 1′’ 및 ‘Data 2′’는 불휘발성 메모리 장치(100)로부터 독출된 데이터들을 의미하고, ‘Data 1″’ 및 ‘Data 2″’는 인터리버/디인터리버로부터 디인터리빙되어 출력된 데이터를 의미할 수 있다. 또한, ‘DQ0′~ DQ7′’은 인터리빙된 데이터의 비트들을 나타내고, 및 ‘DQ0″~ DQ7″’은 디인터리빙된 데이터의 비트들을 나타낼 수 있다.
도 5a를 참조하면, 호스트 장치의 리드 요청에 응답하여 불휘발성 메모리 장치(100)로부터 독출된 제1 데이터(Data 1′)가 인터리버/디인터리버(235d)로 입력될 수 있다. 제어 로직(235a)은 인터리버/디인터리버(235d)로 결함 비트라인의 물리 어드레스가 ″2″임을 나타내는 제어 신호(“defect bitline = 2”)를 제공할 수 있다. 인터리버/디인터리버(235d)는 제어 로직(235a)으로부터 전송된 제어 신호에 의해 입력된 제1 데이터(Data 1′)의 비트 값들 중 어드레스 ″2″에 해당하는 결함 비트라인으로부터 출력된 비트 값은 제거하고, 이후 어드레스들(즉, 어드레스 ″3″ 내지 ″6″)에 해당하는 비트라인들로부터 출력된 비트 값들은 하위 비트 방향으로 1 비트씩 시프트할 수 있다. 또한, 인터리버/디인터리버(235d)는 시프트된 제1 데이터(Data 1′)의 비트 순서를 역순으로 바꿔 비트 시프터(235c)로 출력할 수 있다.
이에 따라, 도 5a에 도시한 바와 같이, 비트 시프터(235c)의 하위 영역(LR)의 최상위 비트에는 인터리버/디인터리버(235d)로부터 출력된 제1 데이터(Data 1″)의 어드레스 ″0″에 해당하는 비트 값이 저장되고, 비트 시프터(235c)의 하위 영역(LR)의 최하위 비트는 빈 상태(E)가 될 수 있다.
도 5b를 참조하면, 제어 로직(235a)은 비트 시프터(235c)에 저장된 비트 값들이 왼쪽으로 7 비트만큼 시프트되도록 하는 제어 신호(“7 bits left shift”)를 비트 시프터(235c)로 전송할 수 있다. 이는 다음 순서로 독출된 데이터(예를 들어, 제2 데이터)로부터 어드레스 ″7″에 해당하는 비트 값을 제1 데이터(Data 1″)에 포함시켜 출력하기 위함이다.
비트 시프터(235c)는 제어 로직(235a)으로부터 전송된 제어 신호에 의해 제1 데이터(Data 1″)를 왼쪽으로 7 비트만큼 시프트시킬 수 있다. 이에 따라, 제1 데이터(Data 1″)의 어드레스 ″0″ 내지 ″6″에 해당하는 비트 값들은 상위 영역(UR)에 저장될 수 있다.
도 5c를 참조하면, 불휘발성 메모리 장치(100)로부터 독출된 제2 데이터(Data 2′)가 인터리버/디인터리버(235d)로 입력되고, 어드레스 ″7″ 내지 ″14″에는 결함 비트라인에 해당하는 어드레스가 없으므로, 인터리버/디인터리버(235c)는 불휘발성 메모리 장치(100)로부터 입력된 제2 데이터(Data 2′)를 비트 순서만 역순으로 바꿔 비트 시프터(235c)로 출력할 수 있다. 이에 따라, 비트 시프터(235c)의 하위 영역(LR)의 최상위 비트에는 제2 데이터(Data 2″)의 어드레스 ″7″에 해당하는 비트 값이 저장되고, 비트 시프터(235c)의 하위 영역(LR)의 최하위 비트에는 제2 데이터(Data 2″)의 어드레스 ″14″에 해당하는 비트 값이 저장될 수 있다.
도 5d를 참조하면, 제어 로직(235a)은 비트 시프터(235c)에 저장된 비트 값들이 왼쪽으로 1 비트만큼 시프트되도록 하는 제어 신호(“1 bit left shift”)를 비트 시프터(235c)로 전송할 수 있다. 비트 시프터(235c)는 제어 로직(235a)으로부터 전송된 제어 신호에 의해 비트 값들을 왼쪽으로 1 비트씩 시프트시킬 수 있다. 이에 따라, 제1 데이터(Data 1″)의 어드레스 ″0″ 내지 ″7″에 해당하는 비트 값들이 비트 시프터(235c)의 상위 영역(UR)에 저장될 수 있다. 이때, 제1 데이터(Data 1″)의 비트 순서는 여전히 역순일 수 있다.
비트 시프터(235c)는 제어 로직(235a)의 제어에 의해 상위 영역(UR)에 저장된 제1 데이터(Data 1″)를 데이터 큐(235b)로 출력할 수 있다. 제1 데이터(Data 1″)는 제2 데이터 전송 라인(DTLb)을 통해 데이터 큐(235b)로 전송될 수 있다. 제2 데이터 전송 라인(DTLb)은 역순인 제1 데이터(Data 1″)의 비트들의 순서를 원래의 순서대로 바꿔 데이터 큐(235b)로 전송하도록 구성될 수 있다. 예를 들어, 제2 데이터 전송 라인(DTLb)은 비트 시프터(235c)의 상위 영역(UR)의 0번째 비트 값과 7번째 비트 값이 스와핑되고, 1번째 비트 값과 6번째 비트 값이 스와핑되고, 2번째 비트 값과 5번째 비트 값이 스와핑되고, 및 3번째 비트 값과 4번째 비트 값이 스와핑되어 데이터 큐(235b)로 전송하도록 구성될 수 있다.
도 5e를 참조하면, 제어 로직(235a)은 비트 시프터(235c)에 저장된 비트 값들이 왼쪽으로 7 비트씩 시프트되도록 하는 제어 신호(“7 bits left shift”)를 비트 시프터(235c)로 전송할 수 있다. 비트 시프터(235c)는 제어 로직(235a)의 제어에 의해 비트 값들을 왼쪽으로 7 비트씩 시프트시킬 수 있다. 이에 따라, 비트 시프터(235c)의 상위 영역(UR)에는 어드레스 ″8″ 내지 ″14″에 해당하는 비트 값들이 저장될 수 있으며, 하위 영역(LR)은 빈 상태가 되어 다음 순서로 독출된 데이터를 저장할 수 있다.
도 6는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 6를 참조하여 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하면 다음과 같다. 도 6을 설명함에 있어서 도 1, 도 3, 및 도 4a 내지 도 5e가 참조될 수 있다.
S610 단계에서, 컨트롤러(200)의 프로세서(210)는 호스트 장치(도시되지 않음)로부터 라이트 요청 또는 리드 요청이 수신되는지 여부를 판단할 수 있다. 판단 결과, 호스트 장치로부터 라이트 요청(W)이 수신되면 S620 단계로 진행될 수 있다.
S620 단계에서, 컨트롤러(200)의 결함 스킵 블록(235)은 랜덤 액세스 메모리(220)에 로딩된 결함 정보 테이블(225)을 참조하여 라이트할 어드레스에 결함 비트라인에 해당하는 어드레스가 포함되었는지 여부를 판단할 수 있다. 이때, 라이트할 어드레스는 호스트 장치로부터 전송된 논리 어드레스에 근거하여 프로세서(210)에 의해 변환된 물리 어드레스를 의미할 수 있다.
판단 결과, 라이트할 어드레스에 결함 비트라인에 해당하는 어드레스가 포함되면, S630 단계로 진행될 수 있다. 한편, 라이트할 어드레스에 결함 비트라인에 해당하는 어드레스가 포함되지 않으면, S640 단계로 진행될 수 있다.
S630 단계에서, 결함 스킵 블록(235)은 라이트할 데이터에서 결함 비트라인에 해당하는 비트에 더미 비트 값이 삽입되고, 결함 비트라인에 해당하는 비트 값을 포함한 이후 비트 값들이 1 비트씩 상위 비트 방향으로 시프트된 쓰기 데이터를 생성하고, 생성된 쓰기 데이터를 불휘발성 메모리 장치(100)로 출력할 수 있다.
S640 단계에서, 결함 스킵 블록(235)은 라이트할 데이터와 동일한 비트 값들을 갖는 노멀 쓰기 데이터를 생성하고, 생성된 노멀 쓰기 데이터를 불휘발성 메모리 장치(100)로 출력할 수 있다.
한편, 호스트 장치로부터 리드 요청(R)이 수신되면 S650 단계로 진행될 수 있다.
S650 단계에서, 결함 스킵 블록(235)은 랜덤 액세스 메모리(220)에 로딩된 결함 정보 테이블(225)을 참조하여 리드할 어드레스에 결함 비트라인에 해당하는 어드레스가 포함되었는지 여부를 판단할 수 있다. 이때, 리드할 어드레스는 호스트 장치로부터 전송된 논리 어드레스에 근거하여 프로세서(210)에 의해 변환된 물리 어드레스를 의미할 수 있다.
판단 결과, 리드할 어드레스에 결함 비트라인에 해당하는 어드레스가 포함되면, S660 단계로 진행될 수 있다. 한편, 리드할 어드레스에 결함 비트라인에 해당하는 어드레스가 포함되지 않으면, S670 단계로 진행될 수 있다.
S660 단계에서, 결함 스킵 블록(235)은 불휘발성 메모리 장치(100)로부터 독출된 데이터에서 결함 비트라인에 해당하는 비트 값이 제거되고, 이후 비트 값들이 1 비트씩 하위 비트 방향으로 시프트되고, 비트 순서가 역순으로 변경된 리드 데이터를 생성하고, 생성된 리드 데이터의 비트 순서를 다시 역순으로 변경하여 랜덤 액세스 메모리(220)로 출력할 수 있다.
S670 단계에서, 결함 스킵 블록(235)은 불휘발성 메모리 장치(100)로부터 독출된 데이터와 동일한 비트 값들을 갖고, 비트 순서는 역순으로 변경된 노멀 리드 데이터를 생성하고, 생성된 노멀 리드 데이터의 비트 순서를 다시 역순으로 변경하여 랜덤 액세스 메모리(220)로 출력할 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 8은 도 7에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 7의 데이터 저장 장치(2200), 도 9의 데이터 저장 장치(3200), 도 10의 데이터 저장 장치(4200)로 구성될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 열 디코더(330), 데이터 읽기/쓰기 블럭(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(340)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(340)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(340)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(340)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(340)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(340)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(330)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(330)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(330)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(340)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 불휘발성 메모리 장치(300)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 불휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(300)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 프로세서
215: 결함 스캔 블록 220: 랜덤 액세스 메모리
225: 결함 정보 테이블 230: 메모리 인터페이스
235: 결함 스킵 블록 235a: 제어 로직
235b: 데이터 큐 235c: 비트 시프터
235d: 인터리버/디인터리버

Claims (19)

  1. 하나 또는 그 이상의 결함 비트라인들을 갖는 불휘발성 메모리 장치; 및
    호스트 장치로부터 라이트 요청 또는 리드 요청이 수신되면, 라이트할 어드레스 또는 리드할 어드레스에 상기 결함 비트라인들의 어드레스들이 포함되는지 여부를 판단하고, 판단 결과에 근거하여 상기 결함 비트라인들은 스킵하고 데이터를 라이트하거나 또는 리드하도록 구성된 컨트롤러
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 결함 비트라인들에 대한 어드레스들이 저장된 결함 정보 테이블이 로딩된 랜덤 액세스 메모리; 및
    상기 결함 정보 테이블을 참조하여 상기 라이트할 어드레스 또는 상기 리드할 어드레스에 상기 결함 비트라인들의 어드레스들이 포함되는지 여부를 판단하고, 상기 결함 비트라인들의 어드레스들이 포함되면 상기 결함 비트라인에 대응하는 비트에 더미 비트 값이 삽입된 쓰기 데이터를 생성하여 출력하거나 또는 상기 불휘발성 메모리 장치로부터 독출된 데이터에서 상기 결함 비트라인에 대응하는 비트 값이 제거된 리드 데이터를 생성하여 출력하는 결함 스킵 블록
    을 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 결함 스킵 블록은,
    상기 랜덤 액세스 메모리로부터 출력된 데이터 및 상기 리드 데이터를 입력 받아 저장하고, 입력된 순서대로 출력하는 데이터 큐;
    상기 데이터 큐로부터 출력된 상기 데이터를 입력 받아 시프트하여 출력하고, 상기 리드 데이터를 입력 받아 시프트하여 상기 데이터 큐로 출력하는 비트 시프터; 및
    상기 비트 시프터로부터 출력된 상기 데이터에서 상기 결함 비트라인에 대응하는 비트에는 상기 더미 비트 값을 삽입하고 이후 비트 값들은 시프트하여 상기 쓰기 데이터를 생성하고, 상기 불휘발성 메모리 장치로부터 독출된 데이터에서 상기 결함 비트라인에 대응하는 비트 값은 제거하고 이후 비트 값들은 시프트한 후 비트 순서를 역순으로 변경하여 상기 리드 데이터를 생성하는 인터리버/디인터리버
    를 포함하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 쓰기 데이터는 상기 이후 비트 값들을 상위 비트 방향으로 시프트하여 생성되고, 및 상기 리드 데이터는 상기 이후 비트 값들을 하위 비트 방향으로 시프트하여 생성되는 데이터 저장 장치.
  5. 제3항에 있어서,
    상기 결함 스킵 블록은 상기 비트 시프터로부터 상기 데이터 큐로 상기 리드 데이터를 전송하는 데이터 전송 라인을 더 포함하고,
    상기 데이터 전송 라인은 상기 리드 데이터의 비트 순서를 역순으로 변경하여 전송하도록 구성된 데이터 저장 장치.
  6. 제3항에 있어서,
    상기 비트 시프터는 상기 데이터 큐와 연결된 상위 영역 및 상기 인터리버/디인터리버와 연결된 하위 영역을 포함하는 데이터 저장 장치.
  7. 제6항에 있어서,
    상기 비트 시프터는 상기 인터리버/디인터리버로 출력한 이전 데이터에 상기 결함 비트라인에 해당하는 비트가 존재하면, 상기 데이터 큐로부터 상기 상위 영역으로 입력된 다음 데이터는 상기 결함 비트라인의 수를 차감한 비트 수만큼 상기 하위 영역으로 시프트하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 비트 시프터는 상기 이전 데이터의 일부 비트 및 상기 다음 데이터의 일부 비트를 상기 인터리버/디인터리버로 출력하고, 상기 다음 데이터를 상기 결함 비트라인의 수만큼 상기 하위 영역으로 시프트하는 데이터 저장 장치.
  9. 제6항에 있어서,
    상기 비트 시프터는 상기 인터리버/디인터리버로부터 상기 하위 영역으로 입력된 이전 리드 데이터에 상기 결함 비트라인에 해당하는 비트가 존재하면, 상기 이전 리드 데이터는 상기 결함 비트라인의 수를 차감한 비트 수만큼 상기 상위 영역으로 시프트하고, 상기 인터리버/디인터리버로부터 상기 하위 영역으로 입력된 다음 리드 데이터는 상기 결함 비트라인의 수만큼 상기 상위 영역으로 시프트하는 데이터 저장 장치.
  10. 제9항에 있어서,
    상기 비트 시프터는 상기 이전 리드 데이터의 일부 비트 및 상기 다음 리드 데이터의 일부 비트를 상기 데이터 큐로 출력하고, 상기 다음 리드 데이터를 상기 결함 비트라인의 수를 차감한 비트 수만큼 상기 상위 영역으로 시프트하는 데이터 저장 장치.
  11. 제2항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치의 상기 결함 비트라인들을 검출하고, 검출된 상기 결함 비트라인들에 근거하여 상기 결함 정보 테이블을 생성하고, 생성된 상기 결함 정보 테이블을 상기 불휘발성 메모리 장치에 저장하는 프로세서를 더 포함하는 데이터 저장 장치.
  12. 제11항에 있어서,
    상기 프로세서는 상기 데이터 저장 장치가 정상 모드로 진입하기 전에 상기 결함 비트라인들의 검출, 상기 결함 정보 테이블의 생성 및 상기 결함 정보 테이블의 저장을 수행하는 데이터 저장 장치.
  13. 제11항에 있어서,
    상기 프로세서는 상기 불휘발성 메모리 장치에 상기 결함 정보 테이블을 복수 개 저장하고, 및
    각 결함 정보 테이블은 1 비트씩 시프트되도록 저장되는 데이터 저장 장치.
  14. 제13항에 있어서,
    상기 프로세서는 상기 데이터 저장 장치가 정상 모드로 진입하면, 상기 불휘발성 메모리 장치에 저장된 상기 복수 개의 결함 정보 테이블들 중 정상적으로 ECC 디코딩된 결함 정보 테이블을 상기 랜덤 액세스 메모리에 로딩하는 데이터 저장 장치.
  15. 제2항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치와의 데이터 송수신을 위한 메모리 인터페이스를 더 포함하고,
    상기 결함 스킵 블록은 상기 메모리 인터페이스 내에 포함되는 데이터 저장 장치.
  16. 하나 또는 그 이상의 결함 비트라인들을 갖는 불휘발성 메모리 장치; 및
    라이트 동작 시 상기 결함 비트라인들에 대응하는 비트에는 더미 비트 값이 삽입되고 이후 비트 값들은 시프트된 쓰기 데이터를 생성하여 상기 불휘발성 메모리 장치로 전송하고, 및 리드 동작 시 상기 결함 비트라인으로부터 독출된 비트 값은 제거되고 이후 비트 값들은 시프트된 리드 데이터를 생성하여 호스트 장치로 전송하도록 구성된 컨트롤러
    를 포함하는 데이터 저장 장치.
  17. 하나 또는 그 이상의 결함 비트라인들을 갖는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    호스트 장치로부터 라이트 요청 또는 리드 요청이 수신되면, 라이트할 어드레스 또는 리드할 어드레스에 상기 결함 비트라인들의 어드레스가 포함되는지 여부를 판단하는 단계; 및
    상기 라이트할 어드레스 또는 상기 리드할 어드레스에 상기 결함 비트라인들의 어드레스가 포함되면, 상기 결함 비트라인들에 대응하는 비트에는 더미 비트 값이 삽입되고 이후 비트 값들은 시프트된 쓰기 데이터를 생성하여 상기 불휘발성 메모리 장치로 전송하거나 또는 상기 결함 비트라인으로부터 독출된 비트 값은 제거되고 이후 비트 값들은 시프트된 리드 데이터를 생성하여 상기 호스트 장치로 전송하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 리드 데이터를 생성하는 것은 상기 리드 데이터의 비트 순서를 역순으로 변경하는 것을 더 포함하는 데이터 저장 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 호스트 장치로 상기 리드 데이터를 전송할 때에는 상기 리드 데이터의 비트 순서를 원래의 순서로 변경하여 전송하는 데이터 저장 장치의 동작 방법.
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