CN107481753A - 存储系统 - Google Patents

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Abstract

一种存储系统包括：存储装置，其包括写入驱动器；以及存储器控制器，其被配置为控制存储装置。存储器控制器包括命令比较电路，其被配置为将第一写入命令和第二写入命令的字线地址、位线地址和写入数据段相比较，以及当第一写入命令与第二写入命令的位线地址和写入数据段彼此相同而第一写入命令与第二写入命令的字线地址的最高有效位MSB彼此不同时，输出具有第一电平的同时写入控制信号；以及处理器，其被配置为当从命令比较电路输出具有第一电平的同时写入控制信号时，将用于同时操作第一写入命令和第二写入命令的同时写入命令传送到存储装置。写入驱动器基于同时写入控制信号来增加写入电流，以及输出增加的写入电流。

Description

存储系统
相关申请的交叉引用
本申请要求2016年6月7日提交的申请号为10-2016-0070334的韩国申请的优先权，该韩国专利申请如所充分阐述通过引用全部合并于此。
技术领域
各种实施例总体而言可以涉及一种半导体装置，更具体地，涉及一种存储系统并且控制写入电流。
背景技术
关于对存储装置的大容量和低功率消耗的要求，已经进行了对具有非易失性并且不具有刷新的下一代存储装置的研究。下一代存储装置需要具有动态随机存取存储器(DRAM)的高集成度、快闪存储器的非易失性、静态RAM(SRAM)的高速度等。存在符合非易失性并且不具有刷新的要求的下一代存储装置。满足要求的这些下一代存储装置包括相变RAM(PRAM)、纳米浮栅存储器(FTGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电式RAM(FeRAM)以及电阻式RAM(ReRAM)。
发明内容
根据实施例，可以提供一种存储系统。存储系统可以包括：存储装置，其包括写入驱动器，所述写入驱动器被配置为输出用于在多个存储单元中写入数据的写入电流；以及存储器控制器，其被配置为控制存储装置。存储器控制器可以包括：命令比较电路，其被配置为将由存储器控制器接收的第一写入命令的字线地址、位线地址和写入数据段与第二写入命令的字线地址、位线地址和写入数据段相比较，以及当第一写入命令的位线地址和写入数据段与第二写入命令的位线地址和写入数据段彼此相同而第一写入命令的字线地址的最高有效位MSB与第二写入命令的字线地址的最高有效位MSB彼此不同，输出具有第一电平的同时写入控制信号；以及处理器，其被配置为当从命令比较电路输出具有第一电平的同时写入控制信号时，将用于同时操作第一写入命令和第二写入命令的同时写入命令传送到存储装置。写入驱动器可以通过接收具有第一电平的同时写入控制信号来增加写入电流，以及输出增加的写入电流。
根据实施例，可以提供一种存储系统。存储系统可以包括：存储单元区域，其包括多个位线、多个字线和耦接到多个位线的中心部分的列解码器；写入驱动器，其被配置为将写入电流输出到存储单元区域的列解码器；控制逻辑，其被配置为控制写入驱动器以将数据写入存储单元区域；命令比较电路，其被配置为将从主机装置接收的第一写入命令的字线地址、位线地址和写入数据段与第二写入命令的字线地址、位线地址和写入数据段相比较，以及当第一写入命令的位线地址和写入数据段与第二写入命令的位线地址和写入数据段彼此相同而第一写入命令的字线地址的最高有效位MSB与第二写入命令的字线地址的最高有效位MSB彼此不同时，输出具有第一电平的同时写入控制信号；以及处理器，其被配置为当从命令比较电路输出具有第一电平的同时写入控制信号时，将用于同时操作第一写入命令和第二写入命令的同时写入命令传送到控制逻辑。写入驱动器可以基于从命令比较电路输出的具有第一电平的同时写入控制信号来增加写入电流，以及将增加的写入电流输出到列解码器。
根据实施例，可以提供一种MAT。MAT可以包括：存储单元区域，其包括列解码器，列解码器位于布置在列解码器的上侧的第一字线组与布置在列解码器的下侧的第二字线组之间，以及位线，其耦接到列解码器的中心部分以及耦接到包括在第一字线组和第二字线组中的字线；以及写入驱动器，其被配置为将写入电流输出到存储单元区域的列解码器。当来自第一字线组的第一字线和第一位线的交叉区域和来自第二字线组的第二字线和第一位线的交叉区域距列解码器的距离基本相同时，写入驱动器增加至列解码器的写入电流。
从列解码器到第一字线的电阻与从列解码器到第二字线的电阻基本上相同。第一字线与第二字线基于列解码器而对称。
写入驱动器包括：电压源端子；第一电流源和第二电流源，其并联耦接到电压源端子；以及切换元件，其被配置为电耦接电压源端子以通过将第二电流源提供给第一电流源来提供增加的写入电流。
增加的写入电流基本上是第一电流源的两倍。增加的写入电流的部分写入电流沿着位线朝着第一字线流动，而剩余写入电流沿着位线朝向第二字线流动，以基本上同时将数据写入布置在第一字线和第一位线的交叉区域中的存储单元中以及布置在第二字线和第一位线的交叉区域中的存储单元中。
切换元件被配置为基于具有第一电平的同时写入控制信号来电耦接电压源端子以提供增加的写入电流。当用于布置在第一字线和第一位线的交叉区域中的存储单元的位线地址和写入数据段与布置在第二字线和第一位线的交叉区域中的存储单元的位线地址和写入数据段彼此相同，而布置在第一字线和第一位线的交叉区域中的存储单元的字线地址的最高有效位(MSB)与布置在第二字线和第一位线的交叉区域中的存储单元的字线地址的最高有效位(MSB)彼此不同时，同时写入控制信号具有第一电平。
附图说明
图1是图示根据实施例的存储系统的框图。
图2是图示图1的存储装置的示图。
图3是图示包括在图2的存储单元阵列中的一个单元区域的示图。
图4是图示根据实施例的包括在一个单元区域中的字线、位线、行解码器以及列解码器的布置关系的示图。
图5A和图5B是图示包括在图3的写入驱动器中的电流增加电路的操作示例的示图。
图6A是图示图1的命令比较电路的示例的示图。
图6B是图示图6A的第一比较电路的示例的示图。
图7是图示根据实施例的位线地址和写入数据段彼此相同而字线地址的MSB彼此不同的两个写入命令的示例的示图。
图8是图示对图7的两个写入命令同时执行写入操作的示例的示图。
图9是图示根据本技术精神的实施例的采用存储系统的电子系统的代表的示例的框图。
图10是图示根据本技术精神的实施例的采用存储系统的存储卡系统的代表的示例的框图。
具体实施方式
将参考附图描述实施例的示例。本文参考剖视图来描述示例性实施例，所述剖视图是实施例示例(以及中间结构)的示意性图示。照此，可以想象到由于例如制造技术和/或公差而带来的在图示形状上的变化。因此，实施例不应被解释为限于本文中所示的特定形状，而是可以包括例如由制造产生的形状上的偏差。在附图中，为了清楚起见，各层和各区域的长度和尺寸可以被夸大。附图中相同的附图标记表示相同的元件。还要理解，当层被称为在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者也可以存在中间层。还注意，在本说明书中，“连接/耦接”是不仅指一个组件直接耦接另一个组件，而且还指通过中间组件间接地耦接另一个组件。此外，只要没有具体提及，单数形式可以包括复数形式，反之亦然。
本文中参考实施例的剖面图和/或平面图来描述这些概念。然而，概念的实施例不应被解释为限制所述概念。尽管将示出和描述所述概念的一些实施例，但是本领域普通技术人员将会理解，在不脱离这些概念的原理和精神的情况下，可以在实施例的这些示例中做出改变。
可以将一个或更多个实施例提供给能够减少写入延时的存储系统。
根据实施例，可以对耦接到一个位线的多个存储单元同时执行写入操作，因此可以提高写入操作的速度以及可以减小写入延时。
图1是图示根据实施例的存储系统的框图，图2是图示图1的存储装置的示图，以及图3是图示包括在图2的存储单元阵列中的一个单元区域的示图。
参考图1，根据实施例的存储系统10可以包括存储装置100和存储器控制器200。
存储系统10可以储存由主机装置(诸如，例如但不限于，便携式电话、MP3播放器、膝上型电脑、台式电脑、游戏机、电视(TV)或车载信息娱乐系统)访问的数据。
存储系统10可以根据耦接到主机装置的接口的协议来用各种类型的储存装置中的任意一种来制造。例如，存储系统10可以由各种类型的储存装置(诸如，例如但不限于，固态驱动器(SSD)、MMC、eMMC、RS-MMC以及微型MMC形式的多媒体卡、SD、迷你SD以及微型SD形式的安全数字卡、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、个人计算机存储卡国际协会(PCMCIA)卡类型储存设备、外围组件互连(PCI)卡类型储存设备、PCI-快速(PCI-E)卡类型储存设备、紧凑型闪存(CF)卡、智能媒体卡以及记忆棒等)之中的任意一种来配置。
存储系统10可以用各种类型的封装体中的任意一种来制造。例如，存储系统10可以用各种类型的封装体(诸如，例如但不限于，层叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)以及晶圆级层叠封装(WSP))之中的任意一种来制造。
存储装置100可以包括存储单元阵列110和控制逻辑120。
存储单元阵列100可以包括布置在多个字线和多个位线的交叉区域处的多个存储单元(未示出)。在实施例中，每个存储单元可以是储存1比特位数据的单电平单元(SLC)或储存2比特位数据的多电平单元(MLC)。在另一个示例中，每个存储单元可以是储存3比特位数据的三电平单元(TLC)或储存4比特位数据的四电平单元(QLC)。存储单元阵列110可以包括SLC、MLC、TLC和QLC之中的至少一个或更多个。
在实施例中，存储单元阵列110可以包括具有二维(2D)水平结构或3D垂直结构的存储单元。将在实施例中描述包括具有2D结构的存储单元的存储单元阵列110的示例，但是实施例不限于此。
在实施例中，存储单元阵列110可以包括电阻式存储单元，该电阻式存储单元包括具有可变电阻的可变电阻元件(未示出)。例如，当由相变材料(例如，Ge-Sb-Te(GST))形成的可变电阻元件的电阻根据温度而改变时，存储装置100可以是PRAM。当可变电阻元件包括上电极、下电极以及形成在上电极和下电极之间的过渡金属氧化物时，存储装置100可以是RRAM。当可变电阻元件包括由磁性材料形成的上电极、由磁性材料形成的下电极以及形成在上电极和下电极之间的电介质时，存储装置100可以是MRAM。
存储单元阵列110可以包括如图2所示的多个单元区域。在下文中，单元区域单元可以指MAT。存储单元阵列110的每个MAT可以包括如图3所示的多个瓦片(tile)。多个瓦片中的每个可以包括多个存储单元(未示出)。
MAT可以包括布置在多个瓦片之间的行解码器X-Dec和列解码器Y-Dec。在实施例中，多个MAT中的每个可以包括布置成沿着第一方向延伸的行解码器X-Dec以及布置成沿着垂直于第一方向的第二方向延伸的列解码器Y-Dec。第一方向可以是与位线平行的方向，而第二方向可以是与字线平行的方向，但是并不限于此。行解码器X-Dec和列解码器Y-Dec可以在平面上彼此垂直交叉。
MAT可以包括相对于行解码器X-Dec和列解码器Y-Dec对称布置的第一瓦片到第四瓦片Tile 1、Tile 2、Tile 3和Tile 4。例如，第一瓦片Tile 1和第三瓦片Tile 3可以与第二瓦片Tile 2和第四瓦片Tile 4相对于行解码器X-Dec来对称布置，而第一瓦片Tile1和第二瓦片Tile2可以与第三瓦片Tile3和第四瓦片Tile4相对于列解码器Y-Dec来对称布置。第一瓦片Tile1可以与第四瓦片Tile4对角布置，而第二瓦片Tile2可以与第三瓦片Tile3对角布置。
已经在图3中示出了一个MAT包括一个行解码器X-Dec和一个列解码器Y-Dec，但是实施例不限于此。例如，MAT可以包括沿着第一方向布置的两个或更多个行解码器X-Dec以及沿着垂直于第一方向的第二方向布置的两个或更多个列解码器Y-Dec。即，MAT可以包括布置在第一瓦片Tile1和第二瓦片Tile2之间以及第三瓦片Tile3和第四瓦片Tile4之间的多个行解码器X-Dec以及布置在第一瓦片Tile1和第三瓦片Tile3之间以及第二瓦片Tile2和第四瓦片Tile4之间的多个列解码器Y-Dec。
在下文中，在平面上布置在列解码器Y-Dec的上侧的第一瓦片Tile1和第二瓦片Tile2可以指上瓦片组UTG，而在平面上布置在列解码器Y-Dec的下侧的第三瓦片Tile3和第四瓦片Tile4可以指下瓦片组LTG。上瓦片组UTG可以包括基于多个位线BL0至BL2m-1的中心部分而布置在上侧的多个存储单元，而下瓦片组LTG可以包括基于多个位线BL0至BL2m-1的中心部分而布置在下侧的多个存储单元。
参考图4，MAT可以包括多个位线BL0至BL2m-1以及与多个位线BL0至BL2m-1垂直交叉或基本垂直交叉的多个字线WL0至WL2n-1。这里，n和m可以指2或2以上的整数。
多个位线BL0至BL2m-1可以从上瓦片组UTG延伸到下瓦片组LTG。多个位线BL0至BLm2-1可以包括从第一瓦片Tile1延伸到第三瓦片Tile3的多个第一位线BL0至BLm-1以及从第二瓦片Tile2延伸到第四瓦片Tile4的多个第二位线BLm至BL2m-1。
多个字线WL0至WL2n-1可以布置在上瓦片组UTG和下瓦片组LTG上以与多个位线BL0至BL2m-1垂直交叉或基本垂直交叉。多个字线WL0至WLn2-1可以包括第一字线组和第二字线组，其中该第一字线组包括从第一瓦片Tile1延伸到第二瓦片Tile2的多个字线WL0至WLn-1，该第二字线组包括从第三瓦片Tile3延伸到第四瓦片Tile4的多个字线WLn至WL2n-1。第一字线组WL0至WLn-1可以布置在上瓦片组UTG中而第二字线组WLn到WL2n-1可以布置在下瓦片组LTG中。
在实施例中，第一位线BL0至BLm-1的数量等于第二位线BLm至BL2m-1的数量，而包括在第一字线组中的字线WL0至WLn-1的数量等于包括在第二字线组中的字线WLn至WL2n-1的数量，但不限于此。
行解码器X-Dec可以布置在第一位线BL0至BLm-1和第二位线BLm至BL2m-1之间。列解码器Y-Dec可以布置在第一字线组WL0至WLn-1和第二字线组WLn至WL2n-1之间。即，列解码器Y-Dec可以布置在上瓦片组UTG和下瓦片组LTG之间。例如，行解码器X-Dec可以耦接到多个字线WL0至WL2n-1的中心部分，而列解码器Y-Dec可以耦接到位线BL0至BL2m-1的中心部分。因此，写入电流(或写入电压)可以被施加到字线WL0至WL2n-1的中心部分以及位线BL0至BL2m-1的中心部分，并且施加的写入电流(或施加的写入电压)可以从字线WL0至WL2n-1的中心部分朝向字线WL0至WL2n-1的两端流动以及从位线BL0至BL2m-1的中心部分朝向位线BL0至BL2m-1的两端流动。
为了清楚起见，已经在图4中示出包括在第一字线组中的字线WL0至WLn-1远离包括在第二字线组中的字线WLn至WL2n-1，而第一位线BL0至BLm-1远离第二位线BLm至BL2m-1。然而，在字线WL0至WL2n-1之间的间隔可以基本上相同，并且在位线BL0至BL2m-1之间的间隔可以基本相同。行解码器X-Dec和字线WL0至WL2n-1可以布置在不同的层上，并且列解码器Y-Dec和位线BL0至BL2m-1可以布置在不同的层上。
在实施例中，包括在第一字线组中的字线WL0至WLn-1的地址(在下文中，被称为第一字线地址)可以以与包括在第二字线组中的字线WLn至WL2n-1的地址(在下文中，被称为第二字线地址)的布置次序相反的次序来布置，但并不限定于此。
例如，第一字线地址可以以升序布置，而第二字线地址可以以降序布置。即，越靠近列解码器Y-Dec，第一字线地址和第二字线地址可能越增加，而距离列解码器Y-Dec越远，第一字线地址和第二字线地址可能越减少。与列解码器Y-Dec间隔相同距离的一个第一字线地址和一个第二字线地址的除了最高有效位(MSB)之外的其它比特位可以彼此相同。
例如，当一个MAT的存储单元区域包括4K字线时，一个MAT的存储单元区域可以包括4096个字线。4096个字线的地址可以用“0(零)”到“4095”来表示。例如，当布置在列解码器Y-Dec的上侧中的2048个字线指第一字线组且布置在列解码器Y-Dec的下侧中的2048个字线指第二字线组时，第一字线地址可以用“0(零)”到“2048”来表示，而第二字线地址可以用“2049”到“4095”来表示。
由于第一字地址以如上所述的升序来布置，因此在第一字线组中的字线之中的第一字线的地址可以是“0”，而在第一字线组中的字线之中的最后字线的地址可以是“2047”。由于第二字线地址以降序来布置，因此在第二字线组中的字线之中的第一字线的地址可以是“4095”，而在第二字线组中的字线之中的最后字线的地址可以是“2048”。
例如，在第一字线组中的字线之中的第三字线的地址可以是“2”，而在第二字线组中基于列解码器Y-Dec与在第一字线组中的第三字线对称的字线的地址(即，在第二字线组中的字线之中倒数第三字线的地址)可以是“2050”。在第一字线组中的字线之中的第三字线的地址“2”以及在第二字线组中的字线之中的第三字线的地址“2050”可以被转换为二进制数“000000000010”和“100000000010”。在与列解码器Y-Dec间隔相同距离的第一字线组的字线的地址和第二字线组的字线的地址中，MSB可以彼此不同，除了MSB之外的其它比特位可以彼此相同。
MAT可以包括写入和读取(写入/读取)电路115。写入/读取电路115可以通过多个位线耦接到多个存储单元(未示出)。例如，写入/读取电路115可以耦接到列解码器Y-Dec，该列解码器Y-Dec耦接到多个位线的中心部分。写入/读取电路115可以包括被配置为在多个存储单元中写入数据的写入驱动器WD以及被配置为放大从多个存储单元读取的数据的感测放大器SA。
写入驱动器WD可以包括电流增加电路CIC，其被配置为增加施加到多个存储单元的写入电流。例如，参考图5A和图5B，电流增加电路CIC可以包括耦接到电压源端子Vpp的第一电流源I1和第二电流源I2。第一电流源I1和第二电流源I2可以彼此并联耦接。电流增加电路CIC可以包括电耦接电压源端子Vpp和第二电流源I2的切换元件S。切换元件S可以包括晶体管，但不限于此。切换元件S可以根据从存储器控制器200输入的同时写入控制信号CTRL_RW而导通/关断。
例如，当从存储器控制器200输入具有第一电平的同时写入控制信号CTRL_RW时，切换元件S导通，并且写入电流IWRT可以在第一电流源I1和第二电流源I2中流动。因此，写入驱动器WD可以输出比原始写入电流IWRT增加一倍的双倍写入电流2IWRT。
当从存储器控制器200输入具有第二电平的同时写入控制信号CTRL_RW时，切换元件S关断，并且写入电流IWRT可以仅流过第一电流源I1。因此，写入驱动器WD可以输出未增加的原始写入电流IWRT。第一电平可以是高电平(即，“1”)，而第二电平可以是低电平(即，“0”)，但是实施例不限于此。
即，当对共享一个位线的两个或更多个存储单元同时执行写入操作时，写入驱动器WD可以通过增加写入电流来输出双倍的写入电流，以及当对一个存储单元执行写入操作时，输出原始写入电流。当多个存储单元是电阻式存储单元时，写入电流可以包括复位电流和设定电流。如图5A和图5B所示的电流增加电路CIC仅仅是示例，并且可以用各种配置来实现。
控制逻辑120可以控制存储装置100的总体操作。例如，控制逻辑120可以控制写入/读取电路115执行诸如写入、读取等的存储器操作。参见图2和图3，对于存储装置100的写入操作、读取操作等，控制逻辑120可以将诸如写入脉冲、读取脉冲等的各种脉冲信号Pulse提供给读取/写入电路115。读取/写入电路115可以接收各种脉冲信号Pulse，以及使用各种脉冲信号来向存储单元阵列110提供写入电流(或写入电压)或读取电流(或读取电压)。被配置为产生各种脉冲信号的脉冲发生器(未示出)可以设置在控制逻辑120的内部或外部。
控制逻辑120可以基于从存储器控制器200接收到的命令CMD、地址ADDR以及控制信号CTRL来将用于将数据写入存储单元阵列110或从存储单元阵列110读取数据的各种内部控制信号CTRL_RW输出到写入/读取电路115。
控制逻辑120可以基于从存储器控制器200接收到的地址ADDR来将用于选择字线的行地址X_ADDR和用于选择位线的列地址Y-ADDR输出到行解码器X-Dec和列解码器Y-Dec。
返回参考图1，存储器控制器200可以响应于来自主机装置的写入/读取请求来控制存储装置100读取储存在存储装置100中的数据或将数据写入存储装置100。例如，存储器控制器200可以将地址ADDR、命令CMD和控制信号CTRL提供给存储装置100，以及可以控制存储装置100的写入操作(或编程操作)、读取操作以及擦除操作。要写入存储装置100的数据DATA和从存储装置100读取的数据DATA可以在存储器控制器200和存储装置100之间进行交换。
存储器控制器200可以包括处理器210、命令队列220以及命令比较电路230。尽管图1中未示出，但是存储器控制器200还可以包括RAM、被配置为在主机装置和存储器控制器200之间执行数据交换的主机接口以及被配置为在存储器控制器200和存储装置100之间执行数据交换的存储器接口。
处理器210可以控制存储器控制器200的总体操作。
命令队列220可以包括用于储存多个命令和多个地址的空间。命令队列220可以以接收次序对从主机装置接收到的命令和地址执行排队。
命令比较电路230可以通过将在命令队列220中排队的多个写入命令相比较来输出判断是否存在用于同时执行写入操作的写入命令的结果值。在实施例中，命令比较电路230可以通过以排队次序选择在命令队列220中排队的多个写入命令之中的至少两个写入命令来比较写入命令，但是实施例不限于此。命令比较电路230可以通过随机选择两个写入命令来比较写入命令。
例如，命令比较电路230可以将用于在命令队列220中排队的多个写入命令的字线地址、位线地址和写入数据段相比较，以及输出判断是否存在可以同时执行或基本上同时执行的写入命令的结果值。
参考图6A，命令比较电路230可以包括第一比较操作块CB1和第二比较操作块CB2。第一比较操作块CB1可以包括第一比较电路CC1、第二比较电路CC2以及第三比较电路CC3。
第一比较电路CC1可以包括逻辑门，其被配置为对用于第一写入命令CMD1的字线地址的MSB WLMSB和用于第二写入命令CMD2的字线地址的MSB WLMSB执行逻辑运算。即，第一比较电路CC1可以仅通过将用于第一写入命令CMD1的字线地址的MSB与用于第二写入命令CMD2的字线地址的MSB相比较来输出判断用于第一写入命令CMD1的字线地址的MSB与用于第二写入命令CMD2的字线地址的MSB是相同还是不同的结果值。在实施例中，例如，WLMSB可以是字线地址的最高有效位，而WLLSB可以是字线地址的最低有效位等。
参考图6B，第一比较电路CC1还可以包括逻辑门，其被配置为对用于第一写入命令CMD1的字线地址的除MSB WLMSB以外的其它比特位WLMSB-1至WLLSB和用于第二写入命令CMD2的字线地址的除MSB WLMSB以外的其它比特位WLMSB-1至WLLSB执行逻辑运算。即，图6B所示的第一比较电路CC1可以通过将用于第一写入命令CMD1的字线地址的所有比特位与用于第二写入命令CMD2的字线地址的所有比特位相比较来输出判断用于第一写入命令CMD1的字线地址的所有比特位与用于第二写入命令CMD2的字线地址的所有比特位是相同还是不同的结果值。
参考图6A，第二比较电路CC2可以包括：第一级S1，其包括被配置为对用于第一写入命令CMD1的位线地址的MSB BLMSB至最低有效位(LSB)BLLSB和用于第二写入命令CMD2的位线地址的MSB BLMSB至LSB BLLSB执行逻辑运算的多个逻辑门；以及第二级S2，其包括被配置为对在第一级S1中的逻辑门的运算结果执行逻辑运算的逻辑门。即，第二比较电路CC2可以通过将用于第一写入命令CMD1的位线地址的所有比特位与用于第二写入命令CMD2的位线地址的所有比特位相比较来输出判断用于第一写入命令CMD1的位线地址的所有比特位与用于第二写入命令CMD2的位线地址的所有比特位是相同还是不同的结果值。
第三比较电路CC3可以包括逻辑门，其被配置为对用于第一写入命令CMD1的写入数据和用于第二写入命令CMD2的写入数据执行逻辑运算。即，第三比较电路CC3可以通过将用于第一写入命令CMD1的写入数据与用于第二写入命令CMD2的写入数据相比较来输出判断用于第一写入命令CMD1的写入数据与用于第二写入命令CMD2的写入数据是相同还是不同的结果值。
第二比较操作块CB2可以包括逻辑门，其被配置成对从第一比较电路CC1、第二比较电路CC2和第三比较电路CC3输出的结果值执行逻辑运算。
在实施例中，第一比较电路CC1可以包括异或(XOR)门，第二比较电路CC2的第一级S1和第三比较电路CC3可以包括异或非(XNOR)门，以及第二比较电路CC2的第二级S2和第二比较操作块CB2可以包括与门，但并不限于此。
在示例中，第一比较电路CC1可以包括：XOR门，其被配置为对用于第一写入命令CMD1的字线地址的MSB WLMSB和用于第二写入命令CMD2的字线地址的MSB WLMSB执行逻辑运算；以及XNOR门，其配置为对用于第一写入命令CMD1的字线地址的除MSB WLMSB以外的其它比特位WLMSB-1到WLLSB和用于第二个写入命令CMD2的字线地址的除MSB WLMSB以外的其它比特位WLMSB-1到WLLSB执行逻辑运算。
例如，当第一写入命令CMD1的位线地址与第二写入命令CMD2的位线地址相同、第一写入命令CMD1的写入数据与第二写入命令CMD2的写入数据相同、以及第一写入命令CMD1的字线地址的MSB与第二写入命令CMD2的字线地址的MSB不同时，包括图6A中所示的第一比较电路CC1的命令比较电路230可以输出同时写入控制信号CRTL_RW，该同时写入控制信号CRTL_RW具有表示可以同时执行写入操作的值(即，第一电平)。在这个示例中，即使当第一写入命令CMD1的字线地址的除MSB之外的其它比特位与第二写入命令CMD2的字线地址的除MSB之外的其它比特位不同时，也可以同时执行与第一写入命令CMD1和第二写入命令CMD2相对应的写入操作。
例如，当第一写入命令CMD1的位线地址与第二写入命令CMD2的位线地址相同、第一写入命令CMD1的写入数据与第二写入命令CMD2的写入数据相同、第一写入命令CMD1的字线地址的MSB与第二写入命令CMD2的字线地址的MSB不同、以及第一写入命令CMD1的字线地址的除MSB之外的其它比特位与第二写入命令CMD2的字线地址的除MSB之外的其它比特位相同时，包括图6B中所示的第一比较电路CC1的命令比较电路230可以输出同时写入控制信号CRTL_RW，该同时写入控制信号CRTL_RW具有表示可以同时执行写入操作的值(即，第一电平)。在这个示例中，仅当第一写入命令CMD1的字线地址的MSB与第二写入命令CMD2的字线地址的MSB不同而第一写入命令CMD1的字线地址的除MSB之外的其它比特位与第二写入命令CMD2的字线地址的除MSB之外的其它比特位相同时，才可以同时执行与第一写入命令CMD1和第二写入命令CMD2相对应的写入操作。
命令比较电路230可以将用于在命令队列220中排队的多个写入命令之中的两个写入命令(即，第一写入命令和第二写入命令)的字线地址、位线地址和写入数据段相比较，以及当第一写入命令和第二写入命令是可以同时执行的命令时，输出第一电平(即，高电平)的同时写入控制信号CTRL_RW，以及当第一写入命令和第二写入命令是不能同时执行的命令时，输出第二电平(即，低电平)的同时写入控制信号CTRL_RW。
在图7中示出了字线地址的MSB彼此不同而位线地址和写入数据段彼此相同的第一写入命令CMD1和第二写入命令CMD2。可以假设第一写入命令CMD1的字线地址的除MSB之外的其它比特位与第二写入命令CMD2的字线地址的除MSB之外的其它比特位相同。将参照图7来描述将第一写入命令CMD1和第二写入命令CMD2相比较并且输出比较的结果值的命令比较电路230的操作。在下文中，例如将描述包括图6A的第一比较电路CC1的命令比较电路230，但是包括图6B的第一比较电路CC1的命令比较电路230可以与图7所示的操作以相同的方式来操作。
由于用于第一写入命令CMD1的字线地址的MSB WLMSB与用于第二写入命令CMD2的字线地址的MSB WLMSB不同，因此包括XOR门的第一比较电路CC1可以输出第一电平的逻辑值(“1”)。
由于用于第一写入命令CMD1的位线地址的所有比特位与用于第二写入命令CMD2的位线地址的所有比特位相同，因此包括XNOR门的第二比较电路CC2的第一级S1可以输出第一电平的多个逻辑值(“1”)。包括AND门的第二比较电路CC2的第二级S2可以输出第一电平的逻辑值(“1”)。
由于用于第一写入命令CMD1的写入数据与用于第二写入命令CMD2的写入数据相同，因此包括XNOR门的第三比较电路CC3可以输出第一电平的逻辑值(“1”)。
由于第一比较电路CC1、第二比较电路CC2和第三比较电路CC3的输出值全都具有第一电平的逻辑值(“1”)，因此包括AND门的第二比较操作块CB2可以输出第一电平的同时写入控制信号CTRL_RW。
如上所述，从命令比较电路230输出的同时写入控制信号CTRL_RW可以被输入到写入驱动器WD。例如，从命令比较电路230输出的同时写入控制信号CTRL_RW可以被输入到切换元件S，该切换元件S耦接到在写入驱动器WD的电流增加电路CIC中并联耦接的电流源之中的一个电流源(例如，第二电流源I2)，并且因此切换元件S可以导通或关断。当输入第一电平的同时写入控制信号CTRL_RW时，切换元件S可以导通，并且写入驱动器WD可以将比原始电流IWRT增加一倍的双倍写入电流2IWRT输出到列解码器Y-Dec。
处理器210可以基于从命令比较电路230输出的同时写入控制信号CTRL_RW来将用于对两个存储单元同时执行写入操作的同时写入命令传输到存储装置100。同时写入命令可以包括用于要对其同时执行或基本上同时执行写入操作的两个存储单元的地址以及写入数据段。
例如，当从命令比较电路230输出第二电平的同时写入控制信号CTRL_RW时，处理器210可以确定不可以同时执行第一写入命令CMD1和第二写入命令CDM2，并且在命令队列220中排队的命令可以被顺序传输到存储装置100。
当从命令比较电路230输出第一电平的同时写入控制信号CTRL_RW时，处理器210可以确定可以同时执行第一写入命令CMD1和第二写入命令CMD2，以及可以将用于第一写入命令CMD1和第二写入命令CMD2的同时写入命令(其包括所有字线地址、位线地址以及写入数据段)传输到存储装置100。
例如，处理器210可以将用于第一写入命令CMD1和第二写入命令CMD2的公共位线地址和公共写入数据以及用于第一写入命令CMD1和第二写入命令CMD2的两个字线地址传输到存储装置100。
在这个示例中，当第一写入命令CMD1的字线地址的MSB和其它比特位与第二写入命令CDM2的字线地址的MSB和其它比特位不同时，处理器210可以将第一写入命令CMD1的字线地址和第二写入命令CMD2的字线地址传输到存储装置100。
当第一写入命令CMD1的字线地址的除MSB之外的其它比特位与第二写入命令CDM2的字线地址的除MSB之外的其它比特位相同时，处理器210可以将第一写入命令CMD1(或第二写入命令CMD2)的字线地址、位线地址和写入数据以及第二写入命令CMD2(或第一写入命令CMD1)的字线地址的MSB的值传输到存储装置100，但实施例不限于此。
参考图3和图8，存储装置100的控制逻辑120可以基于从存储器控制器200接收的用于同时写入命令的公共位线地址(例如，“BL3”)、公共写入数据(例如，“1”)以及两个字线地址(例如，“WL3”和“WL2051”)，来将用于选择公共位线的列地址Y_ADDR和用于选择两个字线的行地址X_ADDR输出到行解码器X-Dec和列解码器Y-Dec。当位线BL3通过列解码器Y-Dec而被选中并且字线WL3和WL2051通过行解码器X-Dec而被选中时，一个位线BL3和共享一个位线BL3的两个字线WL3和WL2051可以被使能。使能的两个字线WL3和WL2051可以分别布置在上瓦片组UTG和下瓦片组LTG中。
当第一电平的同时写入控制信号CTRL_RW被输入到写入驱动器WD的切换元件S，并且因此切换元件S导通时，写入驱动器WD可以将双倍的写入电流2IWRT输出到列解码器Y-Dec。
如上所述，由于在上瓦片组UTG中的一个字线WL3被使能，并且在下瓦片组LTG中的一个字线WL2051被使能，因此从写入驱动器WD输出的双倍的写入电流2IWRT可以沿列解码器Y-Dec被分配到上瓦片组UTG和下瓦片组LTG。
即，由于两个字线WL3和WL2051被使能，并且从列解码器Y-Dec到字线WL3的电阻与从列解码器Y-Dec到字线WL2051的电阻基本相同，因此双倍的写入电流2IWRT的部分写入电流IWRT可以沿着位线BL3朝向上瓦片组UTG中的上字线WL3流动，而剩余的写入电流IWRT可以沿着位线BL3朝向下瓦片组LTG中的下字线WL2051流动。因此，数据可以被同时写入或基本上同时写入布置在位线BL3和字线WL3的交叉区域中的存储单元以及布置在位线BL3和字线WL2051的交叉区域中的存储单元。
由于从列解码器Y-Dec到字线WL3和位线BL3的交叉区域的距离与从列解码器Y-Dec到字线WL2051和位线BL3的交叉区域的距离基本相同(如上所述)，因此电阻值可以彼此相同或彼此基本相同。因此，朝向字线WL3流动的写入电流IWRT可以与朝向字线WL2051流动的写入电流IWRT基本相同。
在处理器210将用于第一写入命令CMD1和第二写入命令CMD2的同时写入命令传输到存储装置100之后，处理器210可以从命令队列220删除执行同时写入操作的写入命令以及重新布置命令队列220中的剩余写入命令的次序。
图9是图示根据本技术精神的实施例的采用存储系统的电子系统的代表的示例的框图。
参考图9，电子系统50可以包括处理器501、存储器控制器503、电阻式存储装置505、输入/输出(I/O)装置507以及功能模块500。
存储器控制器503可以根据处理器501的控制来控制电阻式存储装置505的数据处理操作(例如，写入操作、读取操作等)。在实施例中，存储器控制器503可以是图1所示的存储器控制器200，并且可以判断在从主机装置(未示出)接收的写入命令之中是否存在可以同时执行的写入命令，并且根据判断结果来控制电阻式存储装置505对一个存储单元执行写入操作或者对多个存储单元同时执行写入操作。
可以根据处理器501和存储器控制器503的控制而通过I/O装置507来输出在电阻式存储装置505中编程的数据。例如，I/O装置507可以包括显示装置、扬声器装置等。
I/O装置507还可以包括输入装置，并且I/O装置507可以通过输入装置来输入用于控制处理器501的操作的控制信号或在处理器501中要处理的数据。
在实施例中，存储器控制器503可以用处理器501的一部分或与处理器501分离的芯片组来实现。
电阻式存储装置505可以包括例如由电阻式存储器件、地址解码器、控制器、电压发生器等来配置的存储区域。在实施例中，电阻式存储装置505可以是图1所示的电阻式存储装置100。电阻式存储装置505可以被配置为根据存储器控制器503的控制来对耦接到一个位线的多个存储单元同时执行写入操作。
功能模块500可以是可以执行根据图9所示的电子系统50的应用示例来选择的功能的模块，并且在图9中示出了作为功能模块500的示例的通信模块509和图像传感器511。
通信模块509可以提供电子系统50耦接到有线或无线通信网络以交换数据和控制信号的通信环境。
图像传感器511可以将光学图像转换成数字图像信号，以及将数字图像信号传送到处理器501和存储器控制器503。
当功能模块500包括通信模块509时，图9的电子系统50可以是诸如无线通信终端的便携式通信装置。当功能模块500可以包括图像传感器511时，电子系统50可以是数字照相机、数字摄像机或数字照相机和数字摄像机中的任意一种附接到其上的电子系统(例如，个人电脑(PC)、膝上型电脑、移动通信终端等)。
图10是图示根据本技术精神的实施例的采用存储系统的存储卡系统的代表的示例的框图。
参考图10，存储卡系统60可以包括卡接口601、存储器控制器603和电阻式存储装置605。
图10是图示用作存储卡或智能卡的存储卡系统60的原理图，并且图10所示的存储卡系统60可以是PC卡、多媒体卡、嵌入式多媒体卡、安全数字卡以及通用串行总线(USB)驱动器之中的任意一种。
卡接口601可以根据主机的协议在主机和存储器控制器603之间执行对数据交换的交互。在实施例中，卡接口601可以指可以支持在主机中使用的协议的硬件、可以支持在主机中使用的协议的安装在硬件中的软件或信号传输方法。
存储器控制器603可以控制在电阻式存储装置605和卡接口601之间的数据交换。存储器控制器603可以是图1所示的存储器控制器200，并且可以判断在从主机接收的写入命令之中是否存在可以同时执行的写入命令，以及根据判断结果来控制电阻式存储装置605对耦接到一个位线的多个存储单元同时执行写入操作。
图1所示的存储装置100可以用于电阻式存储装置605。电阻式存储装置605可以被配置为根据存储器控制器603的控制对耦接到一个位线的多个存储单元同时执行写入操作。
上述实施例是说明性的而非限制性的。各种替代方案和等同物是可能的。实施例不受本文中所述的实施例的限制。实施例也不限于任意特定类型的半导体器件。鉴于本公开，其它添加、删减或修改是显而易见的，并且意在落入所附权利要求的范围内。

Claims (20)

1.一种存储系统，包括：
存储装置，其包括写入驱动器，所述写入驱动器被配置为输出用于在多个存储单元中写入数据的写入电流；以及
存储器控制器，其被配置为控制存储装置，
其中，存储器控制器包括：
命令比较电路，其被配置为将由存储器控制器接收到的第一写入命令的字线地址、位线地址和写入数据段与第二写入命令的字线地址、位线地址和写入数据段相比较，以及当第一写入命令的位线地址和写入数据段与第二写入命令的位线地址和写入数据段彼此相同而第一写入命令的字线地址的最高有效位MSB与第二写入命令的字线地址的最高有效位MSB彼此不同时，输出具有第一电平的同时写入控制信号；以及
处理器，其被配置为当从命令比较电路输出具有第一电平的同时写入控制信号时，将用于同时操作第一写入命令和第二写入命令的同时写入命令传送到存储装置；以及
其中，写入驱动器通过接收具有第一电平的同时写入控制信号来增加写入电流，以及输出增加的写入电流。
2.如权利要求1所述的存储系统，其中，写入驱动器包括：
电压源端子；
第一电流源和第二电流源，其并联耦接到电压源端子；以及
切换元件，其被配置为电耦接电压源端子和第二电流源，以及
当从命令比较电路输出的同时写入控制信号具有第一电平时，切换元件导通，而当同时写入控制信号具有第二电平时，切换元件关断。
3.如权利要求1所述的存储系统，其中，存储装置包括由多个位线和多个字线来配置的存储单元阵列，
存储单元阵列包括多个单元区域，以及
每个单元区域包括：
上瓦片组和下瓦片组；
列解码器，其布置在上瓦片组和下瓦片组之间并且耦接到位线的中心部分；以及
行解码器，其布置成跨越上瓦片组和下瓦片组并且耦接到字线的中心部分，其中，写入驱动器将增加的写入电流输出到列解码器。
4.如权利要求3所述的存储系统，其中，从写入驱动器输出的增加的写入电流沿列解码器被分配给上部瓦片组和下部瓦片组。
5.如权利要求3所述的存储系统，其中，所述多个字线包括布置在上瓦片组中的上字线和布置在下瓦片组中的下字线。
6.如权利要求5所述的存储系统，其中，上字线的地址以升序布置，而下字线的地址以降序布置。
7.如权利要求1所述的存储系统，其中，存储器控制器还包括命令队列，所述命令队列被配置为对从主机装置接收到的命令进行排队。
8.如权利要求7所述的存储系统，其中，处理器将同时写入命令传输到存储装置，然后从命令队列中删除第一写入命令和第二写入命令，以及重新布置命令队列中剩余的命令的次序。
9.如权利要求7所述的存储系统，其中，命令比较电路通过以排队次序选择两个写入命令或者通过随机选择两个写入命令来将在命令队列中排队的写入命令之中的两个写入命令相比较。
10.如权利要求1所述的存储系统，其中，命令比较电路包括：
包括多个比较电路的第一比较操作块，其被配置为将用于第一写入命令的第一字线地址、第一位线地址和第一写入数据与用于第二写入命令的第二字线地址、第二位线地址和第二写入数据相比较；以及
第二比较操作块，其被配置为将第一比较操作块中的所述多个比较电路的比较结果相比较。
11.如权利要求10所述的存储系统，其中，第一比较操作块中的所述多个比较电路包括：
第一比较电路，其被配置为对第一写入命令的第一字线地址的MSB和第二写入命令的第二字线地址的MSB执行逻辑运算，以及输出运算结果；
第二比较电路，其被配置为对第一写入命令的第一位线地址的所有比特位和第二写入命令的第二位线地址的所有比特位执行逻辑运算，以及输出运算结果；以及
第三比较电路，其被配置为对第一写入命令的第一写入数据和第二写入命令的第二写入数据执行逻辑运算，以及输出运算结果。
12.如权利要求11所述的存储系统，其中，第二比较电路包括：
第一级，其被配置为对第一写入命令的第一位线地址的所有比特位和第二写入命令的第二位线地址的所有比特位执行逻辑运算，以及输出运算结果；以及
第二级，其被配置为对从第一级输出的运算结果执行逻辑运算，以及输出运算结果。
13.如权利要求12所述的存储系统，其中，第一比较电路被配置为执行异或运算，第二比较电路的第一级和第三比较电路被配置为执行异或非运算，以及第二比较电路的第二级和第二比较操作块被配置为执行与运算。
14.如权利要求10所述的存储系统，其中，第一比较操作块中的所述多个比较电路包括：
第一比较电路，其被配置为对第一写入命令的第一字线地址的所有比特位和第二写入命令的第二字线地址的所有比特位执行逻辑运算，以及输出运算结果；
第二比较电路，其被配置为对第一写入命令的第一位线地址的所有比特位和第二写入命令的第二位线地址的所有比特位执行逻辑运算，以及输出运算结果；以及
第三比较电路，其被配置为对第一写入命令的第一写入数据和第二写入命令的第二写入数据执行逻辑运算，以及输出运算结果。
15.如权利要求14所述的存储系统，其中，第一比较电路包括：
第一级，其被配置为对第一写入命令的第一字线地址的所有比特位和第二写入命令的第二字线地址的所有比特位执行逻辑运算，以及输出运算结果；以及
第二级，其被配置为对从第一级输出的运算结果执行逻辑运算，以及输出运算结果。
16.如权利要求15所述的存储系统，其中，第一比较电路的第一级包括：
第一逻辑门，其被配置为对第一字线地址的MSB和第二字线地址的MSB执行逻辑运算；以及
第二逻辑门，其被配置为对第一字线地址的除MSB以外的其它比特位和第二字线地址的除MSB之外的其它比特位执行逻辑运算。
17.如权利要求16所述的存储系统，其中，第一逻辑门被配置为执行异或运算，而第二逻辑门被配置为执行异或非运算。
18.一种存储系统，包括：
存储单元区域，其包括多个位线、多个字线和耦接到所述多个位线的中心部分的列解码器；
写入驱动器，其被配置为将写入电流输出到存储单元区域的列解码器；
控制逻辑，其被配置为控制写入驱动器将数据写入存储单元区域；
命令比较电路，其被配置为将由命令比较电路接收的第一写入命令的字线地址、位线地址和写入数据段与第二写入命令的字线地址、位线地址和写入数据段相比较，以及当第一写入命令的位线地址和写入数据段与第二写入命令的位线地址和写入数据段彼此相同而第一写入命令的字线地址的最高有效位MSB与第二写入命令的字线地址的最高有效位MSB彼此不同时，输出具有第一电平的同时写入控制信号；以及
处理器，其被配置为当从命令比较电路输出具有第一电平的同时写入控制信号时，将用于同时操作第一写入命令和第二写入命令的同时写入命令传送到控制逻辑，
其中，写入驱动器基于从命令比较电路输出的具有第一电平的同时写入控制信号来增加写入电流，以及将增加的写入电流输出到列解码器。
19.一种存储系统，包括：
存储装置，其包括写入驱动器，所述写入驱动器被配置为输出用于在多个存储单元中写入数据的写入电流，以及基于同时写入控制信号来控制写入电流；以及
存储器控制器，其被配置为控制存储装置，以及将由存储器控制器接收的第一写入命令的字线地址、位线地址和写入数据段与第二写入命令的字线地址、位线地址和写入数据段相比较，以及在将第一写入命令的位线地址和写入数据段与第二写入命令的位线地址和写入数据段彼此相比较以及将第一写入命令的字线地址的最高有效位MSB与第二写入命令的字线地址的最高有效位MSB彼此相比较之后，输出具有第一电平的同时写入控制信号。
20.如权利要求19所述的存储系统，其中，当第一写入命令的位线地址和写入数据段与第二写入命令的位线地址和写入数据段彼此相同而第一写入命令的字线地址的最高有效位MSB与第二写入命令的字线地址的最高有效位MSB彼此不同时，写入电流增加。
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