KR20140023023A - 반도체 칩 및 이를 이용한 스택 패키지 - Google Patents

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Abstract

본 발명은 반도체 칩 및 이를 이용한 스택 패키지를 개시한다. 본 발명은 제1면 및 제1면에 대향하는 제2면을 가지며, 상기 제1면에 복수의 칩 패드를 갖는 반도체 칩; 상기 어느 하나의 칩 패드와 일단이 연결되며, 타단은 반도체 칩의 제2면을 관통하여 외부로 노출되는 제1 관통전극; 상기 어느 하나의 칩 패드와 일단이 연결되며, 타단은 반도체 칩을 관통하지 않도록 제1 관통전극의 길이보다 짧은 길이를 갖는 제2 관통전극;을 포함한다. 따라서, 본 발명에 의하면 반도체 칩들에 복수의 관통전극을 형성하되 관통전극 중 선택적으로 필요한 부분만 오픈하여 적층된 반도체 칩 간에 접합할 수 있도록 함으로써 간단하게 원하는 신호만 연결할 수 있게 된다.

Description

반도체 칩 및 이를 이용한 스택 패키지{semiconductor chip and stack semiconductor package}
본 발명은 신호 연결을 간단하게 수행할 수 있도록 한 반도체 칩 및 스택 패키지에 관한 것이다.
반도체 패키지 기술은 최종전자 제품의 성능, 크기, 가격 및 신뢰성 등을 결정하는 매우 중요한 기술이다. 특히 고전기적 성능, 극소형/고밀도, 저전력, 다기능, 초고속 신호 처리, 영구적 신뢰성을 추구하는 최근의 전자제품에 있어 극소형 패키지 부품은 컴퓨터, 정보통신, 이동 통신, 고급 가전제품 등의 필수 부품으로 요구되고 있다.
이에 따라 방대한 데이터를 저장 및/또는 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩을 갖는 반도체 패키지의 개발이 요구된다.
이러한 필요성에 의해 최근에는 복수 개의 반도체 칩들을 적층하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 구현하기 위해서는 적층된 복수 개의 반도체 칩들 간에 신호 연결을 위한 기술을 필요로 한다.
그러나, 동종의 반도체 칩들을 적층할 경우, 적층된 반도체 칩들 중 특정 반도체 칩을 선택하기 어려운 문제점이 있다.
본 발명은 이러한 문제점을 해소하기 위한 것으로, 본 발명의 과제는 동일한 형상을 갖는 반도체 칩을 수직으로 적층할 때 특정 반도체 칩들의 신호 연결을 선택함에 있어서 적합한 구조를 갖는 반도체 칩 및 이를 이용한 스택 패키지를 제공하는 것이다.
전술한 과제를 해결하기 위하여, 본 발명은 제1면 및 상기 제1면에 대향하는 제2면을 가지며, 상기 제1면에 복수의 칩 패드를 갖는 반도체 기판; 상기 복수의 칩 패드 중 어느 하나와 일단이 연결되며, 타단은 상기 반도체 기판의 제2면으로 노출되는 제1 관통전극; 상기 복수의 칩 패드 중 어느 하나와 일단이 연결되며, 타단은 상기 반도체 기판을 관통하지 않도록 제1 관통전극의 길이보다 짧은 길이를 갖는 제2 관통전극;을 포함하는 반도체 칩을 제공한다.
상기 복수의 제1 관통전극들은 각각 동일 길이를 갖는 것을 특징으로 한다.
상기 복수의 제2 관통전극들은 각각 동일 길이를 갖는 것을 특징으로 한다.
상기 복수의 제2 관통전극 중 적어도 어느 하나의 제2 관통전극과 연결되는 추가 관통전극을 더 포함하는 것을 특징으로 한다.
상기 제2 관통전극은 상기 추가 관통전극을 통해 전기적으로 외부로 노출되는 것을 특징으로 한다.
상기 추가 관통전극은 상기 제2 관통전극의 폭보다 작은 폭을 갖는 것을 특징으로 한다.
상기 추가 관통전극은 상기 제2 관통전극의 폭보다 큰 폭을 갖는 것을 특징으로 한다.
또한, 본 발명은 제1면 및 상기 제1면에 대향하는 제2면을 갖고, 상기 제1면에 복수의 제1 칩 패드를 가지는 제1 반도체 기판, 상기 복수의 제1 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제1 반도체 기판의 제2면으로 노출되는 복수의 제1 관통전극, 상기 복수의 제1 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제1 반도체 기판을 관통하지 않도록 상기 제1 관통전극의 길이보다 짧은 길이를 갖는 복수의 제2 관통전극을 포함하는 제1 반도체 칩; 및 제3면 및 상기 제3면에 대향하는 제4면을 갖고, 상기 제3면에 복수의 제2 칩 패드를 가지는 제2 반도체 기판, 상기 복수의 제2 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제2 반도체 기판의 제4면으로 노출되는 복수의 제3 관통전극, 상기 복수의 제2 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제2 반도체 기판을 관통하지 않도록 상기 제3 관통전극의 길이보다 짧은 길이를 갖는 복수의 제4 관통전극을 포함하는 제2 반도체 칩;을 포함하며, 상기 복수의 제1 관통전극과 상기 복수의 제2 칩 패드를 매개로 상기 제1,2 반도체 칩이 적층되는 스택 패키지를 제공한다.
상기 복수의 제1 관통전극과 복수의 제3 관통전극은 각각 동일 길이를 갖는 것을 특징으로 한다.
상기 복수의 제2 관통전극과 복수의 제4 관통전극은 각각 동일 길이를 갖는 것을 특징으로 한다.
상기 제1 반도체 칩은 상기 복수의 제2 관통전극과 상기 제2 반도체 칩의 복수의 제2 칩 패드와 선택적으로 연결시키기 위한 추가 관통전극을 더 포함하는 것을 특징으로 한다.
상기 추가 관통전극은 상기 복수의 제2 관통전극의 폭보다 작은 폭을 갖는 것을 특징으로 한다.
상기 추가 관통전극은 상기 복수의 제2 관통전극의 폭보다 큰 폭을 갖는 것을 특징으로 한다.
상기 복수의 제2 칩 패드 상에는 상기 복수의 제1 관통전극과 전기적으로 연결되는 접속부재를 더 포함하는 것을 특징으로 한다.
상기 접속부재는 솔더인 것을 특징으로 한다.
상기 접속부재는 레진 및 레진에 포함된 미세 도전볼을 포함하는 이방성 도전 필름인 것을 특징으로 한다.
상기 제1,2 반도체 칩의 상기 제1,2 칩 패드는 모두 동일 위치에 형성된 것을 특징으로 한다.
본 발명에 의하면, 반도체 칩들에 복수의 관통전극을 형성하되 관통전극 중 선택적으로 필요한 부분만 오픈하여 적층된 반도체 칩 간에 접합할 수 있도록 함으로써 간단하게 원하는 신호만 연결할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도.
도 2a 내지 도 2d는 각각 본 발명에 의한 반도체 칩의 제조과정을 순차적으로 도시한 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 도시한 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩을 도시한 단면도.
도 5는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 단면도.
도 6은 본 발명의 다른 실시예에 따른 스택 패키지를 도시한 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 스택 패키지를 도시한 단면도.
도 8은 본 발명의 스택 패키지의 변형예를 도시한 단면도.
도 9는 본 발명에 따른 반도체 칩을 적용한 전자 장치의 시스템 블록도.
도 10은 본 발명에 따른 반도체 칩을 포함하는 전자 장치의 예를 보여주는 블록도.
이하에서는, 본 발명에 의한 반도체 칩 및 이를 이용한 스택 패키지의 바람직한 실시예를 첨부 도면을 참고하여 설명한다.
도 1에 도시된 바와 같이, 본 실시예의 반도체 칩(100)은 제1면(111) 및 제1면과 대향하는 제2면(112)을 갖는 직육면체 형상의 반도체 기판(110)을 포함한다.
반도체 기판(110)의 제1면에는 신호 연결을 위한 칩 패드(120)가 형성된다. 또한 반도체 기판(110)은 회로부(도시 생략)를 포함하며, 회로부는 예컨대 데이터를 저장하는 데이터 저장부(도시 생략) 및 데이터를 처리하는 데이터 처리부(도시 생략)를 포함할 수 있다.
반도체 기판(110)에는 각 칩 패드(120)와 연결되도록 관통전극이 적어도 하나 이상 형성된다. 관통전극은 제1 관통전극(130)과 제2 관통전극(140)으로 구분될 수 있다. 제1 관통전극(130)은 일단이 어느 하나의 칩 패드(120)와 연결되고 타단은 반도체 기판(110)의 제2면(112)을 관통하여 노출된 형태로 형성된다. 예컨대, 제1 관통전극(130)들은 모두 동일한 길이로 형성될 수 있다.
제2 관통전극(140)은 일단이 어느 하나의 칩 패드(120)와 연결되며 타단은 반도체 기판(110)을 관통하지 않도록 형성된다. 즉 제2 관통전극(140)의 길이는 제1 관통전극(130)의 길이보다 짧은 길이를 갖는다. 예컨대, 제2 관통전극(140)들은 모두 동일한 길이로 형성될 수 있다.
제2 관통전극(140) 중 적어도 어느 하나는, 반도체 기판(110)을 적층할 경우 이웃한 반도체 칩의 칩 패드(120)와 선택적으로 연결될 수 있도록 추가 관통전극(150)을 포함한다. 추가 관통전극(150)은 제2 관통전극(140)의 폭과 동일한 폭으로 형성될 수 있다. 또는, 도 2와 같이 미세 접점을 위해 제2 관통전극(140)의 폭보다 작은 폭을 갖는 추가 관통전극(151)을 포함하거나, 도 3과 같이 안정적인 접점을 위해 제2 관통전극(140)의 폭보다 큰 폭을 갖는 추가 관통전극(152)을 포함할 수 있다.
이와 같이 구성된 적층 반도체 패키지의 제조방법을 도 2a 내지 도 2d를 참고하여 설명하면 다음과 같다.
반도체 칩을 수직으로 적층할 경우, 상하로 배치된 반도체 칩 사이를 전기적으로 접속할 필요가 있다. 본 실시예에서 전기적 접속은 반도체 기판을 상하로 관통하여 형성된 관통전극을 이용하여 이루어진다.
따라서, 본 실시예에서는 도 2a와 같이, 반도체 기판(110)에 복수의 제1 관통전극(130) 및 제2 관통전극(140)이 형성된다. 반도체 기판(110)의 제1면(111)에는 소정 간격들 두고 복수의 칩 패드(120)가 형성되어 있으며, 제1 관통전극(130)과 제2 관통전극(140)은 어느 하나의 칩 패드(120)와 각각 연결된다. 이때, 제2 관통전극(140)의 길이는 제1 관통전극(130)의 길이보다 짧게 형성된다.
그 후 도 2b와 같이, 반도체 기판(110)의 제2면(112)을 연마하여 제1 관통전극(130)이 반도체 기판(110)의 제1면(111)으로부터 제2면(112)을 관통하여 외부로 노출되도록 형성된다. 이때, 제2 관통전극(140)은 제1 관통전극(130)보다 그 길이가 짧으므로 반도체 기판(110) 외부로 노출되지 않는다.
다음으로, 이웃한 반도체 기판(110)의 칩 패드(120)와의 신호 연결이 필요한 경우, 도 2c 및 2d와 같이 제2 관통전극(140)이 위치된 반도체 기판(110)의 제2면(112)을 가공하여 비아홀(131)을 형성하고, 이 비아홀(131)에 추가 관통전극(150)을 매립함으로써 필요에 따라 선택적으로 신호를 연결할 수 있다.
도 5는 상술한 반도체 칩의 제조과정을 이용한 스택 패키지를 도시한 것으로, 본 실시예의 스택 패키지(10)는 수직으로 적층된 제1 반도체 칩(100)과 제2 반도체 칩(200)을 포함한다.
제1 반도체 칩(100)은 제1 반도체 기판(110)과, 적어도 하나 이상의 제1 관통전극(130) 및 제2 관통전극(140)을 포함한다.
제1 반도체 기판(110)은 제1면(111) 및 이에 대향하는 제2면(112)을 갖고, 제1면(111)에는 신호 연결을 위한 복수의 제1 칩 패드(150)가 형성된다. 또한 제1 반도체 기판은 회로부(도시 생략)를 포함하며, 회로부는 예컨대 데이터를 저장하는 데이터 저장부(도시 생략) 및 데이터를 처리하는 데이터 처리부(도시 생략)를 포함할 수 있다.
제1 관통전극(130)은 복수의 제1 칩 패드(120) 중 어느 하나와 일단이 전기적으로 연결되며 타단은 제1 반도체 기판(110)의 제2면(112)으로 노출되도록 형성된다.
제2 관통전극(140)은 복수의 제1 칩 패드(120) 중 어느 하나와 일단이 전기적으로 연결되며 타단은 제1 반도체 기판(110)을 관통하지 않도록 제1 관통전극(130)의 길이보다 짧은 길이를 갖는다.
제2 반도체 칩(200)은 제2 반도체 기판(210)과, 적어도 하나 이상의 제3 관통전극(230) 및 제4 관통전극(240)을 포함한다.
제2 반도체 기판(210)은 제3면(211) 및 이에 대향하는 제4면(212)을 갖고, 제3면(211)에는 신호 연결을 위한 복수의 제2 칩 패드(220)가 형성된다. 또한 제2 반도체 기판은 회로부(도시 생략)를 포함하며, 회로부는 예컨대 데이터를 저장하는 데이터 저장부(도시 생략) 및 데이터를 처리하는 데이터 처리부(도시 생략)를 포함할 수 있다.
복수의 제2 칩 패드(220) 상에는 제1 반도체 칩(100)의 복수의 제1 관통전극(130)과의 전기적 연결을 보조하기 위한 접속부재(250)가 개재될 수 있다. 접속부재(250)는, 예컨대 저융점 금속인 솔더 또는 레진 및 레진에 포함된 미세 도전볼을 포함하는 이방성 도전 필름(ACF)일 수 있다.
제3 관통전극(230)은 복수의 제2 칩 패드(220) 중 어느 하나와 일단이 전기적으로 연결되며 타단은 제2 반도체 기판(210)의 제4면(212)으로 노출되도록 형성된다. 예컨대, 제3 관통전극(230)이 복수 형성될 경우, 제3 관통전극(230) 각각은 모두 동일한 길이로 형성될 수 있다. 또한, 제3 관통전극(230)은 제1 반도체 칩(100)의 제1 관통전극(130)과 동일한 길이로 형성될 수 있다.
제4 관통전극(240)은 복수의 제2 칩 패드(220) 중 어느 하나와 일단이 전기적으로 연결되며 타단은 제2 반도체 기판(210)을 관통하지 않도록 제3 관통전극(230)의 길이보다 짧은 길이를 갖는다. 예컨대, 제4 관통전극(240)이 복수 형성될 경우, 제4 관통전극(240) 각각은 모두 동일한 길이로 형성될 수 있다. 또한, 제4 관통전극(240)은 제1 반도체 칩(100)의 제2 관통전극(140)과 동일한 길이로 형성될 수 있다.
한편, 본 실시예의 스택 패키지(10)는 제1 반도체 칩(100)과 제2 반도체 칩(200)이 복수의 제1 관통전극(130)과 복수의 제2 칩 패드(220)를 매개로 적층되며, 제2 관통전극(140)은 적층된 제2 반도체 칩(200)의 복수의 제2 칩 패드(220)와 선택적으로 연결될 수 있도록 추가 관통전극(150)을 포함한다. 추가 관통전극(150)은 제2 관통전극(140)의 폭과 동일한 폭으로 형성될 수 있다. 또는, 추가 관통전극(150)은 도 6과 같이 제2 관통전극(140) 및 제4 관통전극(240)의 폭보다 작은 폭을 갖거나, 도 7과 같이 제2 관통전극(140) 및 제4 관통전극(240)의 폭보다 큰 폭을 갖도록 형성될 수 있다.
그리고 본 실시예의 스택 패키지(10)는, 적층된 각 반도체 칩들의 칩 패드들이 실질적으로 서로 동일한 위치에 배치되고, 이로 인해 각 관통전극이 각 칩 패드와 대응되는 위치를 관통하여 형성되었으나, 이와 다르게 복수의 관통전극 및 칩 패드가 서로 다른 위치에 형성될 경우 각각의 관통전극 및 칩 패드는 재배선(도시 생략)에 의하여 전기적으로 연결될 수 있다.
또한, 본 실시예에서는 2개의 반도체 칩을 적층한 스택 패키지를 일예로 설명하였으나, 본 발명은 이에 한정되지 않고 패키지의 부피나 공간적인 제약 등이 허용된다면 그 이상의 반도체 칩, 예컨대 도 8과 같이 4개의 반도체 칩(100~400)을 적층한 스택 패키지를 구현할 수도 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 9를 참조하면, 본 발명의 반도체 패키지는 전자 시스템(1000)에 적용될 수 있다. 전자 시스템(1000)은 제어기(1100), 입출력 장치(1200) 및 기억장치(1300)를 포함할 수 있다. 제어기(1100), 입출력 장치(1200) 및 기억장치(1300)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.
예컨대, 제어기(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(1100) 및 기억장치(1300)는 본 발명 실시예에 따른 반도체 패키지를 적어도 어느 하나를 포함할 수 있다. 입출력 장치(1200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억장치(1300)는 데이터 및/또는 제어기(1100)에 의해 실행되는 명령어 등을 저장할 수 있다.
기억장치(1300)는 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(100)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 10을 참조하면, 상술한 반도체 패키지는 메모리 카드(2000)의 형태로 제공될 수 있다. 일례로, 메모리 카드(2000)는 비휘발성 기억 소자와 같은 메모리(2100) 및 메모리 제어기(2200)를 포함할 수 있다. 메모리(2100) 및 메모리 제어기(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(2100)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
100 ; 제1 반도체 칩 110 ; 제1 반도체 기판
120 ; 제1 칩 패드 130 ; 제1 관통전극
140 ; 제2 관통전극 150 ; 추가 관통전극
200 ; 제2 반도체 칩 210 ; 제2 반도체 기판
220 ; 제2 칩 패드 230 ; 제3 관통전극
240 ; 제4 관통전극 250 ; 접속부재

Claims (17)

  1. 제1면 및 상기 제1면에 대향하는 제2면을 가지며, 상기 제1면에 복수의 칩 패드를 갖는 반도체 기판;
    상기 복수의 칩 패드 중 어느 하나와 일단이 연결되며, 타단은 상기 반도체 기판의 제2면으로 노출되는 제1 관통전극;
    상기 복수의 칩 패드 중 어느 하나와 일단이 연결되며, 타단은 상기 반도체 기판을 관통하지 않도록 제1 관통전극의 길이보다 짧은 길이를 갖는 제2 관통전극;
    을 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 복수의 제1 관통전극들은 각각 동일 길이를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 복수의 제2 관통전극들은 각각 동일 길이를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 복수의 제2 관통전극 중 적어도 어느 하나의 제2 관통전극과 연결되는 추가 관통전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2 관통전극은 상기 추가 관통전극을 통해 전기적으로 외부로 노출되는 것을 특징으로 하는 반도체 칩.
  6. 제4항에 있어서,
    상기 추가 관통전극은 상기 제2 관통전극의 폭보다 작은 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제4항에 있어서,
    상기 추가 관통전극은 상기 제2 관통전극의 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1면 및 상기 제1면에 대향하는 제2면을 갖고, 상기 제1면에 복수의 제1 칩 패드를 가지는 제1 반도체 기판, 상기 복수의 제1 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제1 반도체 기판의 제2면으로 노출되는 복수의 제1 관통전극, 상기 복수의 제1 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제1 반도체 기판을 관통하지 않도록 상기 제1 관통전극의 길이보다 짧은 길이를 갖는 복수의 제2 관통전극을 포함하는 제1 반도체 칩; 및
    제3면 및 상기 제3면에 대향하는 제4면을 갖고, 상기 제3면에 복수의 제2 칩 패드를 가지는 제2 반도체 기판, 상기 복수의 제2 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제2 반도체 기판의 제4면으로 노출되는 복수의 제3 관통전극, 상기 복수의 제2 칩 패드 중 어느 하나와 일단이 전기적으로 연결되며 타단은 상기 제2 반도체 기판을 관통하지 않도록 상기 제3 관통전극의 길이보다 짧은 길이를 갖는 복수의 제4 관통전극을 포함하는 제2 반도체 칩;
    을 포함하며, 상기 복수의 제1 관통전극과 상기 복수의 제2 칩 패드를 매개로 상기 제1,2 반도체 칩이 적층되는 스택 패키지.
  9. 제8항에 있어서,
    상기 복수의 제1 관통전극과 복수의 제3 관통전극은 각각 동일 길이를 갖는 것을 특징으로 하는 스택 패키지.
  10. 제8항에 있어서,
    상기 복수의 제2 관통전극과 복수의 제4 관통전극은 각각 동일 길이를 갖는 것을 특징으로 하는 스택 패키지.
  11. 제8항에 있어서,
    상기 제1 반도체 칩은 상기 복수의 제2 관통전극과 상기 제2 반도체 칩의 복수의 제2 칩 패드와 선택적으로 연결시키기 위한 추가 관통전극을 더 포함하는 것을 특징으로 하는 스택 패키지.
  12. 제11항에 있어서,
    상기 추가 관통전극은 상기 복수의 제2 관통전극의 폭보다 작은 폭을 갖는 것을 특징으로 하는 스택 패키지.
  13. 제11항에 있어서,
    상기 추가 관통전극은 상기 복수의 제2 관통전극의 폭보다 큰 폭을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제8항에 있어서,
    상기 복수의 제2 칩 패드 상에는 상기 복수의 제1 관통전극과 전기적으로 연결되는 접속부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제14항에 있어서,
    상기 접속부재는 솔더인 것을 특징으로 하는 적층 반도체 패키지.
  16. 제14항에 있어서,
    상기 접속부재는 레진 및 레진에 포함된 미세 도전볼을 포함하는 이방성 도전 필름인 것을 특징으로 하는 적층 반도체 패키지.
  17. 제8항에 있어서,
    상기 제1,2 반도체 칩의 상기 제1,2 칩 패드는 서로 동일 위치에 형성된 것을 특징으로 하는 적층 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818707B2 (en) 2014-12-22 2017-11-14 Samsung Electronics Co., Ltd. Stacked memory chip having reduced input-output load, memory module and memory system including the same

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