TWI777787B - 記憶體電路及其操作方法 - Google Patents

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Abstract

一種記憶體電路，包括：NAND邏輯閘、第一N型電晶體、第二N型電晶體、第一反相器和第一鎖存器。NAND邏輯閘用以接收第一位元線信號和第二位元線信號，並且產生第一信號。第一N型電晶體耦接至NAND邏輯閘，並且用以接收第一預充電信號。第二N型電晶體耦接至第一N型電晶體和參考電壓源，並且用以接收第一時脈信號。第一反相器耦接至NAND邏輯閘，並且用以輸出從第一信號反相的資料信號。第一鎖存器耦接至NAND邏輯閘，並且用以響應於至少第一時脈信號或第一預充電信號而鎖存第一信號。此外，一種記憶體電路的操作方法亦在此揭露。

Description

記憶體電路及其操作方法
本揭示內容是關於一種記憶體電路及其操作方法。
半導體積體電路(IC)工業已經生產了各種各樣的數位設備，以解決許多不同領域中的問題。這些數位設備中的一些數位設備(例如，記憶體巨集(memory macro))被配置用於資料存儲。隨著IC變得越來越小和越來越複雜，這些數位設備內的導線的電阻也發生了變化，從而影響了這些數位設備的操作電壓和整體IC性能。
本揭示內容包含一種記憶體電路。記憶體電路包括NAND邏輯閘、第一N型電晶體、第二N型電晶體、第一反相器和第一鎖存器。在一些實施例中，NAND邏輯閘用以接收第一位元線信號和第二位元線信號，並且產生第一信號。在一些實施例中，第一N型電晶體耦接至NAND邏輯閘，並且用以接收第一預充電信號。在一些實施例中，第二N型電晶體耦接至第一N型電晶體和參考電壓源，並 且用以接收第一時脈信號。在一些實施例中，第一反相器耦接至NAND邏輯閘，並且用以輸出從第一信號反相的資料信號。在一些實施例中，第一鎖存器耦接至NAND邏輯閘，並且用以響應於至少第一時脈信號或第一預充電信號而鎖存第一信號。
本揭示內容包含一種記憶體電路。記憶體電路包括NAND邏輯閘、第一N型電晶體、第二N型電晶體、第一鎖存器和第一反相器。在一些實施例中，NAND邏輯閘用以接收第一位元線信號和第二位元線信號，並且回應於第一位元線信號和第二位元線信號而產生第一信號。在一些實施例中，第一N型電晶體具有：第一汲極，耦接至NAND邏輯閘的第一電壓源節點；第一閘極，用以接收第一預充電信號；以及第一源極，耦接至第一節點。在一些實施例中，第二N型電晶體具有：第二汲極，耦接至第一汲極和NAND邏輯閘的第一電壓源節點；第二閘極，用以接收不同於第一預充電信號的第二預充電信號；以及第二源極，耦接至第一源極和第一節點。在一些實施例中，第一鎖存器通過第二節點耦接至NAND邏輯閘，並且用以響應於至少第一預充電信號或第二預充電信號而鎖存第一信號。在一些實施例中，第一反相器耦接至NAND邏輯閘，並且用以輸出從第一信號反相的資料信號。
本揭示內容包含一種操作記憶體電路的方法。方法包括：通過NAND邏輯閘電路接收第一位元線信號和第二位元線信號，通過NAND邏輯閘電路回應於第一位元線信 號和第二位元線信號而產生第一信號。在一些實施例中，產生第一信號包括響應於至少第一預充電信號而致能NAND邏輯閘電路。在一些實施例中，方法還包括通過鎖存器回應於至少第一預充電信號或第一時脈信號而鎖存第一信號的狀態，鎖存器包括第一反相器和第二反相器。
100:電路
102:記憶體單元陣列
104:本地輸入輸出(LIO)電路
106:全域輸入輸出(GIO)電路
102a:記憶體單元
200:電路
220:NAND邏輯閘
230:鎖存器
300:電路
400A、400B:電路
400C、400D、400E:電路
500、900B:時序圖
512a:下降沿、曲線
514a:上升沿
600、700、800、900A、1000:電路
1100:方法
1102、1104、1106、1108、1110、1112、1114:操作
在結合附圖閱讀時，可以從下面的具體實施方式最佳地理解本公開的各方面。應注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可能被任意增大或減小。
第1圖是根據一些實施例的記憶體電路的電路圖。
第2圖是根據一些實施例的電路的電路圖。
第3圖是根據一些實施例的NAND邏輯閘電路的電路圖。
第4A圖是根據一些實施例的上拉電路的電路圖。
第4B圖是根據一些實施例的上拉電路的電路圖。
第4C圖是根據一些實施例的電路的電路圖。
第4D圖是根據一些實施例的電路的電路圖。
第4E圖是根據一些實施例的電路的電路圖。
第5圖是根據一些實施例的記憶體電路的波形的時序圖。
第6圖是根據一些實施例的電路的電路圖。
第7圖是根據一些實施例的電路的電路圖。
第8圖是根據一些實施例的電路的電路圖。
第9A圖是根據一些實施例的電路的電路圖。
第9B圖是根據一些實施例的記憶體電路的波形的時序 圖。
第10圖是根據一些實施例的電路的電路圖。
第11圖是根據一些實施例的操作電路的方法的流程圖。
下面的公開內容提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。下文描述了組件和佈置的具體示例以簡化本公開。當然，這些僅是示例而不意圖是限制性的。例如，在下面的描述中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複參考數位元和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文中可以使用空間相對術語，例如“在...之下”、“在...下方”、“下方的”、“在...之上”、“上方的”等，以描述如圖所示的一個元件或特徵與另一元件(多個元件)或特徵(多個特徵)的關係。除了在圖中描述的定向之外，空間相對術語還旨在涵蓋器件在使用或操作中的不同定向。器件可以以其他方式定向(旋轉90度或處於其他定向)，並且本文使用的空間相對描述語可以同樣地被相應地解釋。
根據一些實施例，一種記憶體電路，包括：NAN D邏輯閘、第一N型電晶體、第二N型電晶體、第一反相器和第一鎖存器。NAND邏輯閘用以接收第一位元線信號和第二位元線信號，並且用以產生第一信號。
第一N型電晶體耦接至NAND邏輯閘，並且配置為接收第一預充電信號。第二N型電晶體耦接至第一N型電晶體和參考電壓源，並且用以接收第一時脈信號。
在一些實施例中，第一反相器耦接至NAND邏輯閘，並且用以輸出從第一信號反相的資料信號。第一鎖存器耦接至NAND邏輯閘，並且用以響應於至少第一時脈信號或第一預充電信號而鎖存第一信號。
在一些實施例中，第一N型電晶體耦接在第二N型電晶體與NAND邏輯閘的第一電壓源節點之間。在一些實施例中，通過在第二N型電晶體與NAND邏輯閘的第一電壓源節點之間包括第一N型電晶體，第一N型電晶體可以被禁能，從而使得NAND邏輯閘電路響應於第一預充電信號而被禁能。在一些實施例中，與其他方法相比，通過使得NAND邏輯閘電路回應於第一預充電信號而被禁能，記憶體電路減少了切換電晶體(toggling transistor)的數量，從而減少了功耗。
第1圖是根據一些實施例的記憶體電路100的電路圖。在第1圖的實施例中，積體電路100是記憶體巨集。
記憶體電路100包括記憶體單元陣列102、本地輸入輸出(LIO)電路104和全域輸入輸出(GIO)電路106。記憶體單元陣列102通過位元線BL耦接至LIO電 路104。LIO電路104通過全域位元線GBL耦接至GIO電路106。
記憶體單元陣列102包括具有N個行和M個列的記憶體單元的陣列，其中M和N是正整數。為了簡潔和便於圖示，示出了具有單個記憶體單元102a的記憶體單元陣列102。在一些實施例中，記憶體單元陣列102中的每個記憶體單元用以存儲資料的相應位元。
記憶體單元陣列102中的單元的行被佈置在第一方向X(未示出)上。記憶體單元陣列102中的單元的列被佈置在第二方向Y(未示出)上。第二方向Y不同於第一方向X。在一些實施例中，第二方向Y垂直於第一方向X。
記憶體單元陣列102還包括耦接至記憶體單元陣列102中的記憶體單元的相應行的N個字線(為了便於圖示，未示出)。記憶體單元陣列102中的每一行與相應字線相關聯。每個字線WL在第一方向X(未示出)上延伸。
記憶體單元陣列102還包括耦接至記憶體單元陣列102中的記憶體單元的相應列的M個位元線。記憶體單元陣列102中的每一列與相應位元線相關聯。每個位元線BL在第二方向Y(未示出)上延伸。
記憶體單元陣列102中的每個記憶體單元與相應位元線BL耦接。在一些實施例中，記憶體單元陣列102是單端記憶體，並且因此記憶體單元陣列102中的每個記憶體單元與相應位元線BL耦接。
在一些實施例中，記憶體單元陣列102是雙端記憶體，並且因此記憶體單元陣列102中的每個記憶體單元與相應的一對位元線BL耦接。位元線用以承載位元線信號(未示出)。
在一些實施例中，記憶體單元陣列102是非易失性隨機存取記憶體(NVRAM)陣列。在一些實施例中，記憶體單元陣列102中的每個記憶體單元對應於靜態隨機存取記憶體(SRAM)單元。記憶體單元陣列102中的不同類型的記憶體單元在本公開的預期範圍內。例如，在一些實施例中，記憶體單元陣列102中的每個記憶體單元是磁阻隨機存取記憶體(MRAM)。在一些實施例中，記憶體單元陣列102中的每個記憶體單元對應於電阻式隨機存取記憶體(RRAM)單元。在一些實施例中，記憶體單元陣列102中的每個記憶體單元對應於動態隨機存取記憶體(DRAM)單元。在一些實施例中，記憶體單元陣列102中的每個記憶體單元對應於一次性可程式設計(OTP)記憶體單元。在一些實施例中，記憶體單元陣列102對應於快閃記憶體。記憶體單元陣列102的其他配置在本公開的範圍內。
LIO電路104用以從記憶體單元陣列102接收相應位元線上的位元線信號(未示出)。在一些實施例中，LIO電路104包括讀出放大器(sense amplifier)(未示出)，其中來自記憶體單元陣列102的位元線信號被放大，並且然後由LIO電路104輸出到GIO電路106作為 全域位元線信號GBL_UP和GBL_DN。在一些實施例中，至少全域位元線信號GBL_UP或GBL_DN對應於存儲在記憶體單元陣列102中的讀取資料。在一些實施例中，記憶體單元陣列102被劃分為上部和下部，並且全域位元線信號GBL_UP對應於存儲在記憶體單元陣列102的上部中的讀取資料，全域位元線信號GBL_DN對應於存儲在記憶體單元陣列102的下部中的讀取資料。LIO電路104的其他配置在本公開的範圍內。
GIO電路106從LIO電路104接收全域位元線GBL上的全域位元線信號GBL_UP和GBL_DN。GIO電路106用以回應於至少全域位元線信號GBL_UP和GBL_DN而輸出資料信號DOUT。資料信號DOUT對應於存儲在記憶體單元陣列102中的資料。在一些實施例中，資料信號DOUT對應於至少全域位元線信號GBL_UP或GBL_DN。
在一些實施例中，LIO電路104和GIO電路106被組合成單個IO電路。在一些實施例中，至少LIO電路104或GIO電路106包括鎖存電路(未示出)，用以鎖存存儲在記憶體單元陣列102中的資料。GIO電路106的其他配置在本公開的範圍內。
記憶體電路100的其他配置在本公開的範圍內。
第2圖是根據一些實施例的電路200的電路圖。
電路200是第1圖的GIO電路106的實施例，並且因此省略類似的詳細描述。在一些實施例中，電路20 0是用以讀取存儲在記憶體單元陣列102中的資料的讀出電路。
電路200包括NAND邏輯閘220、N型金屬氧化物半導體(NMOS)電晶體N1、N2、N3、N4、N5、N6和N7、P型金屬氧化物半導體PMOS)電晶體P1、P2、P3、P4和P5、以及反相器I1和I2。
NAND邏輯閘220的第一輸入端Nd1用以接收全域位元線信號GBL_UP。在一些實施例中，NAND邏輯閘220的第一輸入端Nd1直接耦接至第4A圖的上拉電路400A。NAND邏輯閘220的第二輸入端Nd2用以接收全域位元線信號GBL_DN。在一些實施例中，NAND邏輯閘220的第二輸入端Nd2直接耦接至第4B圖的上拉電路400B。
NAND邏輯閘220的輸出端用以輸出信號QB。NAND邏輯閘220用以基於全域位元線信號GBL_UP和全域位元線信號GBL_DN來產生信號QB。NAND邏輯閘220的輸出端耦接至至少節點Nd5。
NAND邏輯閘220具有第一電壓源節點Nd3和第二電壓源節點Nd4。在一些實施例中，NAND邏輯閘220的第一電壓源節點Nd3用以接收電源電壓VDD。在一些實施例中，NAND邏輯閘220的第二電壓源節點Nd4用以接收參考電源電壓VSS。在一些實施例中，參考電源電壓VSS不同於電源電壓VDD。
PMOS電晶體P1的閘極端用以接收時脈信號RC KB。在一些實施例中，至少時脈信號RCKB或RCK(如下所述)是讀取時脈信號，用以使得電路200讀取存儲在記憶體單元陣列102中的資料。PMOS電晶體P1的源極端耦接至電壓源節點VDDN。電壓源節點VDDN具有電源電壓VDD。PMOS電晶體P1的汲極端耦接至NAND邏輯閘220的第一電壓源節點Nd3。
在一些實施例中，如果PMOS電晶體P1回應於時脈信號RCKB而關斷，則NAND邏輯閘220的第一電壓源節點Nd3電浮置。在一些實施例中，如果PMOS電晶體P1回應於時脈信號RCKB而導通，則NAND邏輯閘220的第一電壓源節點Nd3耦接至電源電壓節點VDDN，並且接收電源電壓VDD。
NMOS電晶體N1的閘極端用以接收時脈信號RCK。在一些實施例中，時脈信號RCK與時脈信號RCKB反相，並且反之亦然。NMOS電晶體N1的源極端耦接至參考電壓源節點VSSN。參考電壓源節點VSSN具有參考電源電壓VSS。
NMOS電晶體N1的汲極端、NMOS電晶體N2的源極端和NMOS電晶體N3的源極端各自耦接在一起。
NMOS電晶體N2的閘極端用以接收預充電信號PCHB_UP。NMOS電晶體N3的閘極端用以接收預充電信號PCHB_DN。NMOS電晶體N2的汲極端、NMOS電晶體N3的汲極端各自耦接在一起，並且進一步耦接至NAND邏輯閘220的第二電壓源節點Nd4。
在一些實施例中，如果NMOS電晶體N1回應於時脈信號RCKB而關斷，則NAND邏輯閘220的第二電壓源節點Nd4電浮置。在一些實施例中，如果NMOS電晶體N2和N3回應於相應的預充電信號PCHB_UP和PCHB_DN而關斷，則NAND邏輯閘220的第二電壓源節點Nd4電浮置。
在一些實施例中，如果NMOS電晶體N1回應於時脈信號RCK而導通，並且NMOS電晶體N2或N3中的至少一者回應於相應的預充電信號PCHB_UP或PCHB_DN而導通，則NAND邏輯閘220的第二電壓源節點Nd4耦接至參考電源電壓VSSN，並且接收參考電源電壓VSS。
反相器I1的輸入端、節點Nd5、NAND邏輯閘220的輸出端、反相器I2的輸入端、NMOS電晶體N5的汲極、和PMOS電晶體P5的汲極各自耦接在一起。反相器I1的輸入端用以從至少節點Nd5接收信號QB。在一些實施例中，反相器I1的輸入端用以從NAND邏輯閘220接收信號QB。在一些實施例中，反相器I1的輸入端用以從NMOS電晶體N5的汲極和PMOS電晶體P5的汲極接收信號QB。
反相器I1的輸出端用以輸出輸出資料信號DOUT。在一些實施例中，輸出資料信號DOUT對應於來自第1圖的記憶體單元陣列102的輸出信號。在一些實施例中，輸出資料信號DOUT與信號QB反相，並且反之亦然。
反相器I2的輸入端用以從至少節點Nd5接收信號QB。在一些實施例中，反相器I2的輸入端用以從NAND邏輯閘220接收信號QB。在一些實施例中，反相器I2的輸入端用以從NMOS電晶體N5的汲極和PMOS電晶體P5的汲極接收信號QB。
反相器I2的輸出端用以輸出信號QBB。在一些實施例中，信號QBB與信號QB反相，並且反之亦然。反相器I2的輸出端耦接至NMOS電晶體N5的閘極和PMOS電晶體P5的閘極。
PMOS電晶體P2的閘極端用以接收時脈信號RCK。PMOS電晶體P2的源極端耦接至電壓源節點VDDN。
PMOS電晶體P2的汲極端、PMOS電晶體P4的汲極端和PMOS電晶體P5的源極端各自耦接在一起。
PMOS電晶體P3的閘極端用以接收預充電信號PCHB_UP。PMOS電晶體P3的源極端耦接至電壓源節點VDDN。在一些實施例中，PMOS電晶體P3的源極端和PMOS電晶體P2的源極端耦接在一起。
PMOS電晶體P3的汲極端和PMOS電晶體P4的源極端耦接在一起。PMOS電晶體P4的閘極端用以接收預充電信號PCHB_DN。
PMOS電晶體P5的閘極端、NMOS電晶體N5的閘極端和反相器I2的輸出端各自耦接在一起。PMOS電晶體P5的閘極端用以接收信號QBB。NMOS電晶體N5的閘極端用以接收信號QBB。PMOS電晶體P5的汲極 端和NMOS電晶體N5的汲極端耦接在一起。
PMOS電晶體P5的汲極端或NMOS電晶體N5的汲極端用以輸出信號QBB1。在一些實施例中，信號QBB1是信號QB的鎖存版本。在一些實施例中，信號QBB1與信號QBB反相，並且反之亦然。在一些實施例中，信號QBB1對應於回饋到節點Nd5的回饋信號。
NMOS電晶體N4的閘極端用以接收時脈信號RCKB。NMOS電晶體N4的源極端耦接至參考電壓源節點VSSN。
NMOS電晶體N4的汲極端、NMOS電晶體N6的汲極端和NMOS電晶體N5的源極端各自耦接在一起。
NMOS電晶體N6的閘極端用以接收預充電信號PCHB_UP。NMOS電晶體N6的源極端和NMOS電晶體N7的汲極端耦接在一起。
NMOS電晶體N7的閘極端用以接收預充電信號PCHB_DN。NMOS電晶體N7的源極端耦接至參考電壓源節點VSSN。在一些實施例中，NMOS電晶體N7的源極端和NMOS電晶體N4的源極端耦接在一起。
在一些實施例中，PMOS電晶體P5和NMOS電晶體N5形成反相器I3。在一些實施例中，反相器I3和PMOS電晶體P2和NMOS電晶體N4形成三態反相器(未標記)。
在一些實施例中，當反相器I3耦接至電壓源節點VDDN和參考電源電壓節點VSSN時，反相器I3被致能。 在一些實施例中，當反相器I3與電壓源節點VDDN和參考電源電壓節點VSSN解耦接時，反相器I3被禁能。PMOS電晶體P5的源極端具有電壓源節點Nd6，並且NMOS電晶體N5的源極端具有電壓源節點Nd7。例如，在一些實施例中，PMOS電晶體P5的電壓源節點Nd6耦接至電源電壓節點VDDN，並且用以接收電源電壓VDD，並且NMOS電晶體N5的電壓源節點Nd7耦接至參考電源電壓節點VSSN，並且用以接收參考電源電壓VSS，因此反相器I3被致能。例如，在一些實施例中，PMOS電晶體P5的電壓源節點Nd6沒有耦接至電源電壓節點VDDN，並且NMOS電晶體N5的電壓源節點Nd7沒有耦接至參考電源電壓節點VSSN，因此反相器I3被禁能。
在一些實施例中，當致能或禁能反相器I3時，分別致能或禁能鎖存器230。在一些實施例中，當致能反相器I3時，反相器I2和I3是串聯耦接的反相器，並且因此用作用以鎖存信號QB的狀態的鎖存器230。
鎖存器230用以當鎖存器230被致能時維持節點Nd5以及信號QB和資料信號DOUT的狀態。在一些實施例中，當NAND邏輯閘220電浮置或被禁能時，鎖存器230被致能，並且反之亦然。
在一些實施例中，反相器I2、PMOS電晶體P2和P5以及NMOS電晶體N4和N5形成用以鎖存信號QB的狀態的鎖存器230。例如，在一些實施例中，當信號RCK為邏輯高時，PMOS電晶體P2和NMOS電晶體N 4導通，並且因此PMOS電晶體P5和NMOS電晶體N5用作反相器I3。換句話說，反相器I3被致能。在這些實施例中，信號RCK為邏輯高使得PMOS電晶體P2導通，並且信號RCKB為邏輯低從而使NMOS電晶體N4導通。回應於PMOS電晶體P2和NMOS電晶體N4導通，相應的電壓源節點Nd6和Nd7電耦接至相應的電源電壓節點VDDN和參考電源電壓節點VSSN。因此，在這些實施例中，反相器I2、PMOS電晶體P2和P5以及NMOS電晶體N4和N5由此鎖存信號QB的狀態。
在一些實施例中，反相器I2、PMOS電晶體P3、P4和P5以及NMOS電晶體N5、N6和N7形成用以鎖存信號QB的狀態的鎖存器230。例如，在一些實施例中，當預充電信號PCHB_UP和預充電信號PCHB_DN都為邏輯低時，相應的PMOS電晶體P3和P4以及相應的NMOS電晶體N6和N7導通，並且因此PMOS電晶體P5和NMOS電晶體N5用作反相器I3。換句話說，反相器I3被致能。在這些實施例中，預充電信號PCHB_UP為邏輯低使PMOS電晶體P3導通，並且還使預充電信號PCH_UP為邏輯高從而使NMOS電晶體N6導通，並且預充電信號PCHB_DN為邏輯低使PMOS電晶體P4導通，並且還使預充電信號PCH_DN為邏輯高從而使NMOS電晶體N7導通。回應於PMOS電晶體P3和P4以及NMOS電晶體N6和N7導通，相應的電壓源節點Nd6和Nd7電耦接至相應的電源電壓節點VDDN和參考電源電壓節 點VSSN。因此，在這些實施例中，反相器I2、PMOS電晶體P3、P4和P5以及NMOS電晶體N5、N6和N7由此鎖存信號QB的狀態。
電路200中的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第3圖是根據一些實施例的NAND邏輯閘電路300的電路圖。
NAND邏輯閘電路300可用作第2圖和第6圖至第10圖的NAND邏輯閘220。
NAND邏輯閘電路300是第2圖的NAND邏輯閘220的實施例，並且因此省略類似的詳細描述。
NAND邏輯閘電路300包括PMOS電晶體P8和P9以及NMOS電晶體N8和N9。
PMOS電晶體P8的閘極端用以接收全域位元線信號GBL_UP。PMOS電晶體P8的源極端耦接至第2圖的NAND邏輯閘220的第一電壓源節點Nd3。
PMOS電晶體P9的閘極端用以接收全域位元線信號GBL_DN。PMOS電晶體P9的源極端耦接至第2圖的NAND邏輯閘220的第一電壓源節點Nd3。在一些實施例中，PMOS電晶體P8的源極端和PMOS電晶體P9的源極端耦接在一起。
PMOS電晶體P8的汲極端、PMOS電晶體P9的汲極端、NMOS電晶體N8的汲極端各自耦接在一起。
NMOS電晶體N8的閘極端用以接收全域位元線 信號GBL_UP。NMOS電晶體N8的源極端和NMOS電晶體N9的汲極端耦接在一起。
NMOS電晶體N9的閘極端用以接收全域位元線信號GBL_DN。NMOS電晶體N9的源極端耦接至第二電壓源節點Nd4。
NAND邏輯閘電路300中的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第4A圖是根據一些實施例的上拉電路400A的電路圖。
上拉電路400A可與第2圖的積體電路200或第3圖的NAND邏輯閘電路300一起使用，並且因此省略類似的詳細描述。
例如，在一些實施例中，上拉電路400A可與第2圖的電路200或相應第6圖至第10圖的電路600~1000一起使用，並且耦接至NAND邏輯閘220的第一輸入端(例如，節點Nd1)。
例如，在一些實施例中，上拉電路400A可與第3圖的NAND邏輯閘電路300一起使用，並且耦接至NAND邏輯閘220的第一輸入端(例如，節點Nd1)。
上拉電路400A耦接至節點Nd1。上拉電路400A用以接收預充電信號PCHB_UP。上拉電路400A用以響應於預充電信號PCHB_UP而將節點Nd1預充電至預定電壓電平。在一些實施例中，預定電壓電平對應於邏輯值，例如邏輯高值或邏輯低值。在一些實施例中，預定電 壓電平對應於電源電壓VDD或參考電源電壓VSS的值。上拉電路400A的其他配置在本公開的範圍內。
上拉電路400A包括PMOS電晶體P10。PMOS電晶體P10的閘極端用以接收預充電信號PCHB_UP。PMOS電晶體P10的源極端耦接至電壓源節點VDDN。PMOS電晶體P10的汲極端耦接至節點Nd1。節點Nd1的電壓對應於全域位元線信號GBL_UP。在一些實施例中，PMOS電晶體P4用以回應於預充電信號PCHB_UP而將節點Nd1處的全域位元線信號GBL_UP預充電至預定電壓電平。
PMOS電晶體P10的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第4B圖是根據一些實施例的上拉電路400B的電路圖。
上拉電路400B可與第2圖的積體電路200或第3圖的NAND邏輯閘電路300一起使用，並且因此省略類似的詳細描述。
例如，在一些實施例中，上拉電路400B可與第2圖的電路200或相應第6圖至第10圖的電路600~1000一起使用，並且耦接至NAND邏輯閘220的第二輸入端(例如，節點Nd2)。
例如，在一些實施例中，上拉電路400B可與第3圖的NAND邏輯閘電路300一起使用，並且耦接至NAND邏輯閘220的第二輸入端(例如，節點Nd2)。
上拉電路400B耦接至節點Nd2。上拉電路400B用以接收預充電信號PCHB_DN。上拉電路400B用以響應於預充電信號PCHB_DN而將節點Nd2預充電至預定電壓電平。在一些實施例中，預定電壓電平對應于邏輯高值或邏輯低值。上拉電路400B的其他配置在本公開的範圍內。
上拉電路400B包括PMOS電晶體P11。PMOS電晶體P11的閘極端用以接收預充電信號PCHB_DN。PMOS電晶體P11的源極端耦接至電壓源節點VDDN。PMOS電晶體P11的汲極端耦接至節點Nd2。節點Nd2的電壓對應於全域位元線信號GBL_DN。在一些實施例中，PMOS電晶體P4用以回應於預充電信號PCHB_DN而將節點Nd2處的全域位元線信號GBL_DN預充電至預定電壓電平。
PMOS電晶體P11的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第4C圖是根據一些實施例的電路400C的電路圖。
電路400C用以產生預充電信號PCH_UP和預充電信號PCHB_UP。
電路400C可與第2圖的積體電路200或第4A圖的上拉電路400A一起使用，並且因此省略類似的詳細描述。
例如，在一些實施例中，電路400C可與第2圖 的電路200或相應第6圖至第10圖的電路600~1000一起使用，並且耦接至至少NMOS電晶體N2的閘極、PMOS電晶體P3的閘極、或NMOS電晶體N6的閘極。
例如，在一些實施例中，電路400C可與第4A圖的上拉電路400A一起使用，並且耦接至PMOS電晶體P10的閘極。
電路400C包括反相器I4和反相器I5。在一些實施例中，電路400C用以產生預充電信號PCH_UP和預充電信號PCHB_UP。
反相器I4用以回應於預充電信號RPCHB_UP而產生預充電信號PCH_UP。反相器I4的輸入端用以接收預充電信號RPCHB_UP。在一些實施例中，從外部電路(未示出)接收預充電信號RPCHB_UP。在一些實施例中，反相器I4的輸入端耦接至外部電路(未示出)。反相器I4的輸出端用以將預充電信號PCH_UP輸出到至少反相器I5的輸入端或節點Nd8。在一些實施例中，預充電信號PCH_UP與預充電信號RPCHB_UP反相，並且反之亦然。反相器I4的輸出端耦接至至少反相器I5的輸入端或節點Nd8。
在一些實施例中，反相器I4的輸出端、節點Nd8和NMOS電晶體N6的閘極各自耦接在一起。在一些實施例中，NMOS電晶體N6的閘極用以從反相器I4的輸出端接收預充電信號PCH_UP。
反相器I5用以回應於預充電信號PCH_UP而產 生預充電信號PCHB_UP。反相器I5的輸入端用以接收預充電信號PCH_UP。反相器I5的輸入端耦接至至少反相器I4的輸出端或節點Nd8。
反相器I5的輸出端用以將預充電信號PCHB_UP輸出到至少節點Nd9。在一些實施例中，預充電信號PCHB_UP與預充電信號PCH_UP反相，並且反之亦然。反相器I5的輸出端耦接至至少節點Nd9。
在一些實施例中，反相器I5的輸出端、節點Nd9和PMOS電晶體P3的閘極各自耦接在一起。在一些實施例中，PMOS電晶體P3的閘極用以從反相器I5的輸出端接收預充電信號PCHB_UP。
在一些實施例中，反相器I5的輸出端、節點Nd9和NMOS電晶體N2的閘極各自耦接在一起。在一些實施例中，NMOS電晶體N2的閘極用以從反相器I5的輸出端接收預充電信號PCHB_UP。
在一些實施例中，反相器I5的輸出端、節點Nd9和PMOS電晶體P10的閘極各自耦接在一起。在一些實施例中，PMOS電晶體P10的閘極用以從反相器I5的輸出端接收預充電信號PCHB_UP。
在一些實施例中，反相器I5的輸出端、節點Nd9和至少NMOS電晶體N2的閘極、PMOS電晶體P3的閘極、或PMOS電晶體P10的閘極各自耦接在一起。
電路400C的其他配置在本公開的範圍內。至少反相器I4或I5的反相器、反相器數量或反相器類型的其 他配置在本公開的範圍內。
第4D圖是根據一些實施例的電路400D的電路圖。
電路400D用以產生預充電信號PCH_DN和預充電信號PCHB_DN。
電路400D可與第2圖的積體電路200或第4B圖的上拉電路400B一起使用，並且因此省略類似的詳細描述。
例如，在一些實施例中，電路400D可與第2圖的電路200或相應第6圖至第10圖的電路600~1000一起使用，並且耦接至至少NMOS電晶體N3的閘極、PMOS電晶體P4的閘極、或NMOS電晶體N7的閘極。
例如，在一些實施例中，電路400D可與第4B圖的上拉電路400B一起使用，並且耦接至PMOS電晶體P11的閘極。
電路400D包括反相器I6和反相器I7。在一些實施例中，電路400D用以產生預充電信號PCH_DN和預充電信號PCHB_DN。
反相器I6用以回應於預充電信號RPCHB_DN而產生預充電信號PCH_DN。反相器I6的輸入端用以接收預充電信號RPCHB_DN。在一些實施例中，從外部電路(未示出)接收預充電信號RPCHB_DN。在一些實施例中，反相器I6的輸入端耦接至外部電路(未示出)。反相器I6的輸出端用以將預充電信號PCH_DN輸出到至少反 相器I7的輸入端或節點Nd10。在一些實施例中，預充電信號PCH_DN與預充電信號RPCHB_DN反相，並且反之亦然。反相器I6的輸出端耦接至至少反相器I7的輸入端或節點Nd10。
在一些實施例中，反相器I6的輸出端、節點Nd10和NMOS電晶體N7的閘極各自耦接在一起。在一些實施例中，NMOS電晶體N7的閘極用以從反相器I6的輸出端接收預充電信號PCH_DN。
反相器I7用以回應於預充電信號PCH_DN而產生預充電信號PCHB_DN。反相器I7的輸入端用以接收預充電信號PCH_DN。反相器I7的輸入端耦接至至少反相器I6的輸出端或節點Nd10。
反相器I7的輸出端用以將預充電信號PCHB_DN輸出到至少節點Nd11。在一些實施例中，預充電信號PCHB_DN與預充電信號PCH_DN反相，並且反之亦然。反相器I7的輸出端耦接至至少節點Nd11。
在一些實施例中，反相器I7的輸出端、節點Nd11和PMOS電晶體P4的閘極各自耦接在一起。在一些實施例中，PMOS電晶體P4的閘極用以從反相器I7的輸出端接收預充電信號PCHB_DN。
在一些實施例中，反相器I7的輸出端、節點Nd11和NMOS電晶體N3的閘極各自耦接在一起。在一些實施例中，NMOS電晶體N3的閘極用以從反相器I7的輸出端接收預充電信號PCHB_DN。
在一些實施例中，反相器I7的輸出端、節點Nd11和PMOS電晶體P11的閘極各自耦接在一起。在一些實施例中，PMOS電晶體P11的閘極用以從反相器I7的輸出端接收預充電信號PCHB_DN。
在一些實施例中，反相器I7的輸出端、節點Nd11和至少NMOS電晶體N3的閘極、PMOS電晶體P4的閘極、或PMOS電晶體P11的閘極各自耦接在一起。
電路400D的其他配置在本公開的範圍內。至少反相器I6或I7的反相器、反相器數量或反相器類型的其他配置在本公開的範圍內。
第4E圖是根據一些實施例的電路400E的電路圖。
電路400E用以產生時脈信號RCKB和時脈信號RCK。
電路400E可與第2圖的積體電路200一起使用，並且因此省略類似的詳細描述。
例如，在一些實施例中，電路400E可與第2圖的電路200或相應第6圖至第10圖的電路600~1000一起使用，並且耦接至至少NMOS電晶體N1的閘極、PMOS電晶體P2的閘極或NMOS電晶體N4的閘極。
電路400E包括反相器I8和反相器I9。在一些實施例中，電路400E用以產生時脈信號RCKB和時脈信號RCK。
反相器I8用以回應於時脈信號RCLK而產生時 脈信號RCKB。反相器I8的輸入端用以接收時脈信號RCLK。在一些實施例中，時脈信號RCLK是從外部電路(未示出)接收的。在一些實施例中，至少時脈信號RCLK、RCKB或RCK是讀取時脈信號，用以使得電路200讀取存儲在記憶體單元陣列102中的資料。在一些實施例中，反相器I8的輸入端耦接至外部電路(未示出)。反相器I8的輸出端用以將時脈信號RCKB輸出到至少反相器I9的輸入端或節點Nd12。在一些實施例中，時脈信號RCKB與時脈信號RCLK反相，並且反之亦然。反相器I8的輸出端耦接到至少反相器I9的輸入端或節點Nd12。
在一些實施例中，反相器I8的輸出端、節點Nd12和NMOS電晶體N4的閘極各自耦接在一起。在一些實施例中，NMOS電晶體N4的閘極用以從反相器I8的輸出端接收時脈信號RCKB。
在一些實施例中，反相器I8的輸出端、節點Nd12和PMOS電晶體P1的閘極各自耦接在一起。在一些實施例中，PMOS電晶體P1的閘極用以從反相器I8的輸出端接收時脈信號RCKB。
在一些實施例中，至少反相器I8的輸出端、節點Nd12、NMOS電晶體N4的閘極、或PMOS電晶體P1的閘極耦接在一起。
反相器I9用以回應於時脈信號RCKB而產生時脈信號RCK。反相器I9的輸入端用以接收時脈信號RCKB。反相器I9的輸入端耦接至至少反相器I8的輸出端或 節點Nd12。
反相器I9的輸出端用以將時脈信號RCK輸出到至少節點Nd13。在一些實施例中，時脈信號RCK與時脈信號RCKB反相，並且反之亦然。反相器I9的輸出端耦接至至少節點Nd13。
在一些實施例中，反相器I9的輸出端、節點Nd13和PMOS電晶體P2的閘極各自耦接在一起。在一些實施例中，PMOS電晶體P2的閘極用以從反相器I9的輸出端接收時脈信號RCK。
在一些實施例中，反相器I9的輸出端、節點Nd13和NMOS電晶體N1的閘極各自耦接在一起。在一些實施例中，NMOS電晶體N1的閘極用以從反相器I9的輸出端接收時脈信號RCK。
在一些實施例中，至少反相器I9的輸出端、節點Nd13、NMOS電晶體N1的閘極、或PMOS電晶體P2的閘極耦接在一起。
電路400E的其他配置在本公開的範圍內。至少反相器I8或I9的反相器、反相器數量或反相器類型的其他配置在本公開的範圍內。
第5圖是根據一些實施例的諸如第2圖中的電路200之類的記憶體電路的波形的時序圖500。
在一些實施例中，第5圖是根據一些實施例的至少第3圖至第4E圖的電路300~400E或第6圖至第10圖的電路600~1000的波形的時序圖500。
在時間T0處，預充電信號PCHB_DN從邏輯高轉變為邏輯低，從而使預充電電路400B的PMOS電晶體P11導通。響應於預充電電路400B的PMOS電晶體P11導通，節點Nd2被拉向電壓源VDD，從而使全域位元線信號GBL_DN從邏輯低轉變為邏輯高。在時間T0處，因為時脈信號RCK為邏輯低，所以NMOS電晶體N1關斷，並且因為時脈信號RCKB為邏輯高，所以PMOS電晶體P1關斷，並且因此NAND邏輯閘220電浮置。
在時間T1處，預充電信號PCHB_DN為邏輯低，並且全域位元線信號GBL_DN為邏輯高。在時間T1處，時脈信號RCLK從邏輯低轉變為邏輯高，從而使得時脈信號RCKB從邏輯高轉變為邏輯低，並且時脈信號RCK從邏輯低轉變為邏輯高。
響應於時脈信號RCKB從邏輯高到邏輯低的轉變，PMOS電晶體P1導通，從而將NAND邏輯閘220的第一電壓源節點Nd3耦接至電源電壓節點VDDN。響應於時脈信號RCK從邏輯低到邏輯高的轉變，NMOS電晶體N1導通。然而，因為預充電信號PCHB_DN和PCHB_UP都為邏輯低，所以相應NMOS電晶體N3和N2關斷，並且NAND邏輯閘220的第二電壓源節點Nd4不耦接至參考電源電壓節點VSSN。因此，NAND邏輯閘220的第二電壓源節點Nd4電浮置。
在時間T2處，時脈信號RCLK為邏輯高，時脈信號RCKB為邏輯低，信號QB為邏輯高，並且資料信號 DOUT為邏輯低。在一些實施例中，因為存儲在記憶體單元102a中的資料是邏輯低或“0”，所以時間T2~T8被稱為讀取“0”。
在時間T3處，預充電信號PCHB_UP從邏輯低轉變為邏輯高，從而使預充電電路400A的PMOS電晶體P10開始關斷。響應於預充電電路400A的PMOS電晶體P10關斷，節點Nd1與電壓源節點VDDN解耦接，並且全域位元線信號GBL_UP不再通過PMOS電晶體P10預充電為邏輯高。在一些實施例中，因為全域位元線信號GBL_UP不再通過PMOS電晶體P10預充電為邏輯高，所以存儲在記憶體單元102a中的資料被反映在全域位元線信號GBL_UP上。
在時間T4處，預充電信號PCHB_UP仍從邏輯低轉變為邏輯高，然而，預充電信號PCHB_UP幾乎為邏輯高，從而使NMOS電晶體N2導通。響應於NMOS電晶體N2導通，NAND邏輯閘220的第二電壓源節點Nd4耦接至參考電源電壓節點VSSN。因此，NAND邏輯閘220不是電浮置的。因為全域位元線信號GBL_UP和GBL_DN都為邏輯高並且NAND邏輯閘220不是電浮置的，所以NAND邏輯閘220的輸出為邏輯低，從而使得信號QB在時間T4處從邏輯高轉變為邏輯低。響應于信號QB從邏輯高轉變為邏輯低，使得資料信號DOUT在時間T4處從邏輯低轉變為邏輯高。
在時間T5處，信號QB為邏輯低，並且資料信號 DOUT為邏輯高。當資料信號DOUT為邏輯高時，即使存儲在記憶體單元102a中的資料是“0”，電路200也將存儲在記憶體單元102a中的資料讀取為“1”，並且被稱為讀取“1”小故障(glitch)。在一些實施例中，小故障是不必要的或不期望的信號轉變。
在時間T5處，全域位元線信號GBL_UP從邏輯高轉變為邏輯低，從而使NAND邏輯閘220的輸出開始從邏輯低轉變為邏輯高，從而使信號QB從邏輯低轉變為邏輯高。在時間T5處，響應於信號QB從邏輯低轉變為邏輯高，使資料信號DOUT從邏輯高轉變為邏輯低。
在時間T6處，全域位元線信號GBL_UP為邏輯低，從而使NAND邏輯閘220的輸出為邏輯高，從而使信號QB為邏輯高。響應于信號QB為邏輯高，使得資料信號DOUT在時間T6處為邏輯低。當資料信號DOUT為邏輯低時，電路200將存儲在記憶體單元102a中的資料正確地讀取為“0”，並且電路200解決讀取“1”小故障。
時間T4~T6被稱為讀取“1”小故障，並且在時間T2~T4之間的讀取“1”小故障具有持續時間G1。在一些實施例中，與其他方法相比，通過在電路200中包括NMOS電晶體N2，並且延遲預充電信號PCHB_UP從邏輯低到邏輯高的轉變(例如，時間T3)，讀取“1”小故障的持續時間G1減少。
在時間T7處，時脈信號RCLK從邏輯高轉變為 邏輯低，從而使時脈信號RCKB從邏輯低轉變為邏輯高，並且時脈信號RCK從邏輯高轉變為邏輯低。
在時間T8處，時脈信號RCLK為邏輯低，從而使時脈信號RCKB為邏輯高，並且時脈信號RCK仍正在從邏輯高轉變為邏輯低。
響應於時脈信號RCKB為邏輯高，使PMOS電晶體P1關斷，從而使NAND邏輯閘220的第一電壓源節點Nd3與電源電壓節點VDDN斷開。
響應於時脈信號RCK從邏輯高轉變為邏輯低，使NMOS電晶體N1關斷，從而使NAND邏輯閘220的第二電壓源節點Nd4與參考電源電壓節點VSSN解耦接。因此，NAND邏輯閘220的第二電壓源節點Nd4電浮置。在一些實施例中，因為NAND邏輯閘220是電浮置的，所以NAND邏輯閘220的輸入上的變化不反映在輸出上。在一些實施例中，在該時間期間，鎖存器230用以維持節點Nd5以及信號QB和資料信號DOUT的狀態。
在時間T9處，預充電信號PCHB_UP從邏輯高轉變為邏輯低，從而使預充電電路400A的PMOS電晶體P10開始導通。響應於預充電電路400A的PMOS電晶體P10導通，節點Nd1耦接至電壓源節點VDDN，並且全域位元線信號GBL_UP在時間T10~T11之間通過PMOS電晶體P10預充電為邏輯高。
在時間T9~T10之間，預充電信號PCHB_UP完成轉變為邏輯高。
在時間T10~T11之間，全域位元線信號GBL_UP從邏輯低轉變為邏輯高。
在時間T11處，全域位元線信號GBL_UP為邏輯高。
如第5圖所示，預充電信號PCHB_UP的下降沿512a可以在時間上提前持續時間C1。類似地，全域位元線信號GBL_UP的上升沿514a可以在時間上提前持續時間C2。在一些實施例中，持續時間C2等於持續時間C1。在一些實施例中，持續時間C2不同於持續時間C1。
因此，隨著預充電信號PCHB_UP的下降沿在時間上提前，從而使得全域位元信號GBL_UP的上升沿也在時間上提前，並且反之亦然。
在一些實施例中，預充電信號PCHB_UP的下降沿從時脈信號RCK的下降沿延遲，但是預充電信號PCHB_UP的下降沿與時脈信號RCK的下降沿之間的延遲小於其他方法的延遲。在一些實施例中，預充電信號PCHB_UP的下降沿與時脈信號RCK的下降沿同時發生。在一些實施例中，與其他方法相比，通過使預充電信號PCHB_UP的下降沿提前，並且減小預充電信號PCHB_UP的下降沿與時脈信號RCK的下降沿之間的延遲，電路200可以被更快地預充電，從而產生讀取週期改進。
從T12~T16，電路200被佈置為具有與電路200從時間T0~T11類似的配置。因此，為簡潔起見，省略了對電路200從時間T12~T16的詳細描述。
在一些實施例中，當NAND邏輯閘220電浮置時，鎖存器230用以維持節點Nd5以及信號QB和資料信號DOUT的狀態。
例如，當時脈信號RCK為邏輯低時，使PMOS電晶體P2導通，並且當時脈信號RCKB為邏輯高時，使NMOS電晶體N4導通，從而致能反相器I3。在一些實施例中，當反相器I3耦接至電壓源節點VDDN和參考電壓源節點VSSN時，反相器I3被致能。因此，在一些實施例中，至少在時間T0~T1、T8~T12和T15~T16之間，反相器I3通過PMOS電晶體P2和NMOS電晶體N4被致能，並且鎖存器230維持節點Nd5以及信號QB和資料信號DOUT的狀態。
例如，當預充電信號PCHB_UP為邏輯低時，使PMOS電晶體P3導通，並且預充電信號PCH_UP為邏輯高，使NMOS電晶體N6導通，並且當預充電信號PCHB_DN為邏輯低時，使PMOS電晶體P4導通，並且預充電信號PCH_DN為邏輯高，使NMOS電晶體N7導通，從而致能反相器I3。
因此，在一些實施例中，至少在時間T9~T13或T8~T12(例如，對於曲線512a，其中預充電信號PCHB_UP提前了持續時間C1)之間，反相器I3通過PMOS電晶體P3和P4以及NMOS電晶體N6和N7被致能，並且鎖存器230維持節點Nd5以及信號QB和資料信號DOUT的狀態。在一些實施例中，預充電信號PCHB_UP 的波形和預充電信號PCHB_DN的波形彼此替換。在一些實施例中，全域位元線信號GBL_UP的波形和全域位元線信號GBL_DN的波形彼此替換。電路200、400A~400E、600~900A和1000的波形的其他時序圖在本公開的範圍內。
第6圖是根據一些實施例的電路600的電路圖。
電路600是第2圖的電路200的變型，並且因此省略類似的詳細描述。與第2圖的電路200相比，電路600不包括NMOS電晶體N1和N4以及PMOS電晶體P1和P2。與其他方法相比，通過不包括NMOS電晶體N1和N4以及PMOS電晶體P1和P2，電路600包括更少的切換電晶體，從而減少了功耗。
在一些實施例中，通過不包括NMOS電晶體N1和N4以及PMOS電晶體P1和P2，電路600不響應於時脈信號RCK和RCKB而切換。
電路600是第1圖的GIO電路106的實施例，並且因此省略類似的詳細描述。
電路600包括NAND邏輯閘220、NMOS電晶體N2、N3、N5、N6和N7、PMOS電晶體P3、P4和P5、以及反相器I1和I2。
與第2圖的電路200相比，電路600不包括NMOS電晶體N1和N4以及PMOS電晶體P1和P2。
通過不包括PMOS電晶體P1，電路600的NAND邏輯閘220的第一電壓源節點Nd3直接耦接至電源電 壓節點VDDN，並且接收電源電壓VDD。類似地，第3圖的NAND邏輯閘電路300的PMOS電晶體P8和P9的源極端直接耦接至電源電壓節點VDDN，並且接收電源電壓VDD。
通過不包括NMOS電晶體N1，NMOS電晶體N2和N3的源極端直接耦接至參考電源電壓節點VSSN，並且接收參考電源電壓VSS。
在一些實施例中，與其他方法相比，通過不包括NMOS電晶體N1和PMOS電晶體P1，電路600不包括堆疊的PMOS電晶體，從而使NAND邏輯閘220的速度增加。
在一些實施例中，通過不包括PMOS電晶體P2和NMOS電晶體N4，PMOS電晶體P5通過單個路徑(例如，通過PMOS電晶體P3和P4)耦接至電源電壓節點VDDN，並且NMOS電晶體N5通過單個路徑(例如，通過NMOS電晶體N6和N7)耦接至參考電源電壓節點VSSN。換句話說，PMOS電晶體P5不通過PMOS電晶體P2耦接至電源電壓節點VDDN，並且NMOS電晶體N5不通過NMOS電晶體N4耦接至參考電源電壓節點VSSN。
在一些實施例中，與其他方法相比，通過不包括NMOS電晶體N1和N4以及PMOS電晶體P1和P2，電路600不響應於時脈信號RCK和RCKB而切換或改變狀態，從而降低了功耗。
在一些實施例中，電路600的操作的時序圖類似於第5圖的時序圖500，但是電路600的操作的時序圖不包括時脈信號RCLK、RCK和RCKB，並且省略了類似的詳細描述。
電路600的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第7圖是根據一些實施例的電路700的電路圖。
電路700是第2圖的電路200的變型，並且因此省略類似的詳細描述。與第2圖的電路200相比，電路700不包括NMOS電晶體N6和N7。與其他方法相比，通過不包括NMOS電晶體N6和N7，電路700包括更少的切換電晶體，從而減少了功耗。
在一些實施例中，通過不包括NMOS電晶體N6和N7，電路700不包括回應於預充電信號PCH_UP和PCH_DN進行切換的電晶體。
電路700是第1圖的GIO電路106的實施例，並且因此省略類似的詳細描述。
電路700包括NAND邏輯閘220、NMOS電晶體N1、N2、N3、N4和N5、PMOS電晶體P1、P2、P3、P4和P5、以及反相器I1和I2。
與第2圖的電路200相比，電路700不包括NMOS電晶體N6和N7。
在一些實施例中，通過不包括NMOS電晶體N6和N7，NMOS電晶體N5通過單個路徑(例如，通過N MOS電晶體N4)耦接至參考電源電壓節點VSSN。換句話說，NMOS電晶體N5不通過NMOS電晶體N6和N7耦接至參考電源電壓節點VSSN。在一些實施例中，與其他方法相比，通過不包括NMOS電晶體N6和N7，電路700包括更少的電晶體，從而降低了功耗。
在一些實施例中，電路700的操作的時序圖類似於第5圖的時序圖500，並且省略了類似的詳細描述。
電路700的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第8圖是根據一些實施例的電路800的電路圖。
電路800是第2圖的電路200的變型，並且因此省略類似的詳細描述。與第2圖的電路200相比，電路800不包括NMOS電晶體N3，並且NMOS電晶體N2由預充電信號PCHB_UP或PCHB_DN控制。與其他方法相比，通過不包括NMOS電晶體N3，電路800包括更少的切換電晶體，從而降低了功耗。
電路800是第1圖的GIO電路106的實施例，並且因此省略類似的詳細描述。
電路800包括NAND邏輯閘220、NMOS電晶體N1、N2、N4、N5、N6和N7、PMOS電晶體P1、P2、P3、P4和P5、以及反相器I1和I2。
與第2圖的電路200相比較，電路800不包括NMOS電晶體N3。在一些實施例中，NMOS電晶體N2由預充電信號PCHB_UP或PCHB_DN控制。在一些實施 例中，通過不包括NMOS電晶體N3，NAND邏輯閘220的第二電壓源節點Nd4通過單個路徑(例如，通過NMOS電晶體N1和N2)耦接至參考電源電壓節點VSSN。換句話說，NAND邏輯閘220的第二電壓源節點Nd4不通過NMOS電晶體N3耦接至參考電源電壓節點VSSN。
在一些實施例中，與其他方法相比，通過不包括NMOS電晶體N3，電路800包括更少的電晶體，從而減少了功耗。
在一些實施例中，電路800的操作的時序圖類似於第5圖的時序圖500，並且省略了類似的詳細描述。
電路800的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第9A圖是根據一些實施例的電路900A的電路圖。
電路900A是第8圖的電路800的變型，並且因此省略類似的詳細描述。與第8圖的電路800相比，NMOS電晶體N2由控制信號S1控制。在一些實施例中，控制信號S1具有與至少預充電信號PCHB_UP或PCHB_DN相同的邏輯電平和相同的時序特性，並且因此省略類似的詳細描述。在一些實施例中，信號S1是至少全域位元線信號GBL_UP或GBL_DN的反相版本。
在一些實施例中，從外部電路(未示出)接收控制信號S1。在一些實施例中，NMOS電晶體N2的閘極端耦接至外部電路(未示出)，並且用以接收控制信號S1。在 一些實施例中，通過由外部電路(未示出)產生，控制信號S1不具有與預充電信號PCHB_UP或PCHB_DN相同的波形曲線，並且可以具有如第9B圖所示的其他波形曲線。
與第8圖的電路800相比，電路900A的NMOS電晶體N2不受預充電信號PCHB_UP或PCHB_DN的控制。在一些實施例中，通過經由信號S1(而不是預充電信號PCHB_UP或PCHB_DN)來控制電路900A的NMOS電晶體N2，信號S1可以跟蹤預充電信號PCHB_UP或PCHB_DN的行為，或與預充電信號PCHB_UP或PCHB_DN相同，從而防止讀取“1”小故障(在下面的第9B圖中進行描述)。
電路900A是第1圖的GIO電路106的實施例，並且因此省略類似的詳細描述。
電路900A包括NAND邏輯閘220、NMOS電晶體N1、N2、N4、N5、N6和N7、PMOS電晶體P1、P2、P3、P4和P5、以及反相器I1和I2。
在一些實施例中，與其他方法相比，通過不包括NMOS電晶體N3，電路900A包括較少的切換電晶體，從而降低了功耗。
電路900A的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第9B圖是根據一些實施例的諸如第9A圖中的電路900A之類的記憶體電路的波形的時序圖900B。在一 些實施例中，第9B圖是根據一些實施例的至少第9A圖和第10圖中的電路900A或1000的波形的時序圖900B。
在一些實施例中，時序圖900B是第5圖的時序圖500，但是還包括信號S1，並且因此省略類似的詳細描述。
在第9B圖中，在時序圖900B中描述了信號S1，但是時序圖900B還包括第5圖的波形時序圖500的相似特徵，並且因此省略類似的詳細說明。在一些實施例中，信號S1是全域位元線信號GBL_UP的反相版本，因此使得讀取“1”小故障完全從信號QB和資料信號DOUT中去除，如第9B圖所示。在一些實施例中，信號S1是全域位元線信號GBL_DN的反相版本。
從時間T3~T6描述了波形時序圖900B，並且為了簡潔起見，第9B圖中的信號S1的轉變以及對記憶體電路900A的影響的其他細節沒有被描述，但是它們類似於第5圖中描述的全域位元線信號GBL_UP的時序和第5圖中描述的預充電信號PCHB_UP的電壓電平，並且因此省略類似的詳細描述。
從時間T3~T4，預充電信號PCHB_UP從邏輯低轉變為邏輯高，然而，在第9A圖中，因為NMOS電晶體N2由信號S1控制，所以NMOS電晶體N2不導通。因為NMOS電晶體N2不回應於預充電信號PCHB_UP的轉變而導通，所以信號QB在第9B圖中的時間T4處沒有從邏輯高轉變為邏輯低(如在第5圖中所做的那樣)， 並且資料信號DOUT在第9B圖中的時間T4處沒有從邏輯低轉變為邏輯高。
在第9B圖的時間T5處，全域位元線信號GBL_UP從邏輯高轉變為邏輯低，並且信號S1從邏輯低轉變為邏輯高。然而，因為全域位元線信號GBL_UP從邏輯高到邏輯低的轉變是與信號S1從邏輯低到邏輯高的轉變同時的，所以從信號QB和資料信號DOUT中有效地去除了讀取“1”小故障。例如，響應於信號S1從邏輯低到邏輯高的轉變，使得NMOS電晶體N2導通，從而使得NAND邏輯閘220的第二電壓源節點Nd4耦接至參考電源電壓節點VSSN。因此，NAND邏輯閘220不是電浮置的。此外，響應於全域位元線信號GBL_UP從邏輯高到邏輯低的轉變以及NAND邏輯閘220不是電浮置的，使得NAND邏輯閘220的輸出保持邏輯高，因為全域位元線信號GBL_UP或GBL_DN中的至少一者為邏輯低。因此，NAND邏輯閘220的輸出和信號QB為邏輯高，並且資料信號DOUT為邏輯低。
在時間T6處，全域位元線信號GBL_UP為邏輯低，信號S1為邏輯高，信號QB為邏輯高，並且資料信號DOUT為邏輯低。
時序圖900B的電路900A從時間T12~T15的操作的細節與電路900A從時間T3~T6的操作的細節相同，並且因此省略相同的詳細描述。
第10圖是根據一些實施例的電路1000的電路 圖。
電路1000是第9A圖的記憶體電路900A的變型，並且因此省略類似的詳細描述。與第9A圖的記憶體電路900A相比，電路1000不包括NMOS電晶體N6和N7以及PMOS電晶體P3和P4。與其他方法相比，通過不包括NMOS電晶體N6和N7以及PMOS電晶體P3和P4，電路1000包括更少的切換電晶體，從而降低了功耗。
在一些實施例中，通過不包括NMOS電晶體N6和N7以及PMOS電晶體P3和P4，電路1000不響應於預充電信號PCHB_UP、PCHB_DN、PCH_UP和PCH_DN進行切換。
電路1000是第1圖的GIO電路106的實施例，並且因此省略類似的詳細描述。
電路1000包括NAND邏輯閘220、NMOS電晶體N1、N2、N4和N5、PMOS電晶體P1、P2和P5、以及反相器I1和I2。
與第9A圖的記憶體電路900A相比，電路1000不包括NMOS電晶體N6和N7以及PMOS電晶體P3和P4。
在一些實施例中，通過不包括PMOS電晶體P3和P4以及NMOS電晶體N6和N7，PMOS電晶體P5通過單個路徑(例如，通過PMOS電晶體P2)耦接至電源電壓節點VDDN，並且NMOS電晶體N5通過單個路徑(例如，通過NMOS電晶體N4)耦接至參考電源電壓 節點VSSN。換句話說，PMOS電晶體P5不通過PMOS電晶體P3和P4耦接至電源電壓節點VDDN，並且NMOS電晶體N5不通過NMOS電晶體N6和N7耦接至參考電源電壓節點VSSN。
在一些實施例中，與其他方法相比，通過不包括NMOS電晶體N6和N7以及PMOS電晶體P3和P4，電路1000不響應於預充電信號PCHB_UP、PCHB_DN、PCH_UP和PCH_DN而切換或改變狀態，從而降低了功耗。
在一些實施例中，與其他方法相比，通過不包括NMOS電晶體N6和N7以及PMOS電晶體P3和P4，電路1000包括更少的切換電晶體，從而降低了功耗。
在一些實施例中，電路1000的操作的時序圖類似於第9B圖的時序圖900B，並且省略了類似的詳細描述。
電路1000的電晶體、電晶體數量、或電晶體類型的其他配置在本公開的範圍內。
第11圖是根據一些實施例的操作電路的方法的流程圖。
在一些實施例中，第11圖是操作第1圖的記憶體電路、或第2圖至第3圖、第4A圖至第4E圖或第6圖至第10圖的電路的方法的流程圖。應當理解，可以在第11圖中描繪的方法1100之前、期間和/或之後執行附加操作，並且一些其他操作可以在本文中僅簡要描述。應該理解，方法1100利用電路100、200、300、400A~400 E、600、700、800、900A或1000、或第5圖的波形時序圖500中的一者或多者的特徵。
在方法1100的操作1102中，NAND邏輯閘電路220接收第一位元線信號和第二位元線信號。在一些實施例中，方法1100的第一位元線信號包括全域位元線信號GBL_UP。在一些實施例中，方法1100的第二位元線信號包括全域位元線信號GBL_DN。
在方法1100的操作1104中，NAND邏輯閘電路響應於第一位元線信號和第二位元線信號而產生第一信號。在一些實施例中，方法1100的第一信號包括信號QB。
在一些實施例中，操作1104包括至少操作1106或1108。
在方法1100的操作1106中，響應於至少第一預充電信號而致能NAND邏輯閘電路。在一些實施例中，方法1100的第一預充電信號包括至少預充電信號PCHB_UP或PCHB_DN。在一些實施例中，操作1106包括至少操作1106a、1106b或1106c。
在一些實施例中，操作1106a包括回應於第一預充電信號而導通至少第一N型電晶體。在一些實施例中，第一N型電晶體耦接在NAND邏輯閘與參考電源電壓節點VSSN之間。在一些實施例中，方法1100的第一N型電晶體包括至少NMOS電晶體N2或N3。在一些實施例中，操作1106b包括回應於第一預充電信號而關斷至少第 一P型電晶體。在一些實施例中，第一P型電晶體耦接至NAND邏輯閘的輸入。在一些實施例中，方法1100的第一P型電晶體包括至少PMOS電晶體P10或P11。在一些實施例中，操作1106c包括回應於第一位元線信號從第二邏輯值(1)到第一個邏輯值(0)的轉變，使第一信號從第一邏輯值(0)轉變為第二邏輯值(1)。
在方法1100的操作1108中，回應於至少第一預充電信號或第一時脈信號而禁能鎖存器。在一些實施例中，方法1100的鎖存器包括至少鎖存器230。在一些實施例中，方法1100的第一時脈信號包括至少時脈信號RCLK、RCKB或RCK。
在方法1100的操作1110中，通過鎖存器回應於至少第一預充電信號或第一時脈信號而鎖存第一信號的狀態。在一些實施例中，方法1100的鎖存器包括第一反相器和第二反相器。在一些實施例中，方法1100的第一反相器包括反相器I2或I3。在一些實施例中，方法1100的第一反相器包括反相器I3或I2。
在一些實施例中，操作1110包括至少操作1112或1114。
在方法1100的操作1112中，響應於至少第一預充電信號而禁能NAND邏輯閘電路。在一些實施例中，操作1112包括在時間T8之後回應於第一預充電信號轉變為低邏輯值而禁能NAND邏輯閘電路。
在方法1100的操作1114中，回應於至少第一預 充電信號或第一時脈信號而致能第二反相器。在一些實施例中，操作1114包括回應於第一預充電信號轉變為低邏輯值(例如，在時間T8之後)而致能第二反相器。在一些實施例中，操作1114包括回應於第一時脈信號轉變為低邏輯值(例如，在時間T8之後)而致能第二反相器。
通過操作方法1100，記憶體電路進行操作以實現上面關於記憶體電路100~1000所討論的益處。雖然上面參考第2圖至第5圖描述了方法1100，但是應當理解，方法1100利用第6圖至第10圖中的一者或多者的特徵。
在一些實施例中，不執行方法1100的一個或多個操作。此外，第2圖至第10圖中所示的各種PMOS或NMOS電晶體具有特定的摻雜劑類型(例如，N型或P型)是為了說明的目的。本公開的實施例不限於特定的電晶體類型，並且第2圖至第10圖中所示的PMOS或NMOS電晶體中的一個或多個可以用不同的電晶體/摻雜類型的相應電晶體代替。類似地，以上描述中使用的各種信號的低或高邏輯值也用於說明。當信號被啟動和/或去啟動時，本公開的實施例不限於特定的邏輯值。選擇不同的邏輯值在各種實施例的範圍內。在第2圖至第10圖中選擇不同數量的反相器在各種實施例的範圍內。在第2圖至第10圖中選擇不同數量的電晶體在各種實施例的範圍內。在第2圖至第10圖中選擇不同數量的NAND邏輯閘在各種實施例的範圍內。
本領域的普通技術人員將容易地看出，所公開的實 施例中的一個或多個實施例實現了以上闡述的一個或多個優點。在閱讀了前述說明書之後，本領域的普通技術人員將能夠影響本文廣泛公開的各種變化、等同物的替代以及各種其他實施例。因此，旨在本文授權的保護僅受所附權利要求及其等同物中包含的定義的限制。
本說明書的一方面涉及一種記憶體電路。記憶體電路包括NAND邏輯閘、第一N型電晶體、第二N型電晶體、第一反相器和第一鎖存器。在一些實施例中，NAND邏輯閘用以接收第一位元線信號和第二位元線信號，並且產生第一信號。在一些實施例中，第一N型電晶體耦接至NAND邏輯閘，並且用以接收第一預充電信號。在一些實施例中，第二N型電晶體耦接至第一N型電晶體和參考電壓源，並且用以接收第一時脈信號。在一些實施例中，第一反相器耦接至NAND邏輯閘，並且用以輸出從第一信號反相的資料信號。在一些實施例中，第一鎖存器耦接至NAND邏輯閘，並且用以響應於至少第一時脈信號或第一預充電信號而鎖存第一信號。在一些實施例中，NAND邏輯閘包括：NAND邏輯閘的第一輸入端，用以接收第一位元線信號；NAND邏輯閘的第二輸入端，用以接收第二位元線信號；NAND邏輯閘的輸出端，用以回應於第一位元線信號和第二位元線信號而輸出第一信號；第一電壓源節點；以及第二電壓源節點，耦接至第一N型電晶體。在一些實施例中，第一N型電晶體包括：第一閘極，用以接收第一預充電信號；第一汲極，與NAND邏輯閘的第二電壓源節 點耦接；以及第一源極，與第二N型電晶體耦接。在一些實施例中，第二N型電晶體包括：第二閘極，用以接收第一時脈信號；第二汲極，與第一源極耦接；以及第二源極，與參考電壓源耦接。在一些實施例中，記憶體電路還包括第三N型電晶體，第三N型電晶體具有：第三閘極，用以接收不同於第一預充電信號的第二預充電信號；第三源極，與第二汲極和第一源極耦接；第三汲極，與第一汲極和NAND邏輯閘的第一電壓源節點耦接。在一些實施例中，記憶體電路還包括第一P型電晶體，第一P型電晶體的第一源極耦接至不同於參考電壓源的第一電壓源，第一P型電晶體的第一閘極用以接收從第一時脈信號反相的第二時脈信號，第一P型電晶體的第一汲極與NAND邏輯閘的第一電壓源節點耦接。在一些實施例中，第一鎖存器包括第二反相器，具有輸入端和輸出端，第二反相器的輸入端用以接收第一信號，並且耦接至第一節點和NAND邏輯閘的輸出，並且第二反相器的輸出端用以輸出從第一信號反相的第二信號。在一些實施例中，第一鎖存器還包括第一P型電晶體，第一P型電晶體的閘極用以接收第二信號；第一P型電晶體的源極與第一電壓源節點耦接，並且第一P型電晶體的汲極與至少第一節點耦接。在一些實施例中，第一鎖存器還包括第一N型電晶體，第一N型電晶體的閘極用以接收第二信號並且耦接至第一P型電晶體的閘極和第二反相器的輸出端，第一N型電晶體的源極與第二電壓源節點耦接，並且第一N型電晶體的汲極與第一節點和第一 P型電晶體的汲極耦接。在一些實施例中，第一鎖存器還包括第二P型電晶體，第二P型電晶體的閘極用以接收第一時脈信號，第二P型電晶體的源極與不同於參考電壓源的第一電壓源耦接，並且第二P型電晶體的汲極與第一電壓源節點和第一P型電晶體的源極耦接。在一些實施例中，第一鎖存器還包括第二N型電晶體，第二N型電晶體的閘極用以接收從第一時脈信號反相的第二時脈信號，第二N型電晶體的源極與所述參考電壓源耦接，並且第二N型電晶體的汲極與第二電壓源節點和第一N型電晶體的源極耦接。在一些實施例中，第一鎖存器還包括第二P型電晶體，第二P型電晶體的閘極用以接收第一預充電信號，並且第二P型電晶體的源極與不同於參考電壓電源的第一電壓源耦接。在一些實施例中，第一鎖存器還包括第三P型電晶體，第三P型電晶體的閘極用以接收不同於第一預充電信號的第二預充電信號，第三P型電晶體的源極與第二P型電晶體的汲極耦接，並且第三P型電晶體的汲極與第一電壓源節點和第一P型電晶體的源極耦接。在一些實施例中，第一鎖存器還包括第二N型電晶體，第二N型電晶體的閘極用以接收從第二預充電信號反相的經反相的第二預充電信號，並且第二N型電晶體的源極與參考電壓源耦接。在一些實施例中，第一鎖存器還包括第三N型電晶體，第三N型電晶體的閘極用以接收從第一預充電信號反相的經反相的第一預充電信號，第三N型電晶體的源極與第二N型電晶體的汲極耦接，並且第三N型電晶體的汲極與第二電 壓源節點和第一N型電晶體的源極耦接。
本說明書的另一方面涉及一種記憶體電路。記憶體電路包括NAND邏輯閘、第一N型電晶體、第二N型電晶體、第一鎖存器和第一反相器。在一些實施例中，NAND邏輯閘用以接收第一位元線信號和第二位元線信號，並且回應於第一位元線信號和第二位元線信號而產生第一信號。在一些實施例中，第一N型電晶體具有：第一汲極，耦接至NAND邏輯閘的第一電壓源節點；第一閘極，用以接收第一預充電信號；以及第一源極，耦接至第一節點。在一些實施例中，第二N型電晶體具有：第二汲極，耦接至第一汲極和NAND邏輯閘的第一電壓源節點；第二閘極，用以接收不同於第一預充電信號的第二預充電信號；以及第二源極，耦接至第一源極和第一節點。在一些實施例中，第一鎖存器通過第二節點耦接至NAND邏輯閘，並且用以響應於至少第一預充電信號或第二預充電信號而鎖存第一信號。在一些實施例中，第一反相器耦接至NAND邏輯閘，並且用以輸出從第一信號反相的資料信號。在一些實施例中，NAND邏輯閘具有第二電壓源節點，耦接至第一電壓源，並且第一源極、第二源極和第一節點與參考電壓源耦接。在一些實施例中，第一鎖存器包括具有輸入端和輸出端的第二反相器。在一些實施例中，第二反相器的輸入端用以接收第一信號，並且耦接至NAND邏輯閘的輸出和第二節點，並且第二反相器的輸出端用以輸出從第一個信號反相的第二信號。在一些實施例中，第一鎖存器還包括第 一P型電晶體，具有：第三閘極，用以接收第二信號；第三源極，與第三電壓源節點耦接；以及第三汲極，與至少第二節點耦接。在一些實施例中，第一鎖存器還包括第三N型電晶體，具有：第四閘極，用以接收第二信號並且耦接至第三閘極和第二反相器的輸出端；第四源極，與第四電壓源節點耦接；以及第四汲極，與第三汲極和第二節點耦接。在一些實施例中，第一鎖存器還包括第二P型電晶體，具有：第五閘極，用以接收第一預充電信號；以及第五源極，與第一電壓源耦接。在一些實施例中，第一鎖存器還包括第三P型電晶體，具有：第六閘極，用以接收不同於第一預充電信號的第二預充電信號；第六源極，與第二P型電晶體的第五汲極耦接；以及第六汲極，與第三電壓源節點和第三源極耦接。在一些實施例中，第一鎖存器還包括第二N型電晶體，第二N型電晶體的第七閘極用以接收從第二預充電信號反相的經反相的第二預充電信號，並且第二N型電晶體的第七源極與參考電壓源耦接。在一些實施例中，第一鎖存器還包括第三N型電晶體，具有：第八閘極，用以接收從第一預充電信號反相的經反相的第一預充電信號；第八源極，與第二N型電晶體的第七汲極耦接；以及第八汲極，與第四電壓源節點和第四源極耦接。在一些實施例中，記憶體電路還包括第三N型電晶體，具有：第三閘極，用以接收第一時脈信號；第三汲極，與第一源極、第二源極和第一節點耦接；以及第三源極，與參考電壓源耦接。在一些實施例中，記憶體電路還包括第一P 型電晶體，具有：第四源極，耦接至第一電壓源；第四閘極，用以接收從第一時脈信號反相的第二時脈信號；以及第四汲極，與NAND邏輯閘的第二電壓源節點耦接。
本說明書的另一方面涉及一種操作記憶體電路的方法。方法包括：通過NAND邏輯閘電路接收第一位元線信號和第二位元線信號，通過NAND邏輯閘電路回應於第一位元線信號和第二位元線信號而產生第一信號。在一些實施例中，產生第一信號包括響應於至少第一預充電信號而致能NAND邏輯閘電路。在一些實施例中，方法還包括通過鎖存器回應於至少第一預充電信號或第一時脈信號而鎖存第一信號的狀態，鎖存器包括第一反相器和第二反相器。在一些實施例中，回應於至少第一預充電信號而致能NAND邏輯閘電路包括：回應於第一預充電信號而導通至少第一N型電晶體，第一N型電晶體耦接在NAND邏輯閘電路和參考電源電壓節點之間。在一些實施例中，回應於至少第一預充電信號或第一時脈信號而鎖存第一信號的狀態包括：響應於至少第一預充電信號而禁能NAND邏輯閘電路；以及回應於至少第一預充電信號或第一時脈信號而致能第二反相器。
前面概述了幾個實施例的特徵，以便熟習此項技術者可更佳地理解本揭示內容之各個態樣。熟習此項技術者應理解，其可容易地使用本揭示內容作為設計或修改其他製程及結構的基礎，以實現本文介紹的實施例的相同目的及/或實現其相同優點。熟習此項技術者亦應認識到，此類 等效構造不脫離本揭示內容之精神及範疇，且其可在不脫離本揭示內容之精神及範疇的情況下對本文進行各種改變、替換及變更。
1100:方法
1102、1104、1106、1108、1110、1112、1114:操作

Claims (10)

  1. 一種記憶體電路，包括：一NAND邏輯閘，用以接收一第一位元線信號和一第二位元線信號，並且產生一第一信號；一第一N型電晶體，耦接至該NAND邏輯閘，並且用以接收一第一預充電信號；一第二N型電晶體，耦接至該第一N型電晶體和一參考電壓源，並且用以接收一第一時脈信號；一第一反相器，耦接至該NAND邏輯閘，並且用以輸出從該第一信號反相的一資料信號；以及一第一鎖存器，耦接至該NAND邏輯閘，並且用以響應於至少該第一時脈信號或該第一預充電信號而鎖存該第一信號。
  2. 如請求項1所述的記憶體電路，其中該NAND邏輯閘包括：該NAND邏輯閘的一第一輸入端，用以接收該第一位元線信號；該NAND邏輯閘的一第二輸入端，用以接收該第二位元線信號；該NAND邏輯閘的一輸出端，用以回應於該第一位元線信號和該第二位元線信號而輸出該第一信號；一第一電壓源節點；以及 一第二電壓源節點，耦接至該第一N型電晶體。
  3. 如請求項1所述的記憶體電路，其中該第一鎖存器包括：一第二反相器，具有一輸入端和一輸出端，該第二反相器的該輸入端用以接收該第一信號，並且耦接至一第一節點和該NAND邏輯閘的一輸出；並且該第二反相器的該輸出端用以輸出從該第一信號反相的一第二信號。
  4. 如請求項3所述的記憶體電路，其中該第一鎖存器還包括：一第一P型電晶體，該第一P型電晶體的一閘極用以接收該第二信號，該第一P型電晶體的一源極與一第一電壓源節點耦接，並且該第一P型電晶體的一汲極與至少該第一節點耦接；以及一第一N型電晶體，該第一N型電晶體的一閘極用以接收該第二信號並且耦接至該第一P型電晶體的該閘極和該第二反相器的輸出端，該第一N型電晶體的一源極與一第二電壓源節點耦接，並且該第一N型電晶體的一汲極與該第一節點和該第一P型電晶體的該汲極耦接。
  5. 一種記憶體電路，包括：一NAND邏輯閘，用以接收一第一位元線信號和一第二 位元線信號，並且回應於該第一位元線信號和該第二位元線信號而產生一第一信號；一第一N型電晶體，具有：一第一汲極，耦接至該NAND邏輯閘的一第一電壓源節點；一第一閘極，用以接收一第一預充電信號；以及一第一源極，耦接至一第一節點；一第二N型電晶體，具有：一第二汲極，耦接至該第一汲極和該NAND邏輯閘的該第一電壓源節點；一第二閘極，用以接收不同於該第一預充電信號的一第二預充電信號；以及一第二源極，耦接至該第一源極和該第一節點；一第一鎖存器，通過一第二節點耦接至該NAND邏輯閘，並且用以響應於至少該第一預充電信號或該第二預充電信號而鎖存該第一信號；以及一第一反相器，耦接至該NAND邏輯閘，並且用以輸出從該第一信號反相的一資料信號。
  6. 如請求項5所述的記憶體電路，其中該NAND邏輯閘具有一第二電壓源節點，該第二電壓源節點耦接至一第一電壓源，並且該第一源極、該第二源極和該第一節點與一參考電壓源耦接。
  7. 如請求項6所述的記憶體電路，其中該第一鎖存器包括：一第二反相器，具有一輸入端和輸出端，該第二反相器的該輸入端用以接收該第一信號，並且耦接至該NAND邏輯閘的一輸出和該第二節點；並且該第二反相器的該輸出端用以輸出從該第一信號反相的一第二信號。
  8. 如請求項5所述的記憶體電路，還包括：一第三N型電晶體，具有：一第三閘極，用以接收一第一時脈信號；一第三汲極，與該第一源極、該第二源極和該第一節點耦接；以及一第三源極，與參考電壓源耦接；以及一第一P型電晶體，具有：一第四源極，耦接至一第一電壓源；一第四閘極，用以接收從該第一時脈信號反相的一第二時脈信號；以及一第四汲極，與該NAND邏輯閘的一第二電壓源節點耦接。
  9. 一種操作記憶體電路的方法，該方法包括：通過一NAND邏輯閘電路接收一第一位元線信號和一 第二位元線信號；通過該NAND邏輯閘電路回應於該第一位元線信號和該第二位元線信號而產生一第一信號，其中產生該第一信號包括：響應於至少一第一預充電信號而致能該NAND邏輯閘電路；以及通過一鎖存器回應於至少該第一預充電信號或一第一時脈信號而鎖存該第一信號的一狀態，該鎖存器包括一第一反相器和一第二反相器。
  10. 如請求項9所述的方法，其中回應於至少該第一預充電信號而致能該NAND邏輯閘電路包括：回應於該第一預充電信號而導通至少一第一N型電晶體，該第一N型電晶體耦接在該NAND邏輯閘電路和一參考電源電壓節點之間；並且回應於至少該第一預充電信號或該第一時脈信號而鎖存該第一信號的該狀態包括：響應於至少該第一預充電信號而禁能該NAND邏輯閘電路；以及回應於至少該第一預充電信號或該第一時脈信號而致能該第二反相器。
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