CN106558337A - 一种sram存储电路及存储空间的重构方法 - Google Patents

一种sram存储电路及存储空间的重构方法 Download PDF

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Abstract

本发明提供一种SRAM存储电路及存储空间的重构方法，包括：重构控制单元、地址重映射单元和多个SRAM宏单元；其中，所述重构控制单元用于启动所述SRAM宏单元自检，获取该SRAM的品质信息；所述地址重映射单元用于根据所述品质信息，进行SRAM宏单元的地址重映射。本发明有效解决单片内置大容量的SRAM存储空间的集成电路良品率保障问题。

Description

一种SRAM存储电路及存储空间的重构方法
技术领域
本发明涉及集成电路加工优化技术领域，更具体地，涉及一种SRAM存储电路及存储空间的重构方法。
背景技术
集成电路加工的良率与片上SRAM的容量有着密切的关系，比如内置128KBSRAM的单颗芯片，其生产加工良品率很高，但是如果内置1MSRAM，生产加工良品率产生大幅度下降，这是因为单片集成的SRAM容量越大，其生产加工的不良风险越高。
单片内置大容量的SRAM存储空间的集成电路良品率保障问题亟待解决。
现有技术中，各集成电路加工厂商利用各成品SRAM进行集成电路加工时，为解决保证集成电路良品率的问题，都采取各自相应的技术方案，但各方案多作为技术秘密予以保护，且通用性不强，不利于推广应用。
发明内容
为解决以上现有问题中的至少一种，本发明提供了一种SRAM存储电路及存储空间的重构方法。
根据本发明的一个方面，一种SRAM存储电路，包括：重构控制单元、地址重映射单元和多个SRAM宏单元；
其中，所述重构控制单元用于启动所述SRAM宏单元自检，获取该SRAM的品质信息；
所述地址重映射单元用于根据所述品质信息，进行SRAM宏单元的地址重映射。
根据本发明的另一个方面，一种存储空间的重构方法，包括：判断各SRAM宏单元是否为良品，将所述良品SRAM进行地址重新映射，形成新存储空间。
本申请提出一种SRAM存储电路及存储空间的重构方法，本申请通过判断各SRAM宏单元是否为良品，将所述良品SRAM进行地址重新映射，形成新存储空间。从而起到单片内置大容量的SRAM存储空间的集成电路良品率有效提升的有益效果。
附图说明
图1为根据本发明实施例一种SRAM存储电路架构的示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
图1中，本发明一种具体实施例，示出一种SRAM存储电路框架示意图。总的来说，包括：重构控制单元A1、地址重映射单元A2和多个SRAM宏单元A3；其中，所述重构控制单元A1用于启动所述SRAM宏单元A3自检，获取该SRAM的品质信息；所述地址重映射单元A2用于根据所述品质信息，进行SRAM宏单元A3的地址重映射。
在本发明另一个具体实施例中，一种SRAM存储电路，所述多个SRAM宏单元的总容量大于等于预设SRAM存储容量需求。
在本发明又一个具体实施例中，一种SRAM存储电路，还包括与重构模块相连接的预测单元，用于预测新存储空间满足预设良品率时所需SRAM宏单元的最少数量。
本发明一个具体实施例中，一种存储空间的重构方法。总体来说，包括：判断各SRAM宏单元是否为良品，将所述良品SRAM进行地址重新映射，形成新存储空间。
本发明一个具体实施例中，一种存储空间的重构方法。所述步骤判断对应SRAM宏单元是否为良品宏单元，还包括：上电后，触发SRAM启动自检，判断是否为良品。
本发明一个具体实施例中，一种存储空间的重构方法。所述所述新存储空间存储容量大于等于或等于预设SRAM存储容量大小。
本发明一个具体实施例中，一种存储空间的重构方法。所述方法前还包括，预测新存储空间满足预设良品率，所需SRAM宏单元的最少数量。
本发明一个具体实施例中，一种存储空间的重构方法。利用如下计算公式预测新存储空间满足预设良品率，初始所需最少SRAM宏单元数量：
其中，PR为SRAM宏单元的平均良品率，PPR为预设良品率，m＝TMS/EMS，TMS为预设的SRAM存储容量，EMS为单个SRAM宏单元的存储容量，n为满足预设良率所要最终实现的SRAM宏单元的数量。
本发明一个具体实施例中，一种存储空间的重构方法。假设片上具有10个容量为1K的SRAM宏单元，编号为1,2,3，…，10，启动每个宏单元的自检测功能后，发现宏单元2，3，5，7报错，那么经过地址重映射处理后，将由SRAM宏单元1，4，6，7，8，9，10构成6K的SRAM有效存储空间。
在本发明又一个具体实施例中，一种存储空间的重构方法。利用如下计算公式预测新存储空间满足预设良品率，初始所需最少SRAM宏单元数量：
其中PR为SRAM宏单元的平均良品率，PPR为预设良品率，TMS为预设的SRAM存储容量，EMS为单个SRAM宏单元的存储容量，m＝TMS/EMS，TMS为预设的SRAM存储容量，EMS为单个SRAM宏单元的存储容量。假设单个SRAM宏单元的容量大小(EMS)为256KB，该SRAM宏单元的良率为PR＝0.9；预设的片上有效存储容量至少512K；可得m＝512k/256k＝2，求取为满足预设良率TPR≥0.99时所需的SRAM宏单元放置数量。假设n＝2，为满足512KB的总容量，2块必须都是良品，其良率计算结果为0.81；假设n＝3，利用公式求和得到结果为0.93，小于0.99。假设n＝4，利用本专利提出的公式计算可得良率0.9936，满足TPR。所以在本具体实施例的限定下，要想满足TPR(成片良率)≥0.99，最少需要4块SRAM宏单元。
最后，本申请的方法仅为较佳的实施方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种SRAM存储电路，其特征在于，包括：重构控制单元、地址重映射单元和多个SRAM宏单元；
其中，所述重构控制单元用于启动所述SRAM宏单元自检，获取该SRAM的品质信息；
所述地址重映射单元用于根据所述品质信息，进行SRAM宏单元的地址重映射。
2.如权利要求1所述的存储电路，其特征在于，所述多个SRAM宏单元的总容量大于等于预设SRAM存储容量需求。
3.如权利要求1所述的存储电路，其特征在于，还包括与重构模块相连接的预测单元，用于预测新存储空间满足预设良品率时所需SRAM宏单元的最少数量。
4.一种基于权利要求1-3中任意一种存储电路进行存储空间的重构方法，其特征在于，包括：
判断各SRAM宏单元是否为良品，将所述良品SRAM进行地址重新映射，形成新存储空间。
5.如权利要求4所述的方法，其特征在于，所述步骤判断对应SRAM宏单元是否为良品宏单元，还包括：上电后，触发SRAM启动自检，判断是否为良品。
6.如权利要求4所述的方法，其特征在于，所述新存储空间存储容量大于等于或等于预设SRAM存储容量大小。
7.如权利要求4所述的方法，其特征在于，所述方法前还包括，预测新存储空间满足预设良品率，所需SRAM宏单元的最少数量。
8.如权利要求7所述的方法，其特征在于，利用如下计算公式预测新存储空间满足预设良品率，初始所需最少SRAM宏单元数量：
Σ i = m n C n i PR i ( 1 - P R ) n - i > P P R ,
其中，PR为SRAM宏单元的平均良品率，PPR为预设良品率，m＝TMS/EMS，TMS为预设的SRAM存储容量，EMS为单个SRAM宏单元的存储容量，n为满足预设良率所要最终实现的SRAM宏单元的数量。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1802708A (zh) * 2003-07-22 2006-07-12 富士通株式会社 具有用于测量内部存储器宏的ac特性的测试电路的集成电路装置
CN104572213A (zh) * 2015-01-23 2015-04-29 北京控制工程研究所 一种星载控制计算机的重构方法
US20150213858A1 (en) * 2014-01-24 2015-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Reading data from a memory cell
CN104866460A (zh) * 2015-06-04 2015-08-26 电子科技大学 一种基于SoC的容错自适应可重构系统与方法
CN105955896A (zh) * 2016-04-27 2016-09-21 南京大学 一种可重构dbf算法硬件加速器及控制方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1802708A (zh) * 2003-07-22 2006-07-12 富士通株式会社 具有用于测量内部存储器宏的ac特性的测试电路的集成电路装置
CN100511486C (zh) * 2003-07-22 2009-07-08 富士通微电子株式会社 具有用于测量内部存储器宏的交流特性的测试电路的集成电路装置
US20150213858A1 (en) * 2014-01-24 2015-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Reading data from a memory cell
CN104572213A (zh) * 2015-01-23 2015-04-29 北京控制工程研究所 一种星载控制计算机的重构方法
CN104866460A (zh) * 2015-06-04 2015-08-26 电子科技大学 一种基于SoC的容错自适应可重构系统与方法
CN105955896A (zh) * 2016-04-27 2016-09-21 南京大学 一种可重构dbf算法硬件加速器及控制方法

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