JPH0215491A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0215491A JPH0215491A JP63165313A JP16531388A JPH0215491A JP H0215491 A JPH0215491 A JP H0215491A JP 63165313 A JP63165313 A JP 63165313A JP 16531388 A JP16531388 A JP 16531388A JP H0215491 A JPH0215491 A JP H0215491A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- semiconductor device
- delay circuit
- current
- delay
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリセル、ワード線、ビット線から成る
記憶素子部分と、そこからデータを読み出す（書き込む
）ためにつながるセンスアンプを含む半導体装置におい
て、センスアンプ動作特電流のピーク値の改善に関する
ものである。
記憶素子部分と、そこからデータを読み出す（書き込む
）ためにつながるセンスアンプを含む半導体装置におい
て、センスアンプ動作特電流のピーク値の改善に関する
ものである。
第３図はメモリセル、ワード線、ビット線から成る記憶
素子部分と、そこからデータを読み出す（書き込む）た
めにつながるセンスアンプを含む従来の半導体装置の一
例を示した回路図である。
素子部分と、そこからデータを読み出す（書き込む）た
めにつながるセンスアンプを含む従来の半導体装置の一
例を示した回路図である。
図中（１）ばメモリセル、（２）はビット線対、（３）
はワード線、（４）はセンスアンプ、（５）はセンスア
ンプ駆動信号、Ｃ６１はセンスアンプ動作時甲流を示す
。
はワード線、（４）はセンスアンプ、（５）はセンスア
ンプ駆動信号、Ｃ６１はセンスアンプ動作時甲流を示す
。
第４図は、第３図中のワード線（３）に加わるワード信
号ＷＬ、センスアンプ駆動信号（５）φｉ、センスアン
プ動作特電流（６）ｉａ 、 ｉｂ ・・・の合成両
流ｉの波形を各々示す。
号ＷＬ、センスアンプ駆動信号（５）φｉ、センスアン
プ動作特電流（６）ｉａ 、 ｉｂ ・・・の合成両
流ｉの波形を各々示す。
次に動作を説明する。
従来の半導体装置では第３図に示したように複数個のセ
ンスアンプ（４）に対し、センスアンプ駆動信号（６）
φｉは共通であるため、センスアンプ（４）は同時に活
性化され、このとき流れるセンスアンプ合成動作詩電流
ｉは各センスアンプ動作特電流（６）の和、すなわちｉ
＝ １ａｔｉｂｔ・・・になる。
ンスアンプ（４）に対し、センスアンプ駆動信号（６）
φｉは共通であるため、センスアンプ（４）は同時に活
性化され、このとき流れるセンスアンプ合成動作詩電流
ｉは各センスアンプ動作特電流（６）の和、すなわちｉ
＝ １ａｔｉｂｔ・・・になる。
従来の半導体装置は以上のように構成されているので、
半導体装置内にて瞬時に大電流が流れると共にＧＮＤ
（Ｖｓｓ）ラインに大きなノイズが発生し、これが誤動
作の原因となっている。
半導体装置内にて瞬時に大電流が流れると共にＧＮＤ
（Ｖｓｓ）ラインに大きなノイズが発生し、これが誤動
作の原因となっている。
現在高集積化へとますます加速されているため、上記大
消費重力化及びノイズが大きな問題となり、その対策が
課題となっていた。
消費重力化及びノイズが大きな問題となり、その対策が
課題となっていた。
この発明は上記のような課題を解決するためになされた
もので、センスアンプの動作を時間的にずらして行うこ
とにより、低消費両力化、すなわちピーク電流の減少と
ノイズ対策を図ることを目的としている。
もので、センスアンプの動作を時間的にずらして行うこ
とにより、低消費両力化、すなわちピーク電流の減少と
ノイズ対策を図ることを目的としている。
この発明に係る半導体装置は前段のセンスアンプが動作
を開始した後、タイマで設定された１ｄｅｌａｙ ｔｉ
ｍｅ ’だけ遅らせて次段のセンスアンプを動作させる
ようにしたものである。
を開始した後、タイマで設定された１ｄｅｌａｙ ｔｉ
ｍｅ ’だけ遅らせて次段のセンスアンプを動作させる
ようにしたものである。
この発明における半導体装置のセンスアンプハ、センス
アンプ段間の動作を時間的にずらせることによりセンス
アンプ動作特電流を分割できる。
アンプ段間の動作を時間的にずらせることによりセンス
アンプ動作特電流を分割できる。
以下、この発明を図により説明する。
第１図はこの発明の一実施例である半導体装置の内部回
路溝成を示した回路図である。
路溝成を示した回路図である。
図中、（１；ないしく６）は第３図の従来例に示したも
のと同等であるので説明を省略する。（力は遅延回路で
ある。
のと同等であるので説明を省略する。（力は遅延回路で
ある。
また第２図は第１図中のワード線（３）に加わるワード
信号ＷＬ、センスアンプ駆動信号（５）φｉ、センスア
ンプ動作特電流（６Ｉ ｉ２ 、 ｉｂ 及びＡ点の
信号波形を各々示している。
信号ＷＬ、センスアンプ駆動信号（５）φｉ、センスア
ンプ動作特電流（６Ｉ ｉ２ 、 ｉｂ 及びＡ点の
信号波形を各々示している。
次に作用について第１．２図を参照して説明を行う。
この実施例の特徴はセンスアンプ（４）間に２個のイン
バータから成る遅延回路（７）を設は前段のセンスアン
プ駆動信号（５）φｉから、２個のインバータから成る
遅延回路（７）を介して次段のセンスアンプ（４）の駆
動用トランジスタのゲート（Ａ点）に入っていることに
ある。
バータから成る遅延回路（７）を設は前段のセンスアン
プ駆動信号（５）φｉから、２個のインバータから成る
遅延回路（７）を介して次段のセンスアンプ（４）の駆
動用トランジスタのゲート（Ａ点）に入っていることに
ある。
これにより、次段のセンスアンプ（４）の動作は、前段
のセンスアンプ（４）の動作が開始した後、遅延回路（
７）による遅延時間分遅れて開始するため、センスアン
プ動作時７流（６１ｉａ 、 ｉｂ は分離すること
ができ、ピーク電流の低減及びＧＮＤノイズ対策が図れ
る。
のセンスアンプ（４）の動作が開始した後、遅延回路（
７）による遅延時間分遅れて開始するため、センスアン
プ動作時７流（６１ｉａ 、 ｉｂ は分離すること
ができ、ピーク電流の低減及びＧＮＤノイズ対策が図れ
る。
また、上記実施例では複数のメモリセル、ワード線、ビ
ット線対、から成る記憶素子部分と、そこからデータを
読み出す（書き込む）ためにつながるｆｆｅのセンスア
ンプを含む半導体装置ニオイて、前段のセンスアンプの
動作が開始した後、遅延回路による遅延時間分遅れて次
段のセンスアンプの動作を開始きせる場合について述べ
たが、次段のセンスアンプの動作をインバータ等で構成
さｔ’＋、る遅延回路にて制御することにより、センス
アンプの動作を分散して行なわせるものであればも）か
なる１類のものであっても適用することができる。
ット線対、から成る記憶素子部分と、そこからデータを
読み出す（書き込む）ためにつながるｆｆｅのセンスア
ンプを含む半導体装置ニオイて、前段のセンスアンプの
動作が開始した後、遅延回路による遅延時間分遅れて次
段のセンスアンプの動作を開始きせる場合について述べ
たが、次段のセンスアンプの動作をインバータ等で構成
さｔ’＋、る遅延回路にて制御することにより、センス
アンプの動作を分散して行なわせるものであればも）か
なる１類のものであっても適用することができる。
以上のように、この発明によれば、複数個のセンスアン
プの動作を分けて行うことができるため、センスアンプ
動作時に流れる電流のピーク値を押えることができると
共に、ＧＮＤ （Ｖｓｓ−）ノイズ対策が図れる。
プの動作を分けて行うことができるため、センスアンプ
動作時に流れる電流のピーク値を押えることができると
共に、ＧＮＤ （Ｖｓｓ−）ノイズ対策が図れる。
第１図はこの発明の一実施例による半導体装置の内部回
路の構成を示す回路図、第２図は第１図に示す各回路中
の信号波形図を示している。また、第３図は従来の半導
体装置の内部回路の構成を示す回路図、第４図は第３図
に示す各回路中の信号波形図を示している。 図中、（１）はメモリセル、（２）はビット線対、（３
）はワード線、（４）はセンスアンプ、（５）はセンス
アンプ駆動信号、（６）はセンスアンプ動作暗中流、（
７）は遅延回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
路の構成を示す回路図、第２図は第１図に示す各回路中
の信号波形図を示している。また、第３図は従来の半導
体装置の内部回路の構成を示す回路図、第４図は第３図
に示す各回路中の信号波形図を示している。 図中、（１）はメモリセル、（２）はビット線対、（３
）はワード線、（４）はセンスアンプ、（５）はセンス
アンプ駆動信号、（６）はセンスアンプ動作暗中流、（
７）は遅延回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数のメモリセル、ワード線、ビット線対から成る記憶
素子部分と、上記記憶素子部分からデータを読み出す（
書き込む）ためにつながる複数のセンスアンプを含む半
導体装置において、前段のセンスアンプの動作が開始し
た後、遅延回路による遅延時間分遅れて次段のセンスア
ンプを動作させることにより、センスアンプ動作時に流
れる電流のピーク値を押えることができるため、低消費
電力化を図ったことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165313A JPH0215491A (ja) | 1988-07-01 | 1988-07-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165313A JPH0215491A (ja) | 1988-07-01 | 1988-07-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215491A true JPH0215491A (ja) | 1990-01-19 |
Family
ID=15809958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165313A Pending JPH0215491A (ja) | 1988-07-01 | 1988-07-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07503923A (ja) * | 1992-12-22 | 1995-04-27 | エイチ・ピー―ケミー・ペルザー・リサーチ・アンド・デイベロツプメント・リミテツド | 自動車用ベースユニット |
-
1988
- 1988-07-01 JP JP63165313A patent/JPH0215491A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07503923A (ja) * | 1992-12-22 | 1995-04-27 | エイチ・ピー―ケミー・ペルザー・リサーチ・アンド・デイベロツプメント・リミテツド | 自動車用ベースユニット |
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