JPH0620477A - 半導体スタティック型ランダムアクセスメモリ装置 - Google Patents
半導体スタティック型ランダムアクセスメモリ装置Info
- Publication number
- JPH0620477A JPH0620477A JP4196395A JP19639592A JPH0620477A JP H0620477 A JPH0620477 A JP H0620477A JP 4196395 A JP4196395 A JP 4196395A JP 19639592 A JP19639592 A JP 19639592A JP H0620477 A JPH0620477 A JP H0620477A
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- JP
- Japan
- Prior art keywords
- memory cell
- storage node
- threshold voltage
- trs
- drive transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 本発明の目的はメモリセルの動作余裕度を大
きくすることである。 【構成】 メモリセルを構成するスイッチングトランジ
スタＴｒ３，Ｔｒ４のしきい値電圧は、ドライブトラン
ジスタＴｒ１，Ｔｒ２のしきい値電圧よりも選択的に小
さく製造されている。これにより、メモリセルの動作余
裕度が大きくなり、低電圧での動作が可能となる。
きくすることである。 【構成】 メモリセルを構成するスイッチングトランジ
スタＴｒ３，Ｔｒ４のしきい値電圧は、ドライブトラン
ジスタＴｒ１，Ｔｒ２のしきい値電圧よりも選択的に小
さく製造されている。これにより、メモリセルの動作余
裕度が大きくなり、低電圧での動作が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に半導体スタティックＲＡＭのメモリセルに関する。
特に半導体スタティックＲＡＭのメモリセルに関する。
【０００２】
【従来の技術】従来この種の半導体スタティックＲＡＭ
のメモリセル回路は、図１に示されているように、負荷
抵抗Ｒ１，Ｒ２とドライブトランジスタＴｒ１，Ｔｒ２
からなるフリップフロップ回路を有しており、メモリセ
ルの記憶情報はビット線ＢＬ，ＢＬ＊（＊は相補信号を
表している）にスイッチングトランジスタＴｒ３，Ｔｒ
４を介して伝達される。スイッチングトランジスタＴｒ
３とＴｒ４のゲートは、ワード線ＷＬに接続される。ト
ランジスタＴｒ１〜Ｔｒ４は、Ｎチャンネルエンハンス
メント型であり、すべて、同一のしきい値電圧ＶＴを持
つように製造されている。
のメモリセル回路は、図１に示されているように、負荷
抵抗Ｒ１，Ｒ２とドライブトランジスタＴｒ１，Ｔｒ２
からなるフリップフロップ回路を有しており、メモリセ
ルの記憶情報はビット線ＢＬ，ＢＬ＊（＊は相補信号を
表している）にスイッチングトランジスタＴｒ３，Ｔｒ
４を介して伝達される。スイッチングトランジスタＴｒ
３とＴｒ４のゲートは、ワード線ＷＬに接続される。ト
ランジスタＴｒ１〜Ｔｒ４は、Ｎチャンネルエンハンス
メント型であり、すべて、同一のしきい値電圧ＶＴを持
つように製造されている。
【０００３】メモリセルの動作限界は、通常、図４に示
すようなメモリセルの入出力特性で定義される。本入出
力特性は該メモリセルが選択された状態、すなわちワー
ド線ＷＬが高レベル、ビット線ＢＬ，ＢＬ＊も高レベル
にプリチャージされた状態を想定しており、該メモリセ
ルを図５に示すように２つのインバータ回路１，２に分
解して確認することができる。なお、負荷抵抗Ｒ１，Ｒ
２は通常１ＴΩ以上であり、スタティックＲＡＭの最小
動作サイクル（１０ＮＳ〜１００ＮＳ）では、無視しな
くてはならない。
すようなメモリセルの入出力特性で定義される。本入出
力特性は該メモリセルが選択された状態、すなわちワー
ド線ＷＬが高レベル、ビット線ＢＬ，ＢＬ＊も高レベル
にプリチャージされた状態を想定しており、該メモリセ
ルを図５に示すように２つのインバータ回路１，２に分
解して確認することができる。なお、負荷抵抗Ｒ１，Ｒ
２は通常１ＴΩ以上であり、スタティックＲＡＭの最小
動作サイクル（１０ＮＳ〜１００ＮＳ）では、無視しな
くてはならない。
【０００４】図４において、プロット１はインバータ回
路１の、プロット２はインバータ回路２の入出力特性を
示しており、ＡとＢは本メモリセルの安定平衡点を示し
ている。すなわち、Ａはデータ“１”の安定点、Ｂはデ
ータ“０”の安定点を示す。したがって、インバータ回
路１の入力信号ＩＮ１が０Ｖの時の出力信号ＯＵＴ１、
ならびにインバータ回路２の入力信号ＩＮ２が０Ｖの時
の出力信号ＯＵＴ２のレベルは、ともにＶＨとなる。Ｖ
Ｈはメモリセルにデータを書き込んだときのメモリセル
高レベル節点の電圧であり、電源電圧ＶＣＣからスイッ
チングトランジスタＴｒ３，Ｔｒ４のしきい値電圧ＶＴ
１分だけ下降した値である（ＶＨ＝ＶＣＣ−ＶＴ１）。
ここで、ＶＴ１は基板バイアス依存性により、上述した
ＶＴよりも大きくなっている。また、ＩＮ１及びＩＮ２
のレベルがドライブトランジスタＴｒ１，Ｔｒ２のしき
い値電圧ＶＴ以上になるとＴｒ１，Ｔｒ２がオンするた
め、ＯＵＴ１，ＯＵＴ２のレベルは、それぞれ、急激に
下降し始める。矢印Ｃ，Ｄはスタティックノイズマージ
ン（以下、ＳＮＭと称す）であり、ＳＮＭが大きくなる
ほど、メモリセル動作は余裕あるものとなる。
路１の、プロット２はインバータ回路２の入出力特性を
示しており、ＡとＢは本メモリセルの安定平衡点を示し
ている。すなわち、Ａはデータ“１”の安定点、Ｂはデ
ータ“０”の安定点を示す。したがって、インバータ回
路１の入力信号ＩＮ１が０Ｖの時の出力信号ＯＵＴ１、
ならびにインバータ回路２の入力信号ＩＮ２が０Ｖの時
の出力信号ＯＵＴ２のレベルは、ともにＶＨとなる。Ｖ
Ｈはメモリセルにデータを書き込んだときのメモリセル
高レベル節点の電圧であり、電源電圧ＶＣＣからスイッ
チングトランジスタＴｒ３，Ｔｒ４のしきい値電圧ＶＴ
１分だけ下降した値である（ＶＨ＝ＶＣＣ−ＶＴ１）。
ここで、ＶＴ１は基板バイアス依存性により、上述した
ＶＴよりも大きくなっている。また、ＩＮ１及びＩＮ２
のレベルがドライブトランジスタＴｒ１，Ｔｒ２のしき
い値電圧ＶＴ以上になるとＴｒ１，Ｔｒ２がオンするた
め、ＯＵＴ１，ＯＵＴ２のレベルは、それぞれ、急激に
下降し始める。矢印Ｃ，Ｄはスタティックノイズマージ
ン（以下、ＳＮＭと称す）であり、ＳＮＭが大きくなる
ほど、メモリセル動作は余裕あるものとなる。
【０００５】
【発明が解決しようとする課題】上述したように、半導
体スタティックＲＡＭのメモリセルの動作余裕度は、Ｓ
ＮＭによって示すことができる。図４から容易に判るよ
うに、電源電圧ＶＣＣが低下するとＶＨが低下し、それ
とともにＳＮＭも小さくなり、ついには、ＳＮＭが０Ｖ
以下になることによって、メモリセルの動作電源電圧の
下限が決定される。したがって、従来の半導体スタティ
ックＲＡＭのメモリセルにおいては、低電圧電源動作に
おいて、書き込み時の高レベルが低下することにより、
動作余裕度がなくなるという欠点があった。
体スタティックＲＡＭのメモリセルの動作余裕度は、Ｓ
ＮＭによって示すことができる。図４から容易に判るよ
うに、電源電圧ＶＣＣが低下するとＶＨが低下し、それ
とともにＳＮＭも小さくなり、ついには、ＳＮＭが０Ｖ
以下になることによって、メモリセルの動作電源電圧の
下限が決定される。したがって、従来の半導体スタティ
ックＲＡＭのメモリセルにおいては、低電圧電源動作に
おいて、書き込み時の高レベルが低下することにより、
動作余裕度がなくなるという欠点があった。
【０００６】
【課題を解決するための手段】本発明の要旨は、第１負
荷素子と第１記憶ノードと第１ドライブトランジスタの
直列回路と第２負荷素子と第２記憶ノードと第２ドライ
ブトランジスタの直列回路とを電源線と接地線との間に
並列接続し第１記憶ノードと第２記憶ノードをそれぞれ
第２ドライブトランジスタのゲートと第１ドライブトラ
ンジスタのゲートに接続したフリップフロップと、第１
記憶ノード及び第２記憶ノードと１対のビット線との間
にそれぞれ接続されワード線で制御される第１スイッチ
ングトランジスタ及び第２スイッチングトランジスタと
で構成されたメモリセルを含む半導体スタティック型ラ
ンダムアクセスメモリ装置において、上記第１スイッチ
ングトランジスタと第２スイッチングトランジスタのし
きい値を上記第１ドライブトランジスタと第２ドライブ
トランジスタのしきい値より相対的に小さくしたことで
ある。
荷素子と第１記憶ノードと第１ドライブトランジスタの
直列回路と第２負荷素子と第２記憶ノードと第２ドライ
ブトランジスタの直列回路とを電源線と接地線との間に
並列接続し第１記憶ノードと第２記憶ノードをそれぞれ
第２ドライブトランジスタのゲートと第１ドライブトラ
ンジスタのゲートに接続したフリップフロップと、第１
記憶ノード及び第２記憶ノードと１対のビット線との間
にそれぞれ接続されワード線で制御される第１スイッチ
ングトランジスタ及び第２スイッチングトランジスタと
で構成されたメモリセルを含む半導体スタティック型ラ
ンダムアクセスメモリ装置において、上記第１スイッチ
ングトランジスタと第２スイッチングトランジスタのし
きい値を上記第１ドライブトランジスタと第２ドライブ
トランジスタのしきい値より相対的に小さくしたことで
ある。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。本発明の半導体スタティックＲＡＭのメモリ
セル回路は、図１に示す通りで、構成要素の配置は上述
した従来例と同様である。本実施例における従来例との
相違点は、メモリセルのスイッチングトランジスタＴｒ
３，Ｔｒ４のしきい値電圧を従来例よりも小さく設定し
ている点である。
説明する。本発明の半導体スタティックＲＡＭのメモリ
セル回路は、図１に示す通りで、構成要素の配置は上述
した従来例と同様である。本実施例における従来例との
相違点は、メモリセルのスイッチングトランジスタＴｒ
３，Ｔｒ４のしきい値電圧を従来例よりも小さく設定し
ている点である。
【０００８】図２は本実施例のメモリセルの入出力特性
（実線）を従来例のそれ（破線）と比較して示したもの
である。本図より、容易に判るように、スイッチングト
ランジスタＴｒ３，Ｔｒ４の基板バイアス依存を加味し
たしきい値電圧ＶＴ２が、従来のＶＴ１よりも小さくな
ることにより、メモリセル書き込み時の高レベルＶＨ
が、従来例のそれよりも上昇している。また、同時に高
レベルＶＨの上昇により、ＳＮＭの幅が広がりメモリセ
ルの動作余裕度が大きくなっている。
（実線）を従来例のそれ（破線）と比較して示したもの
である。本図より、容易に判るように、スイッチングト
ランジスタＴｒ３，Ｔｒ４の基板バイアス依存を加味し
たしきい値電圧ＶＴ２が、従来のＶＴ１よりも小さくな
ることにより、メモリセル書き込み時の高レベルＶＨ
が、従来例のそれよりも上昇している。また、同時に高
レベルＶＨの上昇により、ＳＮＭの幅が広がりメモリセ
ルの動作余裕度が大きくなっている。
【０００９】次に、本発明の第２実施例について説明す
る。本実施例では上述の実施例とは逆に、ドライブトラ
ンジスタＴｒ１，Ｔｒ２のしきい値電圧ＶＴ３を従来例
のＶＴより大きくしている。図３は本実施例のメモリセ
ルの入出力特性（実線）を従来例（破線）のそれと比較
して示してものである。本図より容易に判るようにドラ
イブトランジスタＴｒ１とＴｒ２のしきい値電圧が大き
くなったため、ＯＵＴ１，ＯＵＴ２の電圧を急激に下降
させるために必要なＩＮ１，ＩＮ２の入力電圧が高くな
っている。このため、ＳＮＭの幅が広がり、結果として
メモリセルの動作余裕度が大きくなる。
る。本実施例では上述の実施例とは逆に、ドライブトラ
ンジスタＴｒ１，Ｔｒ２のしきい値電圧ＶＴ３を従来例
のＶＴより大きくしている。図３は本実施例のメモリセ
ルの入出力特性（実線）を従来例（破線）のそれと比較
して示してものである。本図より容易に判るようにドラ
イブトランジスタＴｒ１とＴｒ２のしきい値電圧が大き
くなったため、ＯＵＴ１，ＯＵＴ２の電圧を急激に下降
させるために必要なＩＮ１，ＩＮ２の入力電圧が高くな
っている。このため、ＳＮＭの幅が広がり、結果として
メモリセルの動作余裕度が大きくなる。
【００１０】
【発明の効果】以上説明したように本発明は、半導体ス
タティックＲＡＭのメモリセルを構成するスイッチング
トランジスタのしきい値電圧をドライブトランジスタの
しきい値電圧よりも相対的に小さく製造することによ
り、メモリセルの動作余裕度を大きくできるという効果
を有する。これにより、半導体スタティックＲＡＭの低
電圧動作を可能とすることができる。
タティックＲＡＭのメモリセルを構成するスイッチング
トランジスタのしきい値電圧をドライブトランジスタの
しきい値電圧よりも相対的に小さく製造することによ
り、メモリセルの動作余裕度を大きくできるという効果
を有する。これにより、半導体スタティックＲＡＭの低
電圧動作を可能とすることができる。
【図１】第１実施例にかかる半導体スタティックＲＡＭ
のメモリセルを示す回路図である。
のメモリセルを示す回路図である。
【図２】第１実施例のメモリセルの入出力特性を示すグ
ラフである。
ラフである。
【図３】本発明の第２実施例におけるメモリセルの入出
力特性を示すグラフである。
力特性を示すグラフである。
【図４】従来例におけるメモリセルの入出力特性を示す
グラフである。
グラフである。
【図５】メモリセルの等価回路図である。
Ｒ１，Ｒ２ 負荷抵抗 Ｔｒ１，Ｔｒ２ ドライブトランジスタ Ｔｒ３，Ｔｒ４ スイッチングトランジスタ ＢＬ，ＢＬ＊ ビット線 ＷＬ ワード線 １ インバータ回路１の入出力特性 ２ インバータ回路２の入出力特性 Ａ，Ｂ メモリセルの安定平衡点 Ｃ，Ｄ メモリセルのスタティックノイズマージン（Ｓ
ＮＭ）
ＮＭ）
Claims (1)
- 【請求項１】 第１負荷素子と第１記憶ノードと第１ド
ライブトランジスタの直列回路と第２負荷素子と第２記
憶ノードと第２ドライブトランジスタの直列回路とを電
源線と接地線との間に並列接続し第１記憶ノードと第２
記憶ノードをそれぞれ第２ドライブトランジスタのゲー
トと第１ドライブトランジスタのゲートに接続したフリ
ップフロップと、第１記憶ノード及び第２記憶ノードと
１対のビット線との間にそれぞれ接続されワード線で制
御される第１スイッチングトランジスタ及び第２スイッ
チングトランジスタとで構成されたメモリセルを含む半
導体スタティック型ランダムアクセスメモリ装置におい
て、上記第１スイッチングトランジスタと第２スイッチ
ングトランジスタのしきい値を上記第１ドライブトラン
ジスタと第２ドライブトランジスタのしきい値より相対
的に小さくしたことを特徴とする半導体スタティック型
ランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196395A JPH0620477A (ja) | 1992-06-30 | 1992-06-30 | 半導体スタティック型ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196395A JPH0620477A (ja) | 1992-06-30 | 1992-06-30 | 半導体スタティック型ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620477A true JPH0620477A (ja) | 1994-01-28 |
Family
ID=16357159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196395A Pending JPH0620477A (ja) | 1992-06-30 | 1992-06-30 | 半導体スタティック型ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
-
1992
- 1992-06-30 JP JP4196395A patent/JPH0620477A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
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